JPS613251A - 処理装置のプログラムデバツグ機構 - Google Patents
処理装置のプログラムデバツグ機構Info
- Publication number
- JPS613251A JPS613251A JP59121701A JP12170184A JPS613251A JP S613251 A JPS613251 A JP S613251A JP 59121701 A JP59121701 A JP 59121701A JP 12170184 A JP12170184 A JP 12170184A JP S613251 A JPS613251 A JP S613251A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- cpu
- program
- address
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、処理装置のプログラムカウンタストップ機能
に回数指定のできるカウンタを設けたプログラムデバッ
グ機構に関する。
に回数指定のできるカウンタを設けたプログラムデバッ
グ機構に関する。
従来のプログラムカウンタストップ機能は、１度プログ
ラムカウンタの値が指定したアドレスと一致した時ＣＰ
Ｕｙ２停止している。しかし、リエントラント構造のプ
ログラムやオーバレイ、方式のプログラムでは、指定ア
ドレスを複数回通った時にＣＰＵを停止したい場合があ
るが、この点について配慮されたものはない。なお、こ
の種の装置として関連するものとして例えば特開昭５７
−２１２５５４号がある。
ラムカウンタの値が指定したアドレスと一致した時ＣＰ
Ｕｙ２停止している。しかし、リエントラント構造のプ
ログラムやオーバレイ、方式のプログラムでは、指定ア
ドレスを複数回通った時にＣＰＵを停止したい場合があ
るが、この点について配慮されたものはない。なお、こ
の種の装置として関連するものとして例えば特開昭５７
−２１２５５４号がある。
本発明の目的は、プログラムデバッグにおいて指定した
アドレスを指定回数通った時にＣＰＵを停止し、ＣＰＵ
のメモリやレジスタの内容をチェックできるプログラム
カウンタストップ機能を提供することにある。
アドレスを指定回数通った時にＣＰＵを停止し、ＣＰＵ
のメモリやレジスタの内容をチェックできるプログラム
カウンタストップ機能を提供することにある。
本発明は、プログラムカウンタストップ機能に回数指定
ができるカウンタを設け、プログラムカウンタの値が指
定したアドレスと一致する度にカウンタを更新例えばマ
イナス１１“し、カウンタが所定値例えば１０“となっ
た時にＣＰＵを停止するものである。
ができるカウンタを設け、プログラムカウンタの値が指
定したアドレスと一致する度にカウンタを更新例えばマ
イナス１１“し、カウンタが所定値例えば１０“となっ
た時にＣＰＵを停止するものである。
以下、本発明の一実施例を第１図および第２図により説
明する。第１図は、本発明をマイクロプログラム方式に
より実施した場合の動作フロー例である。第２図は本発
明のブロック図であり、１は演算器、２は主記憶装置、
３は主記憶アクセスアドレスを保持するアドレスレジス
タ、４は主記憶装置への書込みデータオたは読出しデー
タを保持するメモリバッファレジスタ、５は操作パネル
から設定されるプログラムカウンタストップの指定アド
レスを保持する比較アドレス保持レジスタ、６はデバッ
グモード、非デバッグモードを指示するデバッグ指示フ
リップフロップ、７はプログラムカウンタストップを指
示するプログラムカウンタストップフリップフロツブ、
８は操作パネルから設定されるプログラムカウンタスト
ップの指定回数を保持する回数カウンタ、９は制御記憶
装置、１０はプログラムカウンタ、１１はプログラムカ
ウンタストップの指定アドレスおよび指定回数を設定す
る操作パネルである。
明する。第１図は、本発明をマイクロプログラム方式に
より実施した場合の動作フロー例である。第２図は本発
明のブロック図であり、１は演算器、２は主記憶装置、
３は主記憶アクセスアドレスを保持するアドレスレジス
タ、４は主記憶装置への書込みデータオたは読出しデー
タを保持するメモリバッファレジスタ、５は操作パネル
から設定されるプログラムカウンタストップの指定アド
レスを保持する比較アドレス保持レジスタ、６はデバッ
グモード、非デバッグモードを指示するデバッグ指示フ
リップフロップ、７はプログラムカウンタストップを指
示するプログラムカウンタストップフリップフロツブ、
８は操作パネルから設定されるプログラムカウンタスト
ップの指定回数を保持する回数カウンタ、９は制御記憶
装置、１０はプログラムカウンタ、１１はプログラムカ
ウンタストップの指定アドレスおよび指定回数を設定す
る操作パネルである。
プログラムカウンタストップの指定を行なっために操作
パネル１１から比較アドレス保持レジスタ５、デバッグ
指示フリップフロップ６、プログラムアドレスストップ
フリップフロツブ７および、回数カウンタ８を設定する
。ＣＰＵが動作状態になると主記憶装置２にある命令は
、制御記憶装置９にあるマイクロ命令によりフェッチさ
れ、マイクロ命令はデバッグモードにあるか否かをデバ
ッグ指示フリップフロップ６により判断する。デバッグ
モードでない場合はフェッチした命令全実行し次の命令
をフェッチするサイクルをくり返す。デバッグモードで
ありかつプログラムカウンタストップフリップフロツブ
７がセットされているならば、プログラムカウンタ１０
と比較アドレス保持レジスタ５の内容を比較し、一致し
ていなければ命令を実行し次の命令をフェッチする。一
致していれば、回数カウンタ８を−１し回数カウンタ８
が０になればＣＰＵを停止状態とする。回数カウンタが
Ｏでなければ命令を実行し次の命令をフェッチする。
パネル１１から比較アドレス保持レジスタ５、デバッグ
指示フリップフロップ６、プログラムアドレスストップ
フリップフロツブ７および、回数カウンタ８を設定する
。ＣＰＵが動作状態になると主記憶装置２にある命令は
、制御記憶装置９にあるマイクロ命令によりフェッチさ
れ、マイクロ命令はデバッグモードにあるか否かをデバ
ッグ指示フリップフロップ６により判断する。デバッグ
モードでない場合はフェッチした命令全実行し次の命令
をフェッチするサイクルをくり返す。デバッグモードで
ありかつプログラムカウンタストップフリップフロツブ
７がセットされているならば、プログラムカウンタ１０
と比較アドレス保持レジスタ５の内容を比較し、一致し
ていなければ命令を実行し次の命令をフェッチする。一
致していれば、回数カウンタ８を−１し回数カウンタ８
が０になればＣＰＵを停止状態とする。回数カウンタが
Ｏでなければ命令を実行し次の命令をフェッチする。
本実施例によれば、操作パネル１１から設定した指定ア
ドレスを指定回数通った時にＣＰＵを停止し、メモリや
レジスタの内容をチェックすることができる。
ドレスを指定回数通った時にＣＰＵを停止し、メモリや
レジスタの内容をチェックすることができる。
本発明によれば、リエントラント構造のプログラムやオ
ーバレイ方式のプログラムのデバッグにおいて、指定し
たアドレスを指定回数通った時にＣＰＩＪ４停止し、Ｃ
ＰＵのメモリやレジスタの内容をチェックできるのでプ
ログ・ラムデバッグの効率が向上する。
ーバレイ方式のプログラムのデバッグにおいて、指定し
たアドレスを指定回数通った時にＣＰＩＪ４停止し、Ｃ
ＰＵのメモリやレジスタの内容をチェックできるのでプ
ログ・ラムデバッグの効率が向上する。
第１図は本発明の動作フローチャート、第２図は本発明
の一実施例による概略ブロック図である。 １・・・演算器 ２・・・主記憶装置３・・・ア
ドレスレジスタ ４・・・メモリバッファレジスタ ５・・・比較アドレス保持レジスタ ６・・・デバッグ指示フリップフロップ７・・・プログ
ラムアドレスストップフリップフロツブ ８・・・回数カウンタ ９・・・制御記憶装置 １０・・・プログラムカウンタ １１・・・操作パネル
の一実施例による概略ブロック図である。 １・・・演算器 ２・・・主記憶装置３・・・ア
ドレスレジスタ ４・・・メモリバッファレジスタ ５・・・比較アドレス保持レジスタ ６・・・デバッグ指示フリップフロップ７・・・プログ
ラムアドレスストップフリップフロツブ ８・・・回数カウンタ ９・・・制御記憶装置 １０・・・プログラムカウンタ １１・・・操作パネル
Claims (1)
- プログラムカウンタの値が指定したアドレスと一致した
ときにＣＰＵを停止させる処理装置において、回数指定
ができるカウンタを設け、プログラムカウンタの値が指
定したアドレスと一致する度にカウンタを更新してカウ
ンタが所定値となったときにＣＰＵを停止することを特
徴とする処理装置のプログラムデバッグ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121701A JPS613251A (ja) | 1984-06-15 | 1984-06-15 | 処理装置のプログラムデバツグ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121701A JPS613251A (ja) | 1984-06-15 | 1984-06-15 | 処理装置のプログラムデバツグ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613251A true JPS613251A (ja) | 1986-01-09 |
Family
ID=14817736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121701A Pending JPS613251A (ja) | 1984-06-15 | 1984-06-15 | 処理装置のプログラムデバツグ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613251A (ja) |
-
1984
- 1984-06-15 JP JP59121701A patent/JPS613251A/ja active Pending
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