JPS62145426A - マイクロプログラム処理装置 - Google Patents
マイクロプログラム処理装置Info
- Publication number
- JPS62145426A JPS62145426A JP60287145A JP28714585A JPS62145426A JP S62145426 A JPS62145426 A JP S62145426A JP 60287145 A JP60287145 A JP 60287145A JP 28714585 A JP28714585 A JP 28714585A JP S62145426 A JPS62145426 A JP S62145426A
- Authority
- JP
- Japan
- Prior art keywords
- execution
- address
- microprogram
- signal
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプログラムのエラーの検出χ容易に
するマイクロプログラム処理装置に関する。
するマイクロプログラム処理装置に関する。
（従来の技術）
外部非同期信号を受信して動作するマイクロプログラム
処理装置では、マイクロプログラムの動作とは非同期に
発生する事象ン、マイクロプログラムにより検知しなが
ら動作している。
処理装置では、マイクロプログラムの動作とは非同期に
発生する事象ン、マイクロプログラムにより検知しなが
ら動作している。
このマイクロプログラムの処理において、マイクロプロ
グラムの走行中に外部非同期信号が発生した場合く限っ
て、特定のアドレスン通過しない処理χ取扱うものとす
る。この処理にエラーが含まれている場合には、表面上
は間欠障害として現れる。
グラムの走行中に外部非同期信号が発生した場合く限っ
て、特定のアドレスン通過しない処理χ取扱うものとす
る。この処理にエラーが含まれている場合には、表面上
は間欠障害として現れる。
（発明が解決しようとする問題点）
上述した従来のマイクロプログラム処理装置では、上記
の間欠障害として現れたエラー発生個所ン検出できるま
での労力は多大であると云う欠点があつ九。
の間欠障害として現れたエラー発生個所ン検出できるま
での労力は多大であると云う欠点があつ九。
本発明の目的は、被疑マイクロプログラムアドレスの実
行と外部非同期信号の発生と馨同期化させることにより
上記欠点ン除云し、マイクロブログラムのエラー発生個
所を容易に検出できるように構成したマイクロプログラ
ム処理装置’ｖ提供することにある。
行と外部非同期信号の発生と馨同期化させることにより
上記欠点ン除云し、マイクロブログラムのエラー発生個
所を容易に検出できるように構成したマイクロプログラ
ム処理装置’ｖ提供することにある。
（問題点ン解決する友めの手段）
本発明によるマイクロプログラム処理装置は命令アドレ
スレジスタ手段と１選択手段と、待合せ実行手段とを具
備して構成したものである。
スレジスタ手段と１選択手段と、待合せ実行手段とを具
備して構成したものである。
命令アドレスレジスタ手段は、マイクロプログラムのア
ドレスχ指定するためのものである。
ドレスχ指定するためのものである。
選択手段はマイクロプログラムン実行させる外部非同期
信号のひとつ、まｔ探複数の組付せの条件ン指定する九
めのものである。
信号のひとつ、まｔ探複数の組付せの条件ン指定する九
めのものである。
待合せ実行手段は、命令アドレスレジスタ手段により指
定されたアドレスのマイクロ命令の実行待にマイクロプ
ログラムの実行馨待合せ、上記条件が満足され次ときに
マイクロプログラムの実行χ合間する友めのものである
。
定されたアドレスのマイクロ命令の実行待にマイクロプ
ログラムの実行馨待合せ、上記条件が満足され次ときに
マイクロプログラムの実行χ合間する友めのものである
。
（実 施 例〕
次に、本発明について図面を参照して説明するＯ
第１図は、本発明によるマイクロプログラム処理装置の
一実施例χ示すブロック図である。
一実施例χ示すブロック図である。
第１図において、１に制御記憶、２に命令アドレスレジ
スタ、３は命令実行回路、４はアドレス比較回路、５は
待合せアドレス指定スイッチ、６は選択回路、７はフリ
ップフロップ、８は命令実行うロック発生回路、９はＡ
ＮＤゲートである。
スタ、３は命令実行回路、４はアドレス比較回路、５は
待合せアドレス指定スイッチ、６は選択回路、７はフリ
ップフロップ、８は命令実行うロック発生回路、９はＡ
ＮＤゲートである。
第１図において、制御記憶１の内部に格納されているマ
イクロプログラムのうち、命令アドレスレジスタ２によ
って指示されたアドレスに格納されているマイクロ命令
は、命令実行回路３により読出されて実行される。実行
結果により、命令レジスタ２の内容が変更され、順次、
マイクロプログラムが実行されてゆく。アドレス比較回
路４に待合せアドレス指定スイッチ５の内容と、命令ア
ドレスレジスタ２の内容とを比較し、両者が一致したと
きにアドレス一致信号ン信勺線４ａ上に送出する。選択
回路６は、信号線６ａ、６ｂ、６ｃ上の外部非同期信号
のうちのひとつン選択し、信号線６ｄ上に選択信号ｌ出
力する。フリップフロップ７は初期状態ではリセットさ
れており、信号線４ａ上のアドレス一致信号でセットさ
れ、信号線６ｄ上の選択信号によりリセットされる。信
号線７ａ上の実行可能信号は７リツプフロツプ７がリセ
ットされている期間に出力される便勺である。命令実行
うロック発生回路８から信号線８ａへの実行うロックχ
ＡＮＤゲート９でゲートすることにより、フリップフロ
ップ７がセットされている期間には命令実行回路３への
実行うロックの供給が抑止される。
イクロプログラムのうち、命令アドレスレジスタ２によ
って指示されたアドレスに格納されているマイクロ命令
は、命令実行回路３により読出されて実行される。実行
結果により、命令レジスタ２の内容が変更され、順次、
マイクロプログラムが実行されてゆく。アドレス比較回
路４に待合せアドレス指定スイッチ５の内容と、命令ア
ドレスレジスタ２の内容とを比較し、両者が一致したと
きにアドレス一致信号ン信勺線４ａ上に送出する。選択
回路６は、信号線６ａ、６ｂ、６ｃ上の外部非同期信号
のうちのひとつン選択し、信号線６ｄ上に選択信号ｌ出
力する。フリップフロップ７は初期状態ではリセットさ
れており、信号線４ａ上のアドレス一致信号でセットさ
れ、信号線６ｄ上の選択信号によりリセットされる。信
号線７ａ上の実行可能信号は７リツプフロツプ７がリセ
ットされている期間に出力される便勺である。命令実行
うロック発生回路８から信号線８ａへの実行うロックχ
ＡＮＤゲート９でゲートすることにより、フリップフロ
ップ７がセットされている期間には命令実行回路３への
実行うロックの供給が抑止される。
次に、第１図に示すマイクロプログラム処理装置の動作
ン説明する。
ン説明する。
マイクロプログラムの評価に際して操作者はマイクロプ
ログラムの被疑アドレスン待合せアドレス指定スイッチ
５に設定し、ｉ！ｓ択回路６Ｙ：外部非同期信号ｓ６ａ
〜６Ｃのうちのひとつ（説明では１ご号線６ｂ）ｖ選択
するように設定する。
ログラムの被疑アドレスン待合せアドレス指定スイッチ
５に設定し、ｉ！ｓ択回路６Ｙ：外部非同期信号ｓ６ａ
〜６Ｃのうちのひとつ（説明では１ご号線６ｂ）ｖ選択
するように設定する。
マイクロプログラムの実行が開始されると、制御記憶ｌ
の内部の命令は順次、命令実行回路３によって実行され
、やがて命令アドレスレジスタ２の内容が待合せアドレ
ス指定スイッチ５に設定された値と一致すると、アドレ
ス比較回路４が作動し、信号線４ａ上のアドレス一致信
号によりフリップフロップ７がセットされる。
の内部の命令は順次、命令実行回路３によって実行され
、やがて命令アドレスレジスタ２の内容が待合せアドレ
ス指定スイッチ５に設定された値と一致すると、アドレ
ス比較回路４が作動し、信号線４ａ上のアドレス一致信
号によりフリップフロップ７がセットされる。
フリップフロップ７のセットにより信号線７ａ上の実行
可能信号がリセットされるため、信号線８ａ上の実行う
ロックはＡＮＤゲート９で抑止され、命令実行回路３ａ
への供給が行われなくなるので、マイクロプログラムの
実行は待合される。信号、１ｉａｂ上に外部非同期信号
が発生すると、選択回路６により信号線６ｄ上に選択′
ｆｒ号が出力され、フリップフロップ７がリセットされ
るので、再び信号線７ａ上へ実行可能信号が出力され、
命令実行回路３でのマイクロプログラムの実行が開始さ
れる。
可能信号がリセットされるため、信号線８ａ上の実行う
ロックはＡＮＤゲート９で抑止され、命令実行回路３ａ
への供給が行われなくなるので、マイクロプログラムの
実行は待合される。信号、１ｉａｂ上に外部非同期信号
が発生すると、選択回路６により信号線６ｄ上に選択′
ｆｒ号が出力され、フリップフロップ７がリセットされ
るので、再び信号線７ａ上へ実行可能信号が出力され、
命令実行回路３でのマイクロプログラムの実行が開始さ
れる。
以上説明したように、マイクロプログラムは特定アドレ
スで指定された外部非同期信号を侍合せて実行するよう
に動作する。
スで指定された外部非同期信号を侍合せて実行するよう
に動作する。
（発明の効果）
以上説明し友ように本発明は、被疑マイクロプログラム
アドレスの実行と外部非同期信号の発生とを同期化させ
ることにより、被疑マイクロプログラムアドレスの近辺
に存在するプログラムのエラーヶ検出する労カン大幅に
省力化し、プログラムの評価ン容易にすることができる
と云う効果がある。
アドレスの実行と外部非同期信号の発生とを同期化させ
ることにより、被疑マイクロプログラムアドレスの近辺
に存在するプログラムのエラーヶ検出する労カン大幅に
省力化し、プログラムの評価ン容易にすることができる
と云う効果がある。
第１図は、本発明によるマイクロプログラム処理Ｗ７ｃ
ｔｉ１の一実施例χ示すブロック図である。 １・・・制御記憶 ２・・・命令アドレスレジスタ３
・・・命令実行回路 ４・・・アドレス比較回路５・
・・待合せアドレス指足スイッチ ６・・・選択回路 ７・・・フリップフロラ１８・・
・命令実行うロック発生回路 ９・・・ＡＮＤゲート ４ａ、６ａ−６ｄ、７ａ、８ａ−−−信号線才１ｍ
ｔｉ１の一実施例χ示すブロック図である。 １・・・制御記憶 ２・・・命令アドレスレジスタ３
・・・命令実行回路 ４・・・アドレス比較回路５・
・・待合せアドレス指足スイッチ ６・・・選択回路 ７・・・フリップフロラ１８・・
・命令実行うロック発生回路 ９・・・ＡＮＤゲート ４ａ、６ａ−６ｄ、７ａ、８ａ−−−信号線才１ｍ
Claims (1)
- マイクロプログラムのアドレスを指定するための命令ア
ドレスレジスタ手段と、前記マイクロプログラムを実行
させる外部非同期信号のひとつ、または複数の組合せの
条件を指定するための選択手段と、前記命令アドレスレ
ジスタ手段により指定されたアドレスのマイクロ命令の
実行時に前記マイクロプログラムの実行を待合せ、前記
条件が満足されたときに前記マイクロプログラムの実行
を再開するための待合せ実行手段とを具備して構成した
ことを特徴とするマイクロプログラム処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287145A JPS62145426A (ja) | 1985-12-20 | 1985-12-20 | マイクロプログラム処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287145A JPS62145426A (ja) | 1985-12-20 | 1985-12-20 | マイクロプログラム処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145426A true JPS62145426A (ja) | 1987-06-29 |
Family
ID=17713652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287145A Pending JPS62145426A (ja) | 1985-12-20 | 1985-12-20 | マイクロプログラム処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145426A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304528A (ja) * | 1991-04-01 | 1992-10-27 | Matsushita Electric Ind Co Ltd | 順序制御回路 |
| JPH06346392A (ja) * | 1993-06-01 | 1994-12-20 | Kobayashi Seisakusho:Kk | 抄紙機用ヘッドボックス |
| JPH08263324A (ja) * | 1995-03-22 | 1996-10-11 | Nec Ibaraki Ltd | デバッグ容易化装置 |
-
1985
- 1985-12-20 JP JP60287145A patent/JPS62145426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304528A (ja) * | 1991-04-01 | 1992-10-27 | Matsushita Electric Ind Co Ltd | 順序制御回路 |
| JPH06346392A (ja) * | 1993-06-01 | 1994-12-20 | Kobayashi Seisakusho:Kk | 抄紙機用ヘッドボックス |
| JPH08263324A (ja) * | 1995-03-22 | 1996-10-11 | Nec Ibaraki Ltd | デバッグ容易化装置 |
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