JPH05281299A - アドレスパターン発生器 - Google Patents
アドレスパターン発生器Info
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- JPH05281299A JPH05281299A JP4103989A JP10398992A JPH05281299A JP H05281299 A JPH05281299 A JP H05281299A JP 4103989 A JP4103989 A JP 4103989A JP 10398992 A JP10398992 A JP 10398992A JP H05281299 A JPH05281299 A JP H05281299A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 試験するメモリセルの領域を自由に設定した
範囲において、規則的なアドレス発生を回路的に発生さ
せる。 【構成】 列アドレス発生器４と行アドレス発生器５を
同じ構成とし、列アドレス発生器４・行アドレス発生器
５は制御回路１からの加算信号１９と最大値レジスタ２
・３からのアドレス値１７・１８と初期値レジスタ６・
７からのアドレス値３３・３４とを入力とする。列アド
レス発生器４には試験するメモリ１０に与えるアドレス
に対し、最大値レジスタ２からのアドレス値１７との大
小を比較する比較回路４Ｅと、比較出力信号を用いメモ
リ１０に与えるアドレスを切り換える選択回路４Ｆとを
備える。
範囲において、規則的なアドレス発生を回路的に発生さ
せる。 【構成】 列アドレス発生器４と行アドレス発生器５を
同じ構成とし、列アドレス発生器４・行アドレス発生器
５は制御回路１からの加算信号１９と最大値レジスタ２
・３からのアドレス値１７・１８と初期値レジスタ６・
７からのアドレス値３３・３４とを入力とする。列アド
レス発生器４には試験するメモリ１０に与えるアドレス
に対し、最大値レジスタ２からのアドレス値１７との大
小を比較する比較回路４Ｅと、比較出力信号を用いメモ
リ１０に与えるアドレスを切り換える選択回路４Ｆとを
備える。
Description
【０００１】
【産業上の利用分野】この発明は、２つのアドレス（２
次元）によりアクセスされるメモリ等を試験するアドレ
スパターン発生器についてのものである。
次元）によりアクセスされるメモリ等を試験するアドレ
スパターン発生器についてのものである。
【０００２】
【従来の技術】次に、従来技術によるアドレスパターン
発生器の構成を図４により説明する。図４の１は制御回
路、２と３は最大値レジスタ、８は列アドレス発生器、
９は行アドレス発生器、１０は測定されるメモリであ
る。列アドレス発生器８から出力される列アドレス信号
２０はメモリ１０に対し列アドレスとして与えられる。
行アドレス発生器９から出力される行アドレス信号２１
はメモリ１０に対し行アドレスとして与えられる。メモ
リ１０は列アドレスと行アドレスを与えられることによ
りメモリセルの１つがアクセスされる。
発生器の構成を図４により説明する。図４の１は制御回
路、２と３は最大値レジスタ、８は列アドレス発生器、
９は行アドレス発生器、１０は測定されるメモリであ
る。列アドレス発生器８から出力される列アドレス信号
２０はメモリ１０に対し列アドレスとして与えられる。
行アドレス発生器９から出力される行アドレス信号２１
はメモリ１０に対し行アドレスとして与えられる。メモ
リ１０は列アドレスと行アドレスを与えられることによ
りメモリセルの１つがアクセスされる。
【０００３】次に、メモリ１０のメモリセルの状態を図
５により説明する。図５では、マトリックス状にメモリ
セルＡ０〜Ａ１５が配列されており、メモリ１０中のメ
モリセルＡ１０をアクセスする場合は、列アドレス発生
器８から「０１０」の列アドレス信号２０を与え、行ア
ドレス発生器９から「０１０」の行アドレス信号２１を
与える。
５により説明する。図５では、マトリックス状にメモリ
セルＡ０〜Ａ１５が配列されており、メモリ１０中のメ
モリセルＡ１０をアクセスする場合は、列アドレス発生
器８から「０１０」の列アドレス信号２０を与え、行ア
ドレス発生器９から「０１０」の行アドレス信号２１を
与える。
【０００４】次に、従来技術による列アドレス発生器８
の構成を図６により説明する。列アドレス発生器８と行
アドレス発生器９は構成が同じである。図６の８Ａは演
算レジスタ、８Ｂは加算回路、８Ｇはアドレスレジスタ
である。制御回路１から加算信号１９が加算回路８Ｂに
与えられると、アドレスレジスタ８Ｇの内容と演算レジ
スタ８Ａの内容が加算され、加算結果はアドレスレジス
タ８Ｇに格納された後、アドレス信号２０として出力さ
れる。ここでアドレス値１７は、アドレスレジスタ８Ｇ
の最大値を格納する最大値レジスタ２の出力信号であ
る。
の構成を図６により説明する。列アドレス発生器８と行
アドレス発生器９は構成が同じである。図６の８Ａは演
算レジスタ、８Ｂは加算回路、８Ｇはアドレスレジスタ
である。制御回路１から加算信号１９が加算回路８Ｂに
与えられると、アドレスレジスタ８Ｇの内容と演算レジ
スタ８Ａの内容が加算され、加算結果はアドレスレジス
タ８Ｇに格納された後、アドレス信号２０として出力さ
れる。ここでアドレス値１７は、アドレスレジスタ８Ｇ
の最大値を格納する最大値レジスタ２の出力信号であ
る。
【０００５】一般的に最大値には試験されるメモリセル
のアドレスビット数を用いる。例えば64ビットのメモリ
容量ならば、アドレスビットは６ビットを使い、行・列
アドレスは３ビットずつ用いてアドレスを発生させる。
アドレス発生器は、試験するメモリの容量ビット（アド
レスビット）より余分なビット数を備えているため、使
用するビット数を制限する必要がある。
のアドレスビット数を用いる。例えば64ビットのメモリ
容量ならば、アドレスビットは６ビットを使い、行・列
アドレスは３ビットずつ用いてアドレスを発生させる。
アドレス発生器は、試験するメモリの容量ビット（アド
レスビット）より余分なビット数を備えているため、使
用するビット数を制限する必要がある。
【０００６】例えば図５のメモリセルＡ０からＡ１５ま
で順次アクセスする場合、最大値レジスタ２・３には各
々「０１１」が格納される。列アドレス発生器８内のア
ドレスレジスタ８Ｇには初期状態として「０００」を格
納し、演算レジスタ８Ａには「００１」を格納した後、
加算信号１９を与えていくことにより列アドレス信号２
０に「０００」、「００１」、「０１０」、「０１１」
が出力される。行アドレス発生器９内のアドレスレジス
タ９Ｇにも同様に初期状態として「０００」を格納し、
演算レジスタ９Ａには「０００」を格納することにより
行アドレス信号２１に「０００」が固定出力される。
で順次アクセスする場合、最大値レジスタ２・３には各
々「０１１」が格納される。列アドレス発生器８内のア
ドレスレジスタ８Ｇには初期状態として「０００」を格
納し、演算レジスタ８Ａには「００１」を格納した後、
加算信号１９を与えていくことにより列アドレス信号２
０に「０００」、「００１」、「０１０」、「０１１」
が出力される。行アドレス発生器９内のアドレスレジス
タ９Ｇにも同様に初期状態として「０００」を格納し、
演算レジスタ９Ａには「０００」を格納することにより
行アドレス信号２１に「０００」が固定出力される。
【０００７】アドレス信号２０・２１により、メモリセ
ルＡ０・Ａ１・Ａ２・Ａ３がアクセスされる。引き続き
メモリセルＡ４からＡ１５まで順次アクセスする場合、
自動的に列アドレス信号２０が「０００」になり、行ア
ドレス信号２１が「００１」になる必要がある。列アド
レス発生器８に最大値レジスタ２の内容が与えられ、行
アドレス発生器９に最大値レジスタ３の内容が与えられ
ると、図６に示すように加算回路８Ｂには演算レジスタ
８Ａの内容の値と最大値レジスタ２の内容を反転させた
値との論理和をとった値が加算値２７として与えられ、
上位ビットをマスクした加算が実行される。
ルＡ０・Ａ１・Ａ２・Ａ３がアクセスされる。引き続き
メモリセルＡ４からＡ１５まで順次アクセスする場合、
自動的に列アドレス信号２０が「０００」になり、行ア
ドレス信号２１が「００１」になる必要がある。列アド
レス発生器８に最大値レジスタ２の内容が与えられ、行
アドレス発生器９に最大値レジスタ３の内容が与えられ
ると、図６に示すように加算回路８Ｂには演算レジスタ
８Ａの内容の値と最大値レジスタ２の内容を反転させた
値との論理和をとった値が加算値２７として与えられ、
上位ビットをマスクした加算が実行される。
【０００８】この動作により最大値レジスタ２の内容を
越えた加算結果のときは桁上げを生じさせ、キャリー信
号２２として行アドレス発生器９の加算回路９Ｂに与え
らることにより行アドレス発生器９の出力を＋１させる
ことができる。また、加算回路８Ｂの演算結果のアドレ
ス信号２６を最大値レジスタ２の内容値との論理積をと
ることにより、マスクした上位ビットを取り除くことが
できる。この例では、アドレスの加算値２７は「１０
１」となるので、アドレスレジスタ８Ｇが「０１１」の
ときに、次の加算信号１９が加算回路８Ｂに与えられる
と演算結果として、「０００」がアドレス信号２６とし
て出力されると同時に桁上げが生じるので、行アドレス
発生器９はキャリー信号２２を含めて加算回路８Ｂで加
算し、行アドレス信号２１は＋１される。
越えた加算結果のときは桁上げを生じさせ、キャリー信
号２２として行アドレス発生器９の加算回路９Ｂに与え
らることにより行アドレス発生器９の出力を＋１させる
ことができる。また、加算回路８Ｂの演算結果のアドレ
ス信号２６を最大値レジスタ２の内容値との論理積をと
ることにより、マスクした上位ビットを取り除くことが
できる。この例では、アドレスの加算値２７は「１０
１」となるので、アドレスレジスタ８Ｇが「０１１」の
ときに、次の加算信号１９が加算回路８Ｂに与えられる
と演算結果として、「０００」がアドレス信号２６とし
て出力されると同時に桁上げが生じるので、行アドレス
発生器９はキャリー信号２２を含めて加算回路８Ｂで加
算し、行アドレス信号２１は＋１される。
【０００９】したがって、列アドレス信号２０は「００
０」、「００１」、「０１０」、「０１１」の順で出力
され、再び「０００」に戻ると同時に、行アドレス信号
２１は「０００」から＋１ずつ加算され、「００１」、
「０１０」、「０１１」の順で出力される。以上の動作
により、アドレス信号２０・２１の出力は、メモリセル
Ａ０からＡ１５まで順次アクセスさせることができる。
０」、「００１」、「０１０」、「０１１」の順で出力
され、再び「０００」に戻ると同時に、行アドレス信号
２１は「０００」から＋１ずつ加算され、「００１」、
「０１０」、「０１１」の順で出力される。以上の動作
により、アドレス信号２０・２１の出力は、メモリセル
Ａ０からＡ１５まで順次アクセスさせることができる。
【００１０】
【発明が解決しようとする課題】図４、図６では規則的
なアドレスを回路的に発生させる場合、メモリ試験領域
の設定範囲を指定するときに、アドレスレジスタ８Ｇの
使用ビット数を限定することによって指定するので、任
意のアドレス値では指定ができない。この発明はメモリ
試験領域を自由に設定ができるアドレスパターン発生器
の提供を目的とする。
なアドレスを回路的に発生させる場合、メモリ試験領域
の設定範囲を指定するときに、アドレスレジスタ８Ｇの
使用ビット数を限定することによって指定するので、任
意のアドレス値では指定ができない。この発明はメモリ
試験領域を自由に設定ができるアドレスパターン発生器
の提供を目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、この発明では、制御回路１からの加算信号１９と最
大値レジスタ２からのアドレス値１７と初期値レジスタ
６からのアドレス値３３とを入力とする列アドレス発生
器４と、制御回路１からの加算信号１９と最大値レジス
タ３からのアドレス値１８と初期値レジスタ７からのア
ドレス値３４とを入力とする行アドレス発生器５とを備
えるアドレスパターン発生器において、列アドレス発生
器４と行アドレス発生器５を同じ構成とし、列アドレス
発生器４には試験するメモリ１０に与えるアドレスに対
し、最大値レジスタ２からのアドレス値１７との大小を
比較する比較回路４Ｅと、比較出力信号を用いメモリ１
０に与えるアドレスを切り換える選択回路４Ｆとを備え
る。
に、この発明では、制御回路１からの加算信号１９と最
大値レジスタ２からのアドレス値１７と初期値レジスタ
６からのアドレス値３３とを入力とする列アドレス発生
器４と、制御回路１からの加算信号１９と最大値レジス
タ３からのアドレス値１８と初期値レジスタ７からのア
ドレス値３４とを入力とする行アドレス発生器５とを備
えるアドレスパターン発生器において、列アドレス発生
器４と行アドレス発生器５を同じ構成とし、列アドレス
発生器４には試験するメモリ１０に与えるアドレスに対
し、最大値レジスタ２からのアドレス値１７との大小を
比較する比較回路４Ｅと、比較出力信号を用いメモリ１
０に与えるアドレスを切り換える選択回路４Ｆとを備え
る。
【００１２】
【作用】次に、この発明によるアドレスパターン発生器
の構成を図１により説明する。図１の４は列アドレス発
生器、５は行アドレス発生器、６と７は初期値レジスタ
であり、その他は図４と同じものである。すなわち、図
１は図４の８・９の代わりに列アドレス発生器４と行ア
ドレス発生器５を設け、新たに初期値レジスタ６・７を
設けたものである。初期値レジスタ６・７は試験領域の
メモリセルをアクセスするアドレスの最小値を格納する
レジスタである。最大値レジスタ２・３の内容と初期値
レジスタ６・７の内容がそれぞれの列アドレス発生器４
と行アドレス発生器５に与えられることにより、メモリ
試験領域が設定される。
の構成を図１により説明する。図１の４は列アドレス発
生器、５は行アドレス発生器、６と７は初期値レジスタ
であり、その他は図４と同じものである。すなわち、図
１は図４の８・９の代わりに列アドレス発生器４と行ア
ドレス発生器５を設け、新たに初期値レジスタ６・７を
設けたものである。初期値レジスタ６・７は試験領域の
メモリセルをアクセスするアドレスの最小値を格納する
レジスタである。最大値レジスタ２・３の内容と初期値
レジスタ６・７の内容がそれぞれの列アドレス発生器４
と行アドレス発生器５に与えられることにより、メモリ
試験領域が設定される。
【００１３】次に、列アドレス発生器４の構成図を図２
により説明する。列アドレス発生器４と行アドレス発生
器５は構成が同じものである。図２の演算レジスタ４
Ａ、加算回路４Ｂ、アドレスレジスタ４Ｇは図６の演算
レジスタ８Ａ、加算回路８Ｂ、アドレスレジスタ８Ｇと
同じものであり、図２には新たに減算回路４Ｃ、加算回
路４Ｄ、比較回路４Ｅ、選択回路４Ｆが追加される。
により説明する。列アドレス発生器４と行アドレス発生
器５は構成が同じものである。図２の演算レジスタ４
Ａ、加算回路４Ｂ、アドレスレジスタ４Ｇは図６の演算
レジスタ８Ａ、加算回路８Ｂ、アドレスレジスタ８Ｇと
同じものであり、図２には新たに減算回路４Ｃ、加算回
路４Ｄ、比較回路４Ｅ、選択回路４Ｆが追加される。
【００１４】制御回路１から加算信号１９が与えられる
と、アドレスレジスタ４Ｇの内容と演算レジスタ４Ａの
内容とが加算回路４Ｂで加算され、加算結果は出力値４
０として減算回路４Ｃ、比較回路４Ｅ、選択回路４Ｆに
それぞれ与えられる。減算回路４Ｃは出力値４０と最大
値レジスタ２の内容であるアドレス値１７とを減算し、
最大値との差を求める。そのため、減算回路４Ｃはボロ
ー信号を入力して＋１余分に引かれる。
と、アドレスレジスタ４Ｇの内容と演算レジスタ４Ａの
内容とが加算回路４Ｂで加算され、加算結果は出力値４
０として減算回路４Ｃ、比較回路４Ｅ、選択回路４Ｆに
それぞれ与えられる。減算回路４Ｃは出力値４０と最大
値レジスタ２の内容であるアドレス値１７とを減算し、
最大値との差を求める。そのため、減算回路４Ｃはボロ
ー信号を入力して＋１余分に引かれる。
【００１５】演算結果は乗余値４２として初期値に対す
る剰余を加算するために加算回路４Ｄに与えられる。加
算回路４Ｄは剰余値４２と初期値レジスタ６の内容であ
るアドレス値３３とを加算し、演算結果は加算値４３と
して選択回路４Ｆに与えられる。比較回路４Ｅは出力値
４０とアドレス値１７との大小を比較し、出力値４０が
アドレス値１７よりも大きい場合は比較信号４１として
選択回路４Ｆと行アドレス発生器５に与えられ、出力値
４０がアドレス値１７よりも小さい場合は比較信号４１
は出力されない。
る剰余を加算するために加算回路４Ｄに与えられる。加
算回路４Ｄは剰余値４２と初期値レジスタ６の内容であ
るアドレス値３３とを加算し、演算結果は加算値４３と
して選択回路４Ｆに与えられる。比較回路４Ｅは出力値
４０とアドレス値１７との大小を比較し、出力値４０が
アドレス値１７よりも大きい場合は比較信号４１として
選択回路４Ｆと行アドレス発生器５に与えられ、出力値
４０がアドレス値１７よりも小さい場合は比較信号４１
は出力されない。
【００１６】選択回路４Ｆは、比較回路４Ｅから比較信
号４１が与えられた場合、すなわち、アドレス値１７＞
出力値４０の場合は加算値４３を選択し、比較信号４１
が与えられない場合、すなわち、アドレス値１７≦出力
値４０の場合は出力値４０を選択し、選択値４５として
アドレスレジスタ４Ｇに与えられる。アドレスレジスタ
４Ｇは選択値４５が与えられると、その値をレジスタ内
に格納した後、アドレス信号２０として出力する。
号４１が与えられた場合、すなわち、アドレス値１７＞
出力値４０の場合は加算値４３を選択し、比較信号４１
が与えられない場合、すなわち、アドレス値１７≦出力
値４０の場合は出力値４０を選択し、選択値４５として
アドレスレジスタ４Ｇに与えられる。アドレスレジスタ
４Ｇは選択値４５が与えられると、その値をレジスタ内
に格納した後、アドレス信号２０として出力する。
【００１７】行アドレス発生器５は列アドレス発生器４
からの比較信号４１が加算回路５Ｂにキャリー信号３５
として与えられた場合、加算回路５Ｂは、＋１のキャリ
ーとして入力され、加算を実行し、以下、列アドレス発
生器４と同様な演算動作が実行され、アドレス信号２１
が出力される。
からの比較信号４１が加算回路５Ｂにキャリー信号３５
として与えられた場合、加算回路５Ｂは、＋１のキャリ
ーとして入力され、加算を実行し、以下、列アドレス発
生器４と同様な演算動作が実行され、アドレス信号２１
が出力される。
【００１８】制御回路１から加算信号１９が列アドレス
発生器４と行アドレス発生器５に与えられるごとに、メ
モリ１０のある定められた領域内のメモリセルをアクセ
スするアドレス信号２０・２１が規則的に発生する。
発生器４と行アドレス発生器５に与えられるごとに、メ
モリ１０のある定められた領域内のメモリセルをアクセ
スするアドレス信号２０・２１が規則的に発生する。
【００１９】
【実施例】次に、図１によるメモリ１０のメモリセルと
アドレスとの関係を図３により説明する。図３では、５
×５のマトリックス状に配列されたメモリセルＡ０〜Ａ
２４まで配列されているメモリ１０を用いる。試験する
領域４４を設定し、その領域内のメモリセルを抽出し、
メモリセルＣ１、Ｃ２、Ｃ３……、Ｃ９のようにメモリ
セルを１つ飛びにアクセスするような規則的なアドレス
発生を示す。
アドレスとの関係を図３により説明する。図３では、５
×５のマトリックス状に配列されたメモリセルＡ０〜Ａ
２４まで配列されているメモリ１０を用いる。試験する
領域４４を設定し、その領域内のメモリセルを抽出し、
メモリセルＣ１、Ｃ２、Ｃ３……、Ｃ９のようにメモリ
セルを１つ飛びにアクセスするような規則的なアドレス
発生を示す。
【００２０】試験するメモリセル領域を設定するため、
最大値レジスタ２・３には「０１１」が格納され、初期
値レジスタ６・７には「０１１」が格納される。次に図
３のような規則的なアドレスを発生させるため、列アド
レス発生器４内の演算レジスタ４Ａには「０１０」が格
納され、行アドレス発生器５内の演算レジスタ５Ａには
「０００」が格納される。
最大値レジスタ２・３には「０１１」が格納され、初期
値レジスタ６・７には「０１１」が格納される。次に図
３のような規則的なアドレスを発生させるため、列アド
レス発生器４内の演算レジスタ４Ａには「０１０」が格
納され、行アドレス発生器５内の演算レジスタ５Ａには
「０００」が格納される。
【００２１】初期状態としてメモリセルＣ１をアクセス
するようなアドレスを列アドレス発生器４内のアドレス
レジスタ４Ｇと行アドレス発生器５内のアドレスレジス
タ５Ｇに「００１」を与える。制御回路１から加算信号
１９が列アドレス発生器４に与えられると、アドレスレ
ジスタ４Ｇの内容の「００１」と演算レジスタ４Ａの内
容の「０１０」とが加算回路４Ｂで加算され、加算結果
は出力値４０として「０１１」が出力される。比較回路
４Ｅは出力値４０の「０１１」に対し、最大値レジスタ
２の内容の「０１１」との大小を比較し、出力値４０が
最大値レジスタ２の内容の値より大きくないので比較信
号４１は出力されない。
するようなアドレスを列アドレス発生器４内のアドレス
レジスタ４Ｇと行アドレス発生器５内のアドレスレジス
タ５Ｇに「００１」を与える。制御回路１から加算信号
１９が列アドレス発生器４に与えられると、アドレスレ
ジスタ４Ｇの内容の「００１」と演算レジスタ４Ａの内
容の「０１０」とが加算回路４Ｂで加算され、加算結果
は出力値４０として「０１１」が出力される。比較回路
４Ｅは出力値４０の「０１１」に対し、最大値レジスタ
２の内容の「０１１」との大小を比較し、出力値４０が
最大値レジスタ２の内容の値より大きくないので比較信
号４１は出力されない。
【００２２】選択回路４Ｆは比較信号４１が与えられな
い場合は出力値４０を選択し、選択値４５としてアドレ
スレジスタ４Ｇに「０１１」が与えられる。アドレスレ
ジスタ４Ｇは選択値４５が与えられると、その値を格納
した後、アドレス信号２０として「０１１」が出力され
る。行アドレス発生器５は列アドレス発生器４からの比
較信号４１がキャリー信号３５として与えられないの
で、列アドレス発生器４と同様な演算動作を実行し、ア
ドレスレジスタ４Ｇの内容の「００１」がそのまま行ア
ドレス信号２１として出力される。列アドレス信号２０
として「０１１」がメモリ１０に与えられ、行アドレス
信号２１として「００１」がメモリ１０に与えられるこ
とによりメモリセルＣ２がアクセスされる。
い場合は出力値４０を選択し、選択値４５としてアドレ
スレジスタ４Ｇに「０１１」が与えられる。アドレスレ
ジスタ４Ｇは選択値４５が与えられると、その値を格納
した後、アドレス信号２０として「０１１」が出力され
る。行アドレス発生器５は列アドレス発生器４からの比
較信号４１がキャリー信号３５として与えられないの
で、列アドレス発生器４と同様な演算動作を実行し、ア
ドレスレジスタ４Ｇの内容の「００１」がそのまま行ア
ドレス信号２１として出力される。列アドレス信号２０
として「０１１」がメモリ１０に与えられ、行アドレス
信号２１として「００１」がメモリ１０に与えられるこ
とによりメモリセルＣ２がアクセスされる。
【００２３】次の加算信号１９が列アドレス発生器４に
与えられると、アドレスレジスタ４Ｇの内容の「０１
１」と演算レジスタ４Ａの内容の「０１０」とが加算回
路４Ｂで加算され、加算結果は出力値４０として「１０
１」が出力される。比較回路４Ｅは出力値４０の「１０
１」に対し、最大値レジスタ２の内容の「０１１」との
大小を比較し、出力値４０が最大値レジスタ２の内容の
値より大きいので比較信号４１は出力される。
与えられると、アドレスレジスタ４Ｇの内容の「０１
１」と演算レジスタ４Ａの内容の「０１０」とが加算回
路４Ｂで加算され、加算結果は出力値４０として「１０
１」が出力される。比較回路４Ｅは出力値４０の「１０
１」に対し、最大値レジスタ２の内容の「０１１」との
大小を比較し、出力値４０が最大値レジスタ２の内容の
値より大きいので比較信号４１は出力される。
【００２４】選択回路４Ｆは比較信号４１が与えられた
場合は加算値４３を選択し、選択値４５としてアドレス
レジスタ４Ｇに与えられる。加算値４３は出力値４０の
「１０１」から最大値レジスタ２の内容の「０１１」を
減算回路４Ｃで減算した演算結果の剰余値４２の「００
１」と、初期値レジスタ６の内容の「００１」とを加算
回路４Ｄで加算した値であり、加算結果の「０１０」と
なる。アドレスレジスタ４Ｇは選択値４５の値を格納し
た後、列アドレス信号２０として「０１０」が出力され
る。
場合は加算値４３を選択し、選択値４５としてアドレス
レジスタ４Ｇに与えられる。加算値４３は出力値４０の
「１０１」から最大値レジスタ２の内容の「０１１」を
減算回路４Ｃで減算した演算結果の剰余値４２の「００
１」と、初期値レジスタ６の内容の「００１」とを加算
回路４Ｄで加算した値であり、加算結果の「０１０」と
なる。アドレスレジスタ４Ｇは選択値４５の値を格納し
た後、列アドレス信号２０として「０１０」が出力され
る。
【００２５】行アドレス発生器５は列アドレス発生器４
からの比較信号４１がキャリー信号３５として与えられ
るので、加算回路４Ｂで＋１のキャリーを含めて加算を
し、以下、列アドレス発生器４と同じような演算をし、
列アドレス信号２１として「０１０」が出力される。列
アドレス信号２０として「０１０」がメモリ１０に与え
られ、行アドレス信号２１として「０１０」がメモリ１
０に与えられることによりメモリセルＣ３がアクセスさ
れる。
からの比較信号４１がキャリー信号３５として与えられ
るので、加算回路４Ｂで＋１のキャリーを含めて加算を
し、以下、列アドレス発生器４と同じような演算をし、
列アドレス信号２１として「０１０」が出力される。列
アドレス信号２０として「０１０」がメモリ１０に与え
られ、行アドレス信号２１として「０１０」がメモリ１
０に与えられることによりメモリセルＣ３がアクセスさ
れる。
【００２６】加算信号１９が列アドレス発生器４と行ア
ドレス発生器５に与えられるごとにアドレス信号２０・
２１の出力は変化し、メモリセルＣ４・Ｃ５がアクセス
される。同様にメモリセルＣ６からＣ９まで１つ飛びに
アクセスする場合、初期状態においてメモリセルＣ６を
アクセスするようなアドレスを列アドレス発生器４内の
アドレスレジスタ４Ｇと行アドレス発生器５内のアドレ
スレジスタ５Ｇに与えた後、加算信号１９を与えてい
く。
ドレス発生器５に与えられるごとにアドレス信号２０・
２１の出力は変化し、メモリセルＣ４・Ｃ５がアクセス
される。同様にメモリセルＣ６からＣ９まで１つ飛びに
アクセスする場合、初期状態においてメモリセルＣ６を
アクセスするようなアドレスを列アドレス発生器４内の
アドレスレジスタ４Ｇと行アドレス発生器５内のアドレ
スレジスタ５Ｇに与えた後、加算信号１９を与えてい
く。
【００２７】
【発明の効果】この発明によれば、試験するメモリセル
の領域を自由に設定した範囲において、規則的なアドレ
ス発生を回路的に発生させることができ、アドレスパタ
ーン発生器をコントロールするプログラムの作成が簡単
になる効果が得られる。
の領域を自由に設定した範囲において、規則的なアドレ
ス発生を回路的に発生させることができ、アドレスパタ
ーン発生器をコントロールするプログラムの作成が簡単
になる効果が得られる。
【図１】この発明によるアドレスパターン発生器の構成
図である。
図である。
【図２】図１の列アドレス発生器４の構成図である。
【図３】図１によるメモリ１０のメモリセルとアドレス
との関係図である。
との関係図である。
【図４】従来技術によるアドレスパターン発生器の構成
図である。
図である。
【図５】図４のメモリ１０のメモリセルとアドレスとの
関係図である。
関係図である。
【図６】図４の列アドレスパターン発生器８の構成図で
ある。
ある。
１ 制御回路 ２ 最大値レジスタ ３ 最大値レジスタ ４ 列アドレス発生器 ５ 行アドレス発生器 ６ 初期値レジスタ ７ 初期値レジスタ １０ メモリ ４Ｅ 比較回路 ４Ｆ 選択回路
Claims (1)
- 【請求項１】 制御回路(1) からの加算信号(19)と第１
の最大値レジスタ(2) からのアドレス値(17)と第１の初
期値レジスタ(6) からのアドレス値(33)を入力とする列
アドレス発生器(4) と、制御回路(1) からの加算信号(1
9)と第２の最大値レジスタ(3) からのアドレス値(18)と
第２の初期値レジスタ(7) からのアドレス値(34)を入力
とする行アドレス発生器(5) とを備えるアドレスパター
ン発生器において、 列アドレス発生器(4) と行アドレス発生器(5) を同じ構
成とし、 列アドレス発生器(4) には試験するメモリ(10)に与える
アドレスに対し、最大値レジスタ(2) からのアドレス値
(17)との大小を比較する比較回路(4E)と、 比較出力信号を用いメモリ(10)に与えるアドレスを切り
換える選択回路(4F)とを備えることを特徴とするアドレ
スパターン発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103989A JPH05281299A (ja) | 1992-03-31 | 1992-03-31 | アドレスパターン発生器 |
| US08/026,999 US5473616A (en) | 1992-03-31 | 1993-03-05 | Address pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103989A JPH05281299A (ja) | 1992-03-31 | 1992-03-31 | アドレスパターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281299A true JPH05281299A (ja) | 1993-10-29 |
Family
ID=14368718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103989A Pending JPH05281299A (ja) | 1992-03-31 | 1992-03-31 | アドレスパターン発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473616A (ja) |
| JP (1) | JPH05281299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004233A (ja) * | 2006-06-26 | 2008-01-10 | Yokogawa Electric Corp | アドレスパターン発生装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129056A (ja) * | 1994-10-31 | 1996-05-21 | Ando Electric Co Ltd | 半導体試験装置のパターン発生器 |
| JP3233068B2 (ja) * | 1997-05-23 | 2001-11-26 | 安藤電気株式会社 | パターン発生装置 |
| JP4206508B2 (ja) * | 1997-12-04 | 2009-01-14 | ブラザー工業株式会社 | 信号制御回路 |
| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| US6512858B2 (en) * | 1998-07-21 | 2003-01-28 | Foveon, Inc. | Image scanning circuitry with row and column addressing for use in electronic cameras |
| US6587979B1 (en) * | 1999-10-18 | 2003-07-01 | Credence Systems Corporation | Partitionable embedded circuit test system for integrated circuit |
| US6430096B1 (en) | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| KR100568539B1 (ko) * | 2004-01-30 | 2006-04-07 | 삼성전자주식회사 | 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및이 메모리의 어드레스 발생방법 |
| EP3896565B1 (en) * | 2020-04-16 | 2024-03-06 | NXP USA, Inc. | Memory address generator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751649A (en) * | 1971-05-17 | 1973-08-07 | Marcrodata Co | Memory system exerciser |
| JPS5721799B2 (ja) * | 1975-02-01 | 1982-05-10 | ||
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| JPS5552581A (en) * | 1978-10-11 | 1980-04-17 | Advantest Corp | Pattern generator |
| EP0031706B1 (en) * | 1979-12-27 | 1984-11-07 | Fujitsu Limited | Apparatus and method for testing semiconductor memory devices |
-
1992
- 1992-03-31 JP JP4103989A patent/JPH05281299A/ja active Pending
-
1993
- 1993-03-05 US US08/026,999 patent/US5473616A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004233A (ja) * | 2006-06-26 | 2008-01-10 | Yokogawa Electric Corp | アドレスパターン発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5473616A (en) | 1995-12-05 |
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