JPH03228282A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体メモリ、特にＭＯＳＦＥＴ（Ｍｅｔａ
ｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　Ｆｉ
ｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）で代表さ
れるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（ＭｅｔａｌＩｎｓｕｌ
ａｔｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　
Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓ−ｔｏｒ、以下、ＭＯＳ
と省略する）で構成された半導体メモリに関する。

なお、以下ＰチャンネルＭＯ８ＦＥＴ並びにＮチャンネ
ｊＬ／ＭＯ３ＦＥＴはそれぞれＰ−ＭＯＳ。

Ｎ−ＭＯＳと呼び、両者を組み合わせた相補型（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ）　　Ｍ　ＯＳ　Ｆ　Ｅ　ＴはＣ
ＭＯ３と呼ぶ。また、センスアンプに接続された１対の
データ線が互いに平行に形成されているものを折返しデ
ータ線と名付けることにする。

本発明の１つの目的はセンス時に論理パ１”の読出し情
報並びに論理ＩＩ　Ｏ＋１の読出し情報のいずれに対し
ても両電源電圧に近い出力電位が安定な状態で得られる
センスアンプを提供することである。

本発明の他の目的はメモリセルの情報の読出しスピード
を高速にでき、かつ消費電力を低減できる半導体メモリ
を提供することである。

本発明の他の目的は折返しデータ線に上記安定動作する
センスアンプを接続した。新規かつ雑音を低減できる半
導体メモリを提供することである。

本発明の他の目的は折返しデータ線にコンプリメンタリ
センスアンプを接続してチップレイアウトを効率よく行
なった小型の半導体メモリを提供することである。

本発明の一実施例によればメモリセルをＰ　−ＭＯＳに
して、ワード電圧を電源゛電圧ＶＣＣと（Ｖｃｃ−＋ｖ
ｔｈｐｌ）　　の範囲で変化させるだけで、情報ｔｚ　
１　ｐ＊　　ｕ　Ｏ”の選択が可能となるため、高速動
作可能なメモリが得られる。

本発明の他の実施例によれば、折返しデータ線にコンプ
リメンタリ　センスアンプを接続した半導体メモリが提
供される。このようなメモリによればデータ線のピッチ
方向に対して、従来のほぼ２倍のレイアウト上の面積的
余裕がでてくるので高集積化が可能となる。

本発明の他の実施例によれば上記折り返しデータ線をメ
モリセルの論理“１″′とｕ　Ｏｎの中間の電位にプリ
チャージする手段を備えた半導体メモリが提供される。

このようなメモリによれば論理“１”と“Ｏ”の電位の
半分だけデータ線の電位が変化すれば読出し時間が決ま
るため、高速かつ低消費電力のメモリが得られる。

また、ワード線とデータ線とのカップリングノイズは折
り返しデータ線にそれぞれプラスとマイナスのノイズが
発生するため、相殺される。

さらに、データ線をメモリセルの論理１１１　ＴＴと１
１０　＃ｌの中間の電位にプリチャージして、基準電位
とするため、ダミーセルも不要とすることもでき、チッ
プ面積の小さいメモリが得られる。

本発明の他の実施例によれば上記センスアンプのＰチャ
ンネルＦＥＴ対の正帰還動作とＮチャンネルＦＥＴ対の
正帰還動作の開始時期を異ならせているため、貫通電流
が無くなり、低消費電力のメモリが得られる。

〔ダイナミックメモリシステムの構成及び動作〕ダイナ
ミックメモリシステムの構成を第１図に従って説明する
。まず、点線で囲まれたブロックダイアグラムはダイナ
ミックメモリシステムを示しており、このシステムはＤ
−ＲＡＭ　　ＩＣＡＲＲＡＹ　（以下、Ｄ−ＲＡＭと称
する。）並びに計算機の中央処理装置（以下、ＣＰＵと
称する、図示せず、）とＤ−ＲＡＭとの間のインターフ
ェイス回路から構成されている。

次に上記ダイナミックメモリシステムとＣＰＵとの間の
入出力信号を説明する。まず、アドレス信号へ〇〜Ａ、
はＤ−ＲＡＭのアドレスを選択する信号である。ＲＥＦ
ＧＲＮＴはＤ−ＲＡＭのメモリ情報をリフレッシュさせ
る、リフレッシュ指示信号である。ＷＥはライトイネー
ブル信号であり、Ｄ−ＲＡＭにおけるデータの読出し及
び書込み命令信号である。ＭＳはＤ−ＲＡＭのメモリ動
作を開始させる、メモリ起動信号である。Ｄ４〜Ｄ、は
ＣＰＵとＤ−ＲＡＭとを結ぶデータバスにおける入出力
データである。ＲＥＦＲＥＱはＤ−ＲＡＭのメモリ情報
のリフレッシュ要求信号である。

次にダイナミックメモリシステムをＤ−ＲＡＭと上記イ
ンターフェイス回路に分けて説明する。

まず、Ｄ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと
称する。なお、１にビットは２”＝１０２４ビットを示
している。）を列にｍ個、行にＢ個配列し、（ｎＸｍ）
ワードＸＢビットのマトリク入構成されたＩＣアレイよ
り成っている。

次にインターフェイス回路を説明する。ＲＡＲはＣＰＵ
から送出されるアドレス信号Ａ０〜Ａ、のうちアドレス
信号Ａ６〜Ａ、を受信し、Ｄ−ＲＡＭの動作にあったタ
イミングのアドレス信号に変換するロウアドレスレシー
バであり、ＣＡＲは上記アドレス信号Ａ０〜Ａ、のうち
、　アドレス信号Ａ　、＋　ｔ　”　Ａ　３を受信し、
Ｄ−ＲＡＭの動作にあったタイミングのアドレス信号に
変換するカラムアドレスレシーバであり、 ＡＤＲは上記アドレス信号Ａ０〜Ａ、のうち、アドレス
信号Ａ、＋１〜Ａ、を受信し、Ｄ−ＲＡＭの動作にあっ
たタイミングのアドレス信号に変換するアドレスレシー
バである。

ＤＣＲはＤ−ＲＡＭのチップを選択するためのチップ選
択制御信号（以下、Ｃ８１〜Ｃ８，と称する　ｍ　＝　
２　ｋ−Ｊ　）を送出するデコーダである。

ＲＡＳ−ＣＴはＤ−ＲＡＭの動作にあったタイミングの
チップ選択信号及びロウアドレス取込み用信号を送出す
るＲＡＳＡントロール回路である。

ＡＤＭは上記アドレス信号Ａ０〜Ａ、並びにＡｌ４、〜
Ａ、を時系列的に多重化してＤ−ＲＡＭに送出するアド
レスマルチプレクサである。

Ｒ２ＯはＤ−ＲＡＭのメモリ情報をリフレッシュするタ
イミングを決めるリフレッシュ同期発生回路である。

ＲＡＣはＤ−ＲＡＭのメモリ情報をリフレッシュすめた
めにリフレッシュアドレス信号Ｒ８−Ｒ１を送出するリ
フレッシュアドレスカウンタである。

ＤＢＤはＣＰＵとＤ−ＲＡＭとの間のデータ入出力がＷ
Ｅ倍信号より切換えられるデータバスドライバである。

Ｃ−ＣＴは上記ＲＡＣ，ＡＤＭ、ＲＡＳ−ＣＴ。

ＤＢＤ、Ｄ−ＲＡＭを制御する信号を送出するコントロ
ール回路である。

次にダイナミックメモリシステム内におけるアドレス信
号の働きを説明する。

ＣＰＵから送出されるアドレス信号Ａ０〜Ａｋはダイナ
ミックメモリシステム内でアドレス信号Ａ０〜Ａ、とア
ドレス信号ＡＪや、〜Ａ、の２つの機能に分離される。

すなわち、アドレス信号Ａ０〜Ａ、はＤ−ＲＡＭの各チ
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。

また、アドレス信号Ａ　ｊ＋　（〜ＡｋはＤ−ＲＡＭの
チップからみた場合、そのチップ全体を選ぶか否かのチ
ップ選択信号になる。

ここでアドレス信号Ａ０〜ＡＪはＤ−ＲＡＭのＩＣチッ
プ内のマトリクスに合わせて、アドレス信号Ａ０〜Ａ、
をＩＣチップアレイのロウ選択に、Ａ１＋Ｌ〜ＡＪをＩ
ＣＣランプレイのカラム選択に割り当てるように設計さ
れている。

次にダイナミックメモリシステム内における回路動作を
説明する。

はじめにＲＡ茗倍信号ＲＡ丁、〜ＲＡＳユ信号。

ＲＡＳ、信号、ＲＡＳｂＡ号はロウ　アドレス　ストロ
ーブ信号であり、ＣＡＳＡ号はカラム　アドレス　スト
ローブ信号である。

まず、アドレス信号Ａ０〜Ａｌｌ　ＡＩ＋１〜Ａ、はそ
れぞれＲＡＲ，ＣＡＲを介してＡＤＭに印加される。

ＡＤＭにおいて、ｇＡｓｂＡ号があるレベルになるとロ
ウアドス信号Ａ０〜Ａ、が送出され、Ｄ−ＲＡＭのアド
レス端子に印加される。このとき、カラムアドレス信号
Ａ、＋Ｌ−ＡＪは送出されないようになっている。

次にＲＡＳ、信号が上記と逆レベルになるとカラムアド
レス信号Ａ　＋　＋　ｌ”　Ａ　３がＡＤＭから送出さ
れ、上記アドレス端子に印加される。このとき、ロウア
ドレス信号Ａ０〜Ａ、はＡＤＭから送出されないように
なっている。

このようにして上記アドレス信号Ａ。−Ａ、及びＡ、や
、〜Ａ、はＲＡＳ、信号のレベルにより時系列的にＤ−
ＲＡＭのアドレス端子に印加される。

なお、ＡＤＭ及びＲＡＣにリフレッシュ制御信号Ｒｃ、
が印加されていないため、リフレッシュアドレス信号Ｒ
０〜Ｒ１はＡＤＭから送出されないようになっている。

また、チップ選択信号Ａ、＋１〜Ａ、はＤＣＲを通して
主としてＤ−ＲＡＭ内のチップを選択する、チップ選択
制御信号ＣＳ　、〜ｃ　Ｓ、　（ｍ　＝　２　Ｋ−’　
）に変換され、さらにＲＡＳ、信号によってタイミング
が制御されたＲＡＳ□〜ＲＡＳ。信号に変換され、チッ
プ選択用信号及びロウアドレス取込み用信号として使わ
れる。

次にＤ−ＲＡＭの各列におけるチップ内のアドレスの設
定動作を説明する。

まず、ロウアドレス信号Ａ０〜Ａ、がＤ−ＲＡＭのすべ
てのＩＣチップのアドレス端子に印加される。

その後、ＲＡ　Ｓ　ｔ〜ＲＡＳ　、信号のうち、１つの
信号たとえばＲＡＳ　を信号があるレベルになると最上
段のＢ個のＩＣが選択されると仮定する。このとき、上
記Ｉ　Ｃ（Ｉ　ＣＬＬ、　　Ｉ　Ｃ工２．・・・・・・
ＩＣＬｌｌ）チップ内のメモリマトリクスアレイのロウ
アドレスに上記ロウアドレス信号Ａ。−Ａ、が取込まれ
る。ここで、上記ロウアドレス信号Ａ０〜Ａ、がＲＡ　
Ｓ　を信号よりも前に上記ＩＣに印加される理由はｒＫ
茗、信号が上記ロウアドレス信号Ａ０〜Ａ、よりも前に
印加されると、ロウアドレス信号以外の信号を取込む可
能性があるからである。

次にカラムアドレス信号Ａ　＋＋ｔ〜Ａ　、　カＤ　−
ＲＡＭのすべてのＩＣチップのアドレス端子に印加され
る。

その後、ＲＡＳ□信号から遅延したσλ１信号があるレ
ベルになると上記最上段のｎｋ、Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａ、＋、〜Ａ、が取込まれる。ここで、上
記カラムアドレス信号ＡＩ＋１〜Ａ、がσＡＳ信号より
も前に上記ＩＣに印加される理由は上記理由と同様であ
る。

また、６τ茗信号の働きは、ロウアドレス信号Ａ、−Ａ
、あるいはカラムアドレス信号Ａ　ｔ　＋　ｔ〜Ａ。

のどちらかの信号を送っているかを区分することにある
。

以上の動作により、Ｄ−ＲＡＭの最上段ｎ　ｋ　ｖＢ個
のチップ内アドレスが設定される。

また、Ｄ−ＲＡＭの最上段を除＜ＩＣはＲＡＳえ〜ＲＡ
Ｓ、ＲＡＳ□信号ｔのレベルと逆レベルのため選択され
ないようになっている。

次に上記設定されたアドレスにおけるデータの書込み動
作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイネーブル
信号（以下、ＷＥ倍信号称する。）のＡイレベルまたは
ロウレベルによって決定されるように設計されている。

書込み動作は、ＷＥ倍信号あるレベルのときに上記設定
されたアドレスにＣＰＵからのデータＤＩｌ〜Ｄ□、が
印加されることによって行なわれる。

読出し動作は、五信号が上記と逆レベルのときに書込み
を完了している上記それぞれのアドレスのデータＤ。Ｌ
”−Ｄ　ＯｎがＢビットで出力されることによって行な
われる。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号（バー、　
ｂａｒ）が略号の上に付けられているものはその信号が
“Ｏ”　（Ｌｏ％ｔ　Ｌｅｖｅｌ）のときに、その略号
のもつ意味の働きを実行し、ｂａｒ記号がない場合は“
１”　（）Ｉｉｇｈ　Ｌｅｖｅｌ）のときにそれを実行
することを意味している。

Ｃ−ＣＴはＣＰＵからの命令信号すなわちＲＥＦＧＲＮ
Ｔ信号、行信号、ＭＳ信号を受け、ＣＡＳ信号ｔＲＡＳ
、（ｔｌｊｔＲＡｓｂ　（ｔＬ　ＷＥ信号ｔＲｃ３信号
をそれぞれ送出する。これらの送出されるコントロール
信号の働きを説明する。

στ石倍信号、ロウアドレス信号Ａ０〜Ａ、あるいはカ
ラムアドレス信号Ａ　ＩＩ　Ｌ〜Ａ、のどちらがＤ−Ｒ
ＡＭ内の各チップに送出されているかを区分するための
信号及びＩＣチップのカラムアドレス信号を取込むため
の信号である。

ＲＡＳ、信号はＣ３ｌ−ＣＳ、信号をタイミングを合わ
せてＤ−ＲＡＭ内のＩＣチップアレイに供給するための
信号である。

Ｗ１信号はＤ−ＲＡＭのＩＣチップ内のメモリセルから
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。

ＲＣ５信号はリフレッシュ動作の開始及びＡＤＭにおい
てアドレス信号Ａ０〜ＡＩｇ　ＡＩ＋１〜Ａ、の送出を
禁止すると共にＲＡＣからのリフレッシュアドレス信号
Ｒ６−Ｒ１を送出するための信号である。

ＲＡＳ　、信号はＡＤＭからロウアドレス信号Ａ。

〜Ａ、及びカラムアドレス信号Ａｌ＋１〜Ａ、を時系列
多重化信号に変換するための切換えタイミング信号であ
るとともに、ＲＡＳ（ＲＡＳ□〜πＸ１．）信号の１つ
が選択されたとき、ＡＤＭからはロウアドレス信号Ａ０
〜Ａ、が出力されているように。

ロウアドレス信号Ａ。−Ａ、とカラムアドレス信号Ａ　
ＩＩ　Ｌ〜ＡＪの切換え時期をＲＡＳ、信号から遅延さ
せた信号にしている。

次に前記ＷＥ倍信号データバスドライバ（ＤＢＤ）の関
係を説明する。

Ｃ−ＣＴから送出されたＷＥ倍信号Ｄ−ＲＡＭ及びＤＢ
Ｄに印加される０例えばＷＥ倍信号高レベルの時、読出
しモードとなり、Ｄ−ＲＡＭのデータが出力され、ＤＢ
Ｄを介してＣＰＵへ送出される。このとき、入力データ
はＷＥ倍信号よりＤＢＤからＤ−ＲＡＭに取込まないよ
うに制御されている。またＷＥ倍信号低レベルの時、書
込みモードとなり、Ｄ−ＲＡＭのデータ入力端子にＣＰ
Ｕから入力データがＤＢＤを介して印加され、設定され
たアドレスにデータが書込まれる。このときＤ−ＲＡＭ
のデータ出力はＷπ信号によりＤＢＤから出力されない
ように制御されている。

〔リフレッシュ動作〕

Ｄ−ＲＡＭのメモリセル回路ではＭＯＳキャパシタにチ
ャージを貯えることにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消失する。　こ
こで問題なのは情報Ｉｔ　Ｉ　ＩＩ（Ｈｉｇｈ　Ｌｅｖ
ｅｌ）のチャージが消失して、情報“１″と“０”　（
Ｌｏｗ　Ｌｅｖｅｌ）を判別する基準レベルより小さく
なると情報“１″が“０”と判別され、誤動作となって
しまうことである。そこで、情報１４１　Ｆ＋を記憶さ
せ続けるには電荷が上記基準レベルより減少する前に電
荷をリフレッシュする必要がある。そして、このリフレ
ッシュ動作はメモリセルの情報蓄積時間内に必ず行なわ
なければならない、従って、このリフレッシュモードは
読出しモードや書込みモードより優先する。

次にリフレッシュ動作を第１図に従って説明する。

まず、リフレッシュ同期発生回路（以下、ＲＳＧと称す
る。）はリフレッシュ要求信号（以下、ＲＥＦＲＥＱと
称する。）を（情報蓄積時間）／（リフレッシュサイク
ル数）の周期毎にＣＰＵへ送出している。（なお、リフ
レッシュサイクル数はカラムデータ線につながるワード
線の数と等価である。） ＣＰＵでは上記ＲＥＦＲＥＱを受けて、リフレッシュ指
示信号　（以下、ＲＥＦＧＲＮＴと称する。）を送出す
るにのときＣＰＵからはライトイネーブル信号（以下、
Ｗ１信号と称する。）及びメモリ起動信号（以下、ＭＳ
と称する。）は送出されない、上記ＲＥＦＧＲＮＴがコ
ントロール回路（以下、Ｃ−ＣＴと称する。）に印加さ
れると、その出力信号であるリフレッシュ制御信号（以
下、Ｒｃ、と称する。）はアドレスマルチプレクサ（以
下、ＡＤＭと称する。）及びリフレッシュアドレスカウ
ンタ（以下、ＲＡＣと称する。）に印加される。そうす
るとＡＤＭではＲｃｍ信号によってランダム・アクセス
用のアドレス信号Ａ。

〜Ａ、に代えてリフレッシュ専用のアドレス信号Ｒ０〜
Ｒ８をＤ−ＲＡＭに送る。

Ｄ−ＲＡＭにおけるリフレッシュ方法は２つに大別され
る。その１つはＩＣチップアレイの各列毎（ＩＣ□１．
　　ＩＣＩＩ＋・・・・・・ＩＣｔｎを１列とする。）
に順番にリフレッシュを行なう方法である。この方法は
リフレッシュに要する消費電力が少なくてすむ利点があ
るが、リフレッシュに要する時間がかかるという欠点が
ある。

もう１つの方法は、Ｄ−ＲＡＭの全ＩＣチップアレイを
同時にリフレッシュする方法である。この方法は第１図
には図示していないが、アドレスレシーバからのアドレ
ス信号Ａ　Ｊ　＋　１〜Ａ　＊　カ７コーダ（以下、Ｄ
ＣＲと称する。）を介さずＲＡＳコントロール回路（以
下、ＲＡＳ−ＣＴと称する。）に印加され、ＲＡＳ−Ｃ
Ｔのすべての出力信号でλ１□〜ＲＡＳ、があるレベル
になり、Ｄ−ＲＡＭの全列のＩＣが同時に選択されるこ
とによってリフレッシュを行なうものである。

この利点はリフレッシュに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。

次にＤ−ＲＡＭのＩＣ内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。

ＡＤＭからＤ−ＲＡＭのアドレス端子にリフレッシュア
ドレス信号Ｒｏ　”’−Ｒ−が印加され、その後ＲＡＳ
信号があるレベルになり、ＩＣマトリクスアレイの２１
＋１本のロウアドレスが順次選択される。このとき、Ｃ
ＡＳ信号は上記と逆レベルとなっている。従って、選択
されたロウアドレスにつながっているメモリセルの情報
をセンスアンプ（図示せず）で′１″及び′Ｏ″のレベ
ル差を広げるように増幅することによってリフレッシュ
を行なっている。

なお、ＷＥ倍信号リフレッシュ動作時にＤ−ＲＡＭ及び
ＤＢＤに送出されていないため、ＤＢＤからのデータの
入出力は行なわれない。

（ＲＡＳ系信号及びＣＡＳ系信号の働き〕ＲＡＳ系信号
（以下、ＲＡＳ−φと称する。）及びＣＡＳ系信号（以
下、ＣＡＳ−φと称する。）の働きを第２図に従って説
明する。

（１）　　ＲＡＳ−φ φ□はアドレスバッファ制御信号であり、これはアドレ
スバッファ（以下、ＡＤＨと称する。）に印加され、Ａ
ＤＢにラッチされている、ロウアドレス信号Ａ０〜Ａ、
に対応するレベルａ。、５゜・・・・・・ａｌ＊ａｌを
ロウ・カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。

）へ送出するか否かを決定する信号である。

φ８はワード線制御信号であり、これはＲＣ−ＯＣＲに
印加され、メモリアレイ（以下、Ｍ−ＡＲＹと称する。

）のロウアドレスを選択するために、選択された１つの
信号をＭ−ＡＲＹへ送出するか否かを決定する信号であ
る。

φＰ＾はセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。

（２）　　ＣＡＳ−φ φＡＣはアドレスバッファ制御信号であり、これはＡＤ
Ｂに印加され、ＡＤＨにラッチされている、カラムアド
レス信号Ａ　Ｌ＋　ｌ−Ａ　４に対応するレベルａｔ＋
ｔｐ　　ａｔ＋ｔ　ｖ　”””ａｉ、ａｒをＲＣ−ＤＣ
Ｒへ送出するか否かを決定する信号である。

φ１はカラムスイッチ制御信号であり、これはＲＣ−Ｄ
ＣＨに印加され、選択された１つの信号によってＭ−Ａ
ＲＹのカラムデータ線に接続されているカラムスイッチ
を選択する信号である。

φＯＰはデータ出力バッファ及び出力アンプ制御信号で
あり、これはデータ出力バッファ（以下、ＤＯＢと称す
る。）及び出力アンプ（以下、○Ａと称する。）に印加
され、Ｍ−ＡＲＹからの読出しデータを出力データ（Ｄ
ｏｕｔ）端子へ送出する信号である。

φ□はデータ人力バッファ制御信号であり、これはデー
タ人カパッファ（以下、　ＤＩＲと称する。）に印加さ
れ、入力データ（Ｄｉｎ　）端子からの書込みデータを
Ｍ−ＡＲＹへ送出させる信号である。

１兜はデータ出力バッファ制御信号であり、これはＤＯ
Ｂに印加され、書込み動作時にデータをデータ出力（Ｄ
ｏｕｔ）端子に出力しないようにする信号である。

（Ｄ−ＲＡＭの構成及び動作〕 Ｄ−ＲＡＭの構成を第２図に従って説明する。

点線で囲まれたブロックはＤ−ＲＡＭの集積回路（以下
、ＩＣと称する。）を示している。

上記ＩＣにおいて、二点鎖線で囲まれたブロックはタイ
ミングパルス発生ブロックであり、Ｄ−ＲＡＭの各回路
の動作を制御する信号を発生する回路から構成されてい
る。

次にＤ−ＲＡＭの各回路の動作を第３図のタイミング図
に従って説明する。

ロウアドレス信号Ａ０〜Ａ、がアドレスバッファ（以下
、ＡＤＢと称する。）に取込まれ５ラツチされるとロウ
アドレス信号Ａ。−Ａ、より遅れてＲＡＳ信号がロウレ
ベルとなる。ここで、ＲＡＳ信号をロウアドレス信号Ａ
０〜Ａ、より遅らせる理由はメモリアレイにおけるロウ
アドレスとしてロウアドレス信号へ〇〜Ａ、を確実に取
込むためである。

次にＲＡＳ信号から遅延した信号φＡ８がＡＤＨに印加
され、上記ラッチされたロウアドレス信号に対応したレ
ベルａ（ｌｐａｏ＊・・・・・・ａｌｐ　ａｌをロウ・
カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。）へ送
出する。ＲＣ−ＤＣＲに上記レベルａｌ＋　ａＱ＋ａｌ
ｙａｌ　が印加されるとＲＣ−ＤＣＲは選択されたもの
だけハイレベルに留り、選択されないものはロウレベル
となる動作を行なう。

そして、上記選択された信号はφＡ、がら遅延した信号
φ工がＲＣ−ＤＣＲに印加されるとＭ−ＡＲＹへ送出さ
れる。ここで、φ工がφ、より遅らせる理由はＡＤＨの
動作完了後、ＲＣ−ＤＣＲを動作させるためである。こ
うしてＭ−ＡＲＹにおけるロウアドレスは、ＲＣ−ＤＣ
Ｈの２１＋１本の出力信号のうち、１本がハイレベルと
なるため、それに対応したＭ−ＡＲＹ内の１本のロウア
ドレス線が選択されることによって設定される。

次にＭ−ＡＲＹにおける選択された１本のロウアドレス
線に接続されているメモリセルのｕｌ”又は１１０”の
情報をセンスアンプ（以下、ＳＡと称する。）でそれぞ
れ増幅する。このＳＡの動作はφ、Ａが印加されると開
始する。

その後、カラムアドレス信号Ａ、＋１〜Ａ、がＡＤＢに
取込まれ、ラッチされるとカラムアドレス信号ＡＩ＋１
〜Ａ、より遅れてＣＡＳ信号がロウレベルとなる。ここ
で、ＣＡＳ信号をカラムアドレス信号Ａ　、、、〜Ａ、
より遅らせる理由はメモリアレイにおけるカラムアドレ
スとしてカラムアドレス信号を確実に取込むためである
。

次にσＷ１信号から遅延した信号φＡＣがＡＤＢに印加
されると上記カラムアドレス信号に対応したレベルａ　
１４１１　ａ　ｉ＋Ｉ＋　”””　ａ　Ｊｌ　ａ　Ｊを
ＲＣ−ＤＣＲへ送出する。そしてＲＣ−ＤＣＲは上記と
同様の動作を行なう、そして上記選択された信号はφ＾
Ｃから遅延した信号φマがＲＣ−ＤＣＲに印加されると
カラムスイッチ（以下、Ｃ−５Ｗと称する。）へ送出さ
れる。こうしてＭ−ＡＲＹにおけるカラムアドレスはＡ
Ｄ−ＤＣＨの２ｊ−１本の出力信号のうち、１本がハイ
レベルとなるため、１つのＣ−５Ｗが選択され、このＣ
−５Ｗに接続されているカラムアドレス線すなわちデー
タ線が選択されることによって設定される。

このようにして、Ｍ−ＡＲＹ内の１つのアドレスが設定
される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいては７１信号はハイレベルとなる。

このＷＥ倍信号σＷ１信号がロウレベルになる前にハイ
レベルになるように設計されている。なぜなら、ＣＡＳ
信号がロウレベルになると結果的にＭ−ＡＲＹの１つの
アドレスが設定されるため、その前からＷＥ倍信号ハイ
レベルにしておき、読出し動作の準備をして読出し開始
時間を短くするためである。

また、ＣＡＳ系信号のφＯＰが出力アンプに印加される
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッファ（以下、Ｄ
ＯＢと称する。）を介してデータ出力（Ｄｏｕｔ）端子
に読みだされる。このようにして読出しが行なわれるが
、ＣＡＳ信号がハイレベルになると読出し動作は完了す
る。

次に書込みモードにおいてはＷＥ倍信号ロウレベルとな
る。このロウレベルのＷＥ倍信号ロウレベルのＣＡＳ信
号によりつくられる信号φ□がハイレベルとなってデー
タ人カバソファ（以下、ＤＩＢと称する。）に印加され
るとＤＩＢがアクティブになり、入力データ（Ｄｉｎ　
）端子からの書込みデータを上記Ｍ−ＡＲＹの設定され
たアドレスに送出し、書込み動作が行なわれる。

このとき、上記φ□の反転信号、つまりロウレベルの信
号ｒｉがＤＯＢに印加され、書込み動作時に、データの
読出しが行なわれないように制御している。

ＣＤ−ＲＡＭ　トランジスタ回路の構成と動作〕第４Ａ
図は本発明のＤ−ＲＡＭの回路構成の１実施例を示す、
以下、実施例に基づき本発明を説明する。

１、　メモリセルＭ−ＣＥＬの構成 １ビツトのＭ−ＣＥＬは情報蓄積用のキャパシタＣＳと
アドレス選択用のＰ−ＭＯ５ＱＭとからなり、論理“１
”　０”の情報はキャパシタＣ３に電荷があるか、ない
かの形で記憶される。

Ｐ　　ＭＯ５ＱＭのゲートはワード線に接続され、ソー
ス・ドレインの一方はデータ線に、他方はキャパシタＣ
ｓに接続されている。

２、　メモリセルＭ−ＣＥＬのスイッチング動作Ｐ　　
ＭＯ５ＱＭのゲート電圧すなわちワード電圧が電源電圧
Ｖ。。からしきい値電圧ｖ＝ｈ、（ｐ　　ＭＯ８ＱＭの
しきい値電圧）だけ低下するとＰ−ＭＯＳ　Ｑｌ、がオ
ンし、メモリセルＭ−ＣＥＬの選択が可能となる。

またメモリセルにＮ−ＭＯＳを使用した場合（図示せず
）には、ワード電圧をＯｖから（ＶｃｃＶ　−ｈ−）　
　（Ｖ　＝ｂ−；　Ｎ　　Ｍ　ＯＳ　　Ｑｈｓのしきい
値電圧）に変化させた時、Ｎ−ＭＯ３ＱＭがオンし、メ
モリセルの選択が可能となる。

従って、Ｐ　−Ｍ　ＯＳ　　ＱＡＩのスイッチング速度
は■ｃｃと１ｖｔｈｌの間だけで、論理１（ｌ　ＩＩ　
、　　ｌｌ　Ｑ　Ｉｔの情報を決定できるため、Ｎ−Ｍ
Ｏ５Ｑｓｔのスイッチング速度よりかなり早い。なお、
Ｐ−ＭＯ５ＱＭのスイッチング動作の詳細説明は特願５
４−１１９４０３に記載しであるので省略する。

３、　センスアンプの構成 センスアンプＳＡＬ、ＳＡ、はアドレス時に折返しデー
タ線ＤＬＬ−，，ＤＬＬ−，に生ずる電位変化の差をタ
イミング信号φｐ＾９口（センスアンプ制御信号）で決
まるセンス期間に拡大するセンスアンプであり、１対の
平行に配置された、折返しデータ線Ｄ　Ｌ　１−１　、
Ｄ　Ｌニー□にその入出力ノードが結合されている。

センスアンプＳ　Ａ　ｔとＳＡ、は並列に接続されてお
り１両方で１つのセンスアンプと考えることもできるが
、Ｓ　Ａ　ｔがＮ−ＭＯ８で構成されているのに対し、
Ｓ　Ａ　ｔが反対導電型のＰ−ＭＯＳで構成されている
ところが異なっている。それぞれのセンスアンプは正帰
還差動増幅動作をするための１対の交差接続されたＦＥ
Ｔとそのソース側に接続され、正帰還差動増幅動作を制
御するためのＦＥＴとから成る。

センスアンプＳ　Ａ　ｔとＳＡ、は前述したように１つ
のコンプリメンタリ−センスアンプと考えることもでき
るので、隣合わせて配置してもよいが。

配線、トランジスタ、ウェル領域などの配置、形状を考
慮し、効率良く集積するために、第４図Ａのようにお互
に離して（例えばＭ−ＡＲＹの両端に）配置することも
できる。

つまり、Ｐ−ＭＯ５で構成されているセンスアンプＳＡ
、とメモリアレイＭ−ＡＲＹとＮ−ＭＯ８で構成されて
いるセンスアンプＳＡ、とプリチャージ回路ＰＣとを分
離して配置できるため、チップ内の回路配置がＰ−ＭＯ
Ｓ部とＮ−ＭＯＳ部とで分離可能となり、効率よく集積
することができる。

折り返しデータＩＩｃＤ　Ｌ　ｚ−ｔ　、　Ｄ　Ｌ　１
−１はＡ　ｌ　、　Ａ　ｕ　。

Ｍｏ、Ｔａ、Ｗ等の金属で形成されている。上記金属は
抵抗値が非常に小さいため、動作時の上記データ線の電
圧降下が小さく、誤動作を生じない。

４、　プリチャージ回路の構成 プリチャージ回路ＰＣは電源電圧Ｖｃｃの約半分（ＶＩ
、ｐ）にプリチャージするための１対のＮ−ＭＯ８ＱＩ
、Ｑｊｓと両データ線間のプリチャージ電圧のアンバラ
ンスを解消するためのＮ−ＭＯ５Ｑ　＄１とから成り、
これらのＮ−ＭＯ５は図中木の記号で示したとおり、他
のＮ−ＭＯＳより低いしきい値電圧をもつように設計さ
れている。

折り返しデータ線Ｄ　Ｌ　ｔ−ｔ　、　Ｄ　Ｌ　＋−ｔ
に結合されるメモリセルの数は検出精度を上げるため等
しくされる。各メモリセルは１本のワード線ＷＬと折返
しデータ線の一方との間に結合される。各ワード線ＷＬ
は１対のデータ線と交差しているので、ワード線ＷＬに
生じる雑音成分が静電結合によりデータ線にのっても、
その雑音成分は双方のデータ線に等しく現われ、差動型
のセンスアンプＳＡ　Ｉ、Ｓ　Ａ　ｚによって相殺され
る。

５、　回路動作 第４Ａ図の回路動作は第４Ｂ図の動作波形図を参考にし
ながら説明する。

メモリセルの記憶信号を読みだす前にプリチャージ制御
信号φｐｃがハイレベルのとき（Ｖ　ｃ　ｃより高い）
　、　Ｎ　　ＭＯＳ　　Ｑｓｔ、Ｑｓａが導通し、折返
しデータ、Ｉ！ＤＬニーｔｔ　ＤＬｔ−ｔの浮遊容量Ｃ
ｏ、Ｇ。

が約τＶｏにプリチャージされる。　このときＮ−ＭＯ
Ｓ　　Ｑｓ□も同時に導通するのでＮ−ＭＯ８Ｑｓｚ＋
Ｑｓｓによるプリチャージ電圧にアンバランスが生じて
も折返しデータ線Ｄ　Ｌ　ｔ−＋、Ｄ　Ｌ　ｌ−４は短
絡され同電位に設定される。Ｎ−ＭＯ３Ｑ、。

乃至Ｑ０はそれぞ九のソース・ドレイン間に電圧損失が
生じないよう本邸のないトランジスタに比べｖＬｈが低
く設定されている。

一方、メモリセル内のキャパシタＣ５は書込まれた情報
が論理４１０　ＩＩの場合にほぼ零ポル１−の電位を保
ち、論理Ｉｔ　Ｉ　ＩＩの場合、はぼＶ。Ｃの電位を保
っており、データ線のプリチャージ電圧■。、は両記憶
電位の中間に設定されている。

従って、リード線制御信号φ工がハイレベルとなり、所
望のメモリセルをアドレスする場合、メモリセルに結合
される一方のデータ線の電位ＶＤ、。

はＬｔ　１１７の情報が読出さハた時はｖｌ）Ｐより高
くなり、′０”の情報が読出された時はＶ　ｐ　ｐより
低くなる。上記データ線の電位とＶ　ｎ　ｐの電位を維
持している他方のデータ線の電位と比較することにより
、アドレスされたメモリセルの情報がＩＩ　Ｉ　ＩＴで
あるかＩＩ　ＯＩＩであるか判別することができる６上
記センスアンプＳＡＬ、ＳＡ、の正帰還差動増幅動作は
、Ｆ　Ｅ　Ｔ　ＱｓＱ、Ｑ３４がタイミング信号（セン
スアンプ制御信号）φｐ＾、１−によって導通し始める
と開始され、アドレシング時に与えられた電位差にもと
づき、高い方のデータ線電位（ＶＨ）と低い方のそれ（
Ｖ［、）はそれぞれＶＣ（と零電位Ｖ　ａ　Ｎ　Ｄに向
かって変化していき、その差が広がる−　Ｎ　　ＭＯＳ
　Ｑｓｔ、　Ｑｓａ、　ＱａｓからなるセンスアンプＳ
Ａ、はデータ線の電位を零電位Ｖａｓｆ、に下げるのに
寄与しており、またＰ−ＭＯＳ　　Ｑｓ＜ｅ　Ｑａｓ、
　ＱｓｔｓからなるセンスアンプＳＡ。

はデータ線の電位をＶＣＣにもち上げるのに寄与してい
る。それぞれのセンスアンプＳＡ、、ＳＡ、はソース接
地モードで動作する。

こうして（Ｖｃ　　ＶａＮＤ）の電位がセンスアンプＳ
Ａ、のＮ　　ＭＯＳ　　Ｑｓｙ、Ｑｓｓのしきい＋ｊｉ
電圧Ｖ２５．と等しくなったとき、センスアンプＳＡ、
の正帰還動作が終了する。また（Ｖｃｃ−Ｖ）ｌ）の電
位がセンスアンプＳＡ、のＰ　　ＭＯＳ　　Ｑｓｅ、Ｑ
ｓａのしきい値電圧Ｖ　ｔｋｐと等しくなったとき、セ
ンスアンプＳＡ、の正帰還動作が終了する。最終的には
ｖ、、は零電位に、Ｖ　ＨはＶＣＣに到達し、低インピ
ーダンスの状態で安定になる６ なお、センスアンプＳＡ、とＳＡｚは同時に動作を開始
させても、ＳＡ、をＳＡ、より先に動作開始させても、
Ｓ　Ａ　ｔをＳＡ、より先に動作開始させてもどちらで
もよい。読出し速度の点では、ＳＡ。

とＳＡ、を同時に動作させた方が高速となるが、貫通電
流が流れるため、消費電力が多くなる。−方、Ｓ　Ａ　
ｔまたはＳＡ２の動作開始時期を異ならせることによっ
て、貫通電流がなくなり、消費電力が減少する利点があ
るが、読出し速度の点では上記よりやや劣る。

第４Ｃ図は本発明のＤ−ＲＡＭの回路構成の他の実施例
を示す、第４Ａ図と対応する部分は同一符号を付す、第
４Ａ図と相違するところはＳＡ工の正帰還動作制御手段
をＮ　−Ｍ　ＯＳ　　Ｑ　ｓ　ｅ　、Ｑ　ｓ　ｔ　ａ並
列接続で構成している点である。

センスアンプＳ　Ａ　を及びＳＡ、の動作を第４Ｄ図に
従って説明する。折り返しデータ線は予め、約１　／　
２　Ｖ　ｃｃに充電されているものとする。

センスアンプＳ　Ａ　ｔの正帰還動作制御手段のＦＥＴ
　Ｑｓｘｏがセンスアンプ制御信号φ、によって導通す
ることによりＦ　Ｅ　Ｔ　Ｑ　ｓｔ　またはＦＥＴＱ　
ｓａの１方のみを導通させ、低い方のデータ線の電位（
ＶＬ）を零電位ＶＧＮＤ方向に低下させる。

このとき、高い方のデータ線の電位（Ｖ、）はＦＥＴＱ
ｓｔまたはＦ　Ｅ　Ｔ　Ｑ　ｓａの１方が非導通のため
、変化しない。なお、ＦＥＴＱｓ□。のコンダクタンス
はＦ　Ｅ　Ｔ　Ｑ　ｓｅのコンダクタンスよりも小さく
設計されている。

次にセンスアンプ制御信号φＰＡによってＦＥＴＱ　ｓ
ｏを導通し始めるとセンスアンプＳＡ、が正帰還動作を
開始し、上記電位■、を零電位Ｖ　ａ　ｙｔ　ｏに向っ
て変化させる。

すなわち、センスアンプ制御信号φ、によって折返しデ
ータ線の電位の差を少し広げてから、センスアンプ制御
信号φ、を印加し、センスアンプＳ　Ａ　ｔの正帰還動
作を行なわせるようにすると。

折返しデータ線の電位差が小さくても、センスアンプＳ
Ａ、で増幅することが可能となる。言い換えるとセンス
アンプの感度がよくなる。

次にセンスアンプＳ　Ａ　ｚの正帰還差動増幅動作はＦ
　Ｅ　Ｔ　Ｑ　５４がセンスアンプ制御信号φ、Ａ又は
φ２によって導通し始めると開始され、高い方のデータ
線の電位（ＶＨ）はｖｃｃに向って上昇する。

データ線の電位は、最終的にＶ。は零電位に。

Ｖｕは■。。に到達し、低インピーダンスの状態で安定
になる。

（Ｄ−ＲＡＭトランジスタ回路の時系列的な動作〕１４
Ａ図に従って、Ｄ−ＲＡＭトランジスタ回路の時系列的
な動作を説明する。

１、読み出し信号量 情報の読み出しはＰ−ＭＯＳ　　ＱＭをＯＮにしてＣｓ
を共通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの
電位がＣ８に蓄積された電荷量に応じてどのような変化
がおきるかをセンスすることによって行なわれる。デー
タ線ＤＬの浮遊容量Ｃ０に前もって充電されていた電位
を電源電圧の半分、つまり１　／　２　Ｖ　ｃｃとする
とＣｓに蓄積されていた情報が１１１１１　　（ｙ　ｃ
ｃの電位）であった場合、アドレス時においてデータ線
ＤＬの電位（ＶＤ、、）１″はｖ。Ｃ・　（Ｃｏ＋２Ｃ
ｓ）／２　（Ｃｏ＋Ｃｓ）となり、それが“０″”（ｏ
ｖ）あった場合、（Ｖ　Ｄ　Ｌ　）　　“０″はＶｃｃ
−Ｃｏ／２　（Ｃｏ＋Ｃｓ）となる。　ここで論理１１
１　Ｉ＋と論理１１０　Ｉ＋との間の差すなわち検出さ
れる信号量ΔＶｓは。

ΔＶｓ＝　（Ｖｎｔ、）”１”　　　（ＶＤＬ）”Ｏ″
′”　Ｖｃｃ−Ｃｓ／　（Ｃａ＋Ｃ５） ＝　（ｃ、／ｃｏ）−ｖｃｃ／（ｉ＋（ｃｓ／ｃｏ））
となる。

メモリセルを小さくし、かつ共通のデータ線に多くのメ
モリセルをつないでも高集積不容量のメモリマトリクス
にしであるため、ｃ　ｓ　Ｃｃ　ｏ、すなわち（Ｃｓ　
／　Ｃｏ　）は１に対して殆んど無視できる値となって
いる。従って、上式はΔＶ　ｓ　”＝　Ｖ。Ｃ（Ｃｓ／
Ｃｏ）で表わされ、Δｖ３は非常に微少な信号となって
いる。

２、読み出し動作 プリチャージ 前述のプリチャージ動作と全く同一である。

ロウアドレス タイミング信号（アドレスバッファ制御信号）φＡｊｋ
　（第３図参照）のタイミングでアドレスバッファＡＤ
Ｂから供給されたロウアドレス信号Ａ０ないしＡ、はロ
ウ・カラムデコーダＲＣ−ＤＣＲによってデコードされ
、ワード線制御信号φ工の立上りと同時にメモリセルＭ
−ＣＥＬのアドレシングが開始される。

その結果、折返しデータ線ＤＬＬ−、、ＤＬニー、の間
には前述した通りメモリセルの記憶内容にもとづきほぼ
ΔＶ、の電圧が生じる・ センシング タイミング信号（センスアンプ制御信号）φ、Ａにより
Ｎ　　ＭＯＳ　　Ｑｓｅが導通し始めると同時にセンス
アンプＳＡ、は正帰還動作を開始し、アドレス時に生じ
たΔＶ、の検出信号を増幅する。この増幅動作と同時も
しくは増幅動作開始後タイミング信号φＰＡによりセン
スアンプＳ　Ａ　ｚが正帰還動作を開始し、論理１４１
　ＦｊのレベルをＶｃｃに回復する。

デニｍ生 タイミング信号（アドレスバラフッ制御信号）φＡＣに
同期してフドレスバッファＡＤＢから送られてきたカラ
ムアドレス信号Ａ　Ｉ＋　１ないしＡ、はロウ・カラム
デコーダＲＣ−ＤＣＲで解読され１次いでタイミング信
号（カラムスイッチ制御信号）φマによって選択された
カラムアドレスにおけるメモリセルＭ−ＣＥＬの記憶情
報がカラムスイッチＣ−５Ｗ□を介してコモン入出力線
ＣＤＬＩ。

ＣＤＬ工に伝達される。

次にタイミング信号（データ出力バッファ及び出力アン
プ制御信号）φ。、によって出力アンプ・データ出力バ
ッファＯＡ＆ＤＯＢが動作し、読み取った記憶情報がチ
ップの出力端子Ｄ　ｏｕｔに送出される。なおこのＯＡ
＆ＤＯＢは書込み時にはタイミング信号（データ出力バ
ッファ制御信号）φＲＷにより不動作される。

３、書き込み動作 ロウアドレッシング プリチャージ、アトレッシング、センシング動作は前述
の読み出し動作と全く同しである。従って折返しデータ
線Ｄ　Ｌ　ｔ−ｔ、　Ｄ　Ｌ　ｔ−ｔには入力口き込み
情報のＤｉｎの論理値にかまわず本来書き込みを行なう
入きメモリセルの記憶情報が読み出される。この読み出
し情報は後述の書き込み動作によって無視されることに
なっているのでここまでの動作は実質的にはロウアドレ
スの選択が行なわれていると考えてよい。

１１Ｌム１肌 読み出し動作と同様タイミング信号（カラムスイッチ制
御信号）φ、に同期して選択されたカラムに位置する折
返しデータ線ＤＬ、−□、ＤＬｔ−１がカラムスイッチ
Ｃ−５Ｗ工を介してコモン入出力線ＣＤ　Ｌ　Ｌｔ　Ｃ
Ｄ　Ｌ　Ｌに結合される。

次にタイミング信号（データ人カバソファ制御信号）φ
、に同期してデータ人カバソファＤＩＢから供給される
相補書き込み入力信号ｄｌ＋＋ｔｄｌ。

がカラムスイッチＣＳＷＬを介してメモリセルＭ−ＣＥ
Ｌに書き込まれる。このとき、センスアンプＳＡも動作
しているがデータ人カバソファＤＩＢの出力インピーダ
ンスが低いので、折返しデータ線ＤＬニー（、Ｄ　Ｌ　
ｌ−ｒに現われる情報は入力Ｄｉｎの情報によって決定
される。

４、リフレッシュ動作 リフレッシュはメモリセルＭ−Ｃ：Ｅ　Ｌに記憶された
失なわれつつある情報を一旦カラム共通データ線ＤＬに
読み出し、読み出した情報をセンスアンプＳＡ、、ＳＡ
、によって回復したレベルにして再びメモリセルＭ−Ｃ
ＥＬに書き込むことによって行なわれる。従ってリフレ
ッシュの動作は読み出し動作で説明したところのロウア
ドレッシングないしセンシング期間の動作と同様である
。ただしこの場合、カラムスイッチＣＳＷ＋は不動作に
して全カラム同時にかつ各ロウ順番にリフレッシュが行
なわれる。

【図面の簡単な説明】

第１図はダイナミックメモリシステム図、第２図はＤ−
ＲＡＭブロックダイアグラム、第３図はＤ−ＲＡＭのタ
イミングダイアグラム、第４Ａ図は本発明の一実施例の
Ｄ−ＲＡＭブロックダイアグラム、第４Ｂ図は本発明の
一実施例のＤ−ＲＡＭタイミングダイアグラム、第４Ｃ
図は本発明の他の実施例のＤ−ＲＡＭブロックダイアグ
ラム、第４Ｄ図は本発明の他の実施例のＤ−ＲＡＭタイ
ミングダイアグラム、である。 ＳＡＬ、ＳＡｚ・・・センスアンプ、ＰＣ・・・プリチ
ャージ回路、ＣＤＬ、ＣＤＬ・・・コモンデータ線５Ｍ
−ＣＥＬ・・・メモリセル、ＭＳ・・・メモリ起動信号
。 ｎｋ・・・ｎｋビット集積回路、ＤＬ、ＤＬ・・・デー
タｍ、ＷＬ−・・ワード線、ＲＥＦＧＲＮＴ・・・リフ
レッシュ指示信号、ＲＥＦＲＥＱ・・・リフレッシュ要
求信号、ＷＥ・・・ライトイネーブル信号、Ｃ８，〜Ｃ
８，・・・チップ選択制御信号。 第 ２ 図 第４ 図 ＜Ａ’ｅＡＤ　ＣＹＣＬＥ＞ ３ 図 ＜ＷＰ／ＴεＣ＞’ＣＬＥ）

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイと、複数のデータ一対と、複数のワー
   ド線と、データ線対にあらわれる信号量の差を増幅する
   差動アンプと、上記差動アンプの動作を制御する制御手
   段とを有する半導体メモリにおいて、 上記差動アンプは正帰還動作によってデータ線対にあら
   れれる信号量の差を増幅するＰチャンネルＦＥＴ対と、
   正帰還動作によってデータ線対にあられれる信号量の差
   を増幅するＮチャンネルＦＥＴ対とを有し、各ＦＥＴ対
   の一方のドレインは、上記データ線対の一方に結合され
   他方のドレインは上記データ線対の他方に結合され、か
   っ、上記各ＦＥＴ対はソースが共通結合されてなるとと
   もにドレイン・ゲートが交差結合されてなり、 上記正帰還動作が開始される前において、各データ線対
   をメモリセルに記憶される２値の中間の電位に設定する
   プリチャージ回路を有し、上記制御手段は、電源の一方
   の端子と上記ＰチャンネルＦＥＴ対の共通ソースとの間
   に設けられたＰチャンネルＦＥＴからなる第１制御手段
   と電源の他方の端子と上記ＮチャンネルＦＥＴ対の共通
   ソースとの間に設けられたＮチャンネルＦＥＴからなる
   第２制御手段とを有し、上記第１制御手段と第２制御手
   段との動作タイミングを異ならせたことを特徴とする半
   導体メモリ。 ２、上記各ワード線が上記データ線対の両方に交差する
   ようにされてなることを特徴とする特許請求の範囲第１
   項記載の半導体メモリ。 ３、上記データ線とワード線との交点に設けられるメモ
   リセルが情報をキャパシタに保持するダイナミック型の
   メモリセルからなることを特徴とする特許請求の範囲第
   １項又は第２項記載の半導体メモリ。 ４、上記メモリセルが上記キャパシタと、ワード線によ
   ってスイッチ制御されるＭＯＳＦＥＴとからなることを
   特徴とする特許請求の範囲第３項記載の半導体メモリ。 ５、上記制御手段は、電源の他方の端子と上記Ｎチャン
   ネルＦＥＴ対の共通ソースとの間に設けられた他のＮチ
   ャンネルＦＥＴからなる第３制御手段とを有し、上記第
   １制御手段、第２制御手段及び第３制御手段との動作タ
   イミングを異ならせたことを特徴とする第１項乃至第４
   項のうち１つに記載の半導体メモリ。