JPH0557677B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体メモリ、特にMOSFET
（Metal−Oxide−Semiconductor Field−Effect
Transistor）で代表されるMISFET（Metal
Insulator Semiconductor Field Effect
Transistor、以下、MOSと省略する）で構成さ
れた半導体メモリに関する。

なお、以下ＰチヤンネルMOSFET並びにＮチ
ヤンネルMOSFETはそれぞれＰ−MOS、Ｎ−
MOSと呼び、両者を組み合わせた相補型
（Complementary）MOSFETはCMOSと呼ぶ。
また、センスアンプに接続された１対のデータ線
が互いに平行に形成されているものを折返しデー
タ線と名付けることにする。

本発明の１つの目的はセンサ時に論理“１”の
読出し情報並びに論理“０”の読出し情報のいず
れに対しても両電源電圧に近い出力電位が安定な
状態で得られるセンスアツプを提供することであ
る。

本発明の他の目的はメモリセルの情報の読出し
スピードを高速にでき、かつ消費電力を低減でき
る半導体メモリを提供することである。

本発明の他の目的は折返しデータ線に上記安定
動作するセンスアンプを接続した、新規かつ雑音
を低減できる半導体メモリを提供することであ
る。

本発明の他の目的は折返しデータ線にコンプリ
メンタリセンスアンプを接続してチツプレイアウ
トを効率よく行なつた小型の半導体メモリを提供
することである。

本発明の一実施例によればメモリセルをＰ−
MOSにして、ワード電圧を電源電圧Vccと
（Vcc−｜V_thp｜）の範囲で変化させるだけで、
情報“１”、“０”の選択が可能となるため、高速
動作可能なメモリが得られる。

本発明の他の実施例によれば、折返しデータ線
にコンプリメンタリ、センスアツプを接続した半
導体メモリが提供される。このようなメモリによ
れば、データ線のピツチ方向に対して、従来のほ
ぼ２倍のレイアウト上の面積的余裕がでてくるの
で高集積化が可能となる。

本発明の他の実施例によれば上記折り返しデー
タ線をメモリセルの論理“１”と“０”の中間の
電位にプリチヤージする手段を備えた半導体メモ
リが提供される。このようなメモリによれば論理
“１”と“０”の電位の半分だけデータ線の電位
が変化すれば読出し時間が決まるため、高速かつ
低消費電力のメモリが得られる。

また、ワード線とデータ線とのカツプリングノ
イズは折り返しデータ線にそれぞれプラスとマイ
ナスのノイズが発生するため、相殺される。

さらに、データ線をメモリセルの論理“１”と
“０”の中間の電位にプリチヤージして、基準電
位とするため、ダミーセルも不要とすることもで
き、チツプ面積の小さいメモリが得られる。

本発明の他の実施例によれば上記センスアツプ
のＰチヤンネルFET対の正帰感動作とＮチヤン
ネルFET対の正帰還動作の開始時期を異ならせ
ているため、貫通電流が無くなり、低消費電力の
メモリが得られる。

〔ダイナミツクメモリシステムの構成及び動作〕

ダイナミツクメモリシステムの構成を第１図に
従つて説明する。まず、点線で囲まれたブロツク
ダイアグラムはダイナミツクメモリシステムを示
しており、このシステムはＤ−RAM IC
ARRAY（以下、Ｄ−RAMと称する。）並びに計
算機の中央処理装置（以下、CPUと称する、図
示せず。）とＤ−RAMとの間のインターフエイ
ス回路から構成されている。

次に上記ダイナミツクメモリシステムとCPU
との間の入出力信号を説明する。まず、アドレス
信号A₀〜A_KはＤ−RAMのアドレスを選択する
信号である。REFGRNTはＤ−RAMのメモリ情
報をリフレツシユさせる。リフレツシユ指示信号
である。はライトイネーブル信号であり、Ｄ
−RAMにおけるデータの読出し及び書込み命令
信号である。MSはＤ−RAMのメモリ動作を開
始させる、メモリ起動信号である。D₁〜D₈は
CPUとＤ−RAMとを結ぶデータバスにおける入
出力データである。REFREQはＤ−RAMのメモ
リ情報のリフレツシユ要求信号である。

次にダイナミツクメモリシステムをＤ−RAM
と上記インターフエイス回路に分けて説明する。
まず、Ｄ−RAMはnkビツト集積回路（以下、nk
と称する。なお、1kビツトは2¹⁰＝1024ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎ
×ｍ）ワード×Ｂビツトのマトリクス構成された
ICアレイより成つている。

次に、インターフエイス回路を説明する。
RARはCPUから送出されるアドレス信号A₀〜A_K
のうちアドレス信号A₀〜A_iを受信し、Ｄ−RAM
の動作にあつたタイミングのアドレス信号に変換
するロウアドレスレシーバであり、CARは上記
アドレス信号A₀〜A_Kのうち、アドレス信号A_i+1
〜A_jを受信し、Ｄ−RAMの動作にあつたタイミ
ングのアドレス信号に変換するカラムアドレスレ
シーバであり、 ADRは上記アドレス信号A₀〜A_Kのうち、アド
レス信号A_j+1〜A_Kを受信し、Ｄ−RAMの動作に
あつたタイミングのアドレス信号に変換するアド
レスレシーバである。

DCRはＤ−RAMのチツプを選択するためのチ
ツプ選択制御信号（以下、CS₁〜CS_nと称する。
ｍ＝2^k-j）を送出するデコーダである。

RAS−CTはＤ−RAMの動作にあつたタイミ
ングのチツブ選択信号及びロウアドレス取込み用
信号を送出するRASコントロール回路である。

ADMは上記アドレス信号A₀〜A_i並びにA_i+1〜
A_jを時系列的に多重化してＤ−RAMに送出する
アドレスマルチプレクサである。

RSGはＤ−RAMのメモリ情報をリフレツシユ
するタイミングを決めるリフレツシユ同期発生回
路である。

RACはＤ−RAMのメモリ情報をリフレツシユ
すめためにリフレツシユアドレス信号R₀−R_lを
送出するリフレツシユアドレスカウンタである。

DBDはCPUとＤ−RAMとの間のデータ入出
力がWE信号により切換えられるデータバスドラ
イバである。

Ｃ−CTは上記RAC、ADM、RAS−CT、
DBD、Ｄ−RAMを制御する信号を送出するコン
トロール回路である。

次にダイナミツクメモリシステム内におけるア
ドレス信号の働きを説明する。

CPUから送出されるアドレス信号A₀〜A_Kはダ
イナミツクメモリシステム内でアドレス信号A₀
〜A_jとアドレス信号A_j+1〜A_Kの２つの機能に分
離される。

すなわち、アドレス信号A₀〜A_jはＤ−RAMの
各チツプ内のメモリマトリクスのアドレス信号と
して使用される。

また、アドレス信号A_j+1〜A_KはＤ−RAMのチ
ツプからみた場合、そのチツプ全体を選ぶか否か
のチツプ選択信号になる。

ここでアドレス信号A₀〜A_jはＤ−RAMのICチ
ツプ内のマトリクスに合わせて、アドレス信号
A₀〜A_iをICチツプアレイのロウ選択に、A_i+1〜
A_jをICチツプアレイのカラム選択に割り当てる
ように設計されている。

次にダイナミツクメモリシステム内における回
路動作を説明する。

はじめに信号、₁〜_n信号、
_ａ信号、_b信号はロウ アドレス ストローブ
信号であり、信号はカラム アドレス ス
トローブ信号である。

まず、アドレス信号A₀〜A_i、A_i+1〜A_jはそれ
ぞれRAR、CARを介してADMに印加される。

ADMにおいて、_b信号があるレベルにな
るとロウアドス信号A₀〜A_iが送出され、Ｄ−
RAMのアドレス端子に印加される。このとき、
カラムアドレス信号A_i+1〜A_jは送出されないよう
になつている。

次に_b信号が上記と逆レベルになるとカラ
ムアドレス信号A_i+1〜A_jがADMから送出され、
上記アドレス端子に印加される。このとき、ロウ
アドレス信号A₀〜A_iはADMから送出されないよ
うになつている。

このようにして上記アドレス信号A₀〜A_i及び
A_i+1〜A_jは_b信号のレベルにより時系列的に
Ｄ−RAMのアドレス端子に印加される。

なお、ADM及びRACにリフレツシユ制御信号
R_CSが印加されていないため、リフレツシユアド
レス信号R₀〜R_lはADMから送出されないように
なつている。

また、チツプ選択信号A_j+1〜A_KはDCRを通し
て主としてＤ−RAM内のチツプを選択する、チ
ツプ選択制御信号CS₁〜CS_n（ｍ＝2^k+j）に変換さ
れ、さらに_a信号によつてタイミングが制御
された₁〜_n信号に変換され、チツプ選
択用信号及びロウアドレス取込み用信号として使
われる。

次にＤ−RAMの各列におけるチツプ内のアド
レスの設定動作を説明する。

まず、ロウアドレス信号A₀〜A_iがＤ−RAMの
すべてのICチツプのアドレス端子に印加される。

その後、₁〜_n信号のうち、１つの信
号たとえば₁信号があるレベルになると最上
段のＢ個のICが選択されると仮定する。このと
き、上記IC（IC₁₁，IC₁₂，……IC_1B）チツプ内の
メモリマトリクスアレイのロウアドレスに上記ロ
ウアドレス信号A₀〜A_fが取込まれる。ここで、
上記ロウアドレス信号A₀〜A_iが₁信号よりも
前に上記ICに印加される理由は₁信号が上記
ロウアドレス信号A₀〜A_iよりも前に印加される
と、ロウアドレス信号以外の信号を取込む可能性
があるからである。

次にカラムアドレス信号A_i+1〜A_jがＤ−RAM
のすべてのICチツプのアドレス端子に印加され
る。

その後、₁信号から遅延した信号があ
るレベルになると上記最上段のnk、Ｂ個のICチ
ツプ内のメモリマトリクスアレイのカラムアドレ
スに上記カラムアドレス信号A_i+1〜A_jが取込まれ
る。ここで、上記カラムアドレス信号A_i+1〜A_jが
CAS信号よりも前に上記ICに印加される理由は
上記理由と同様である。

また、信号の働きは、ロウアドレス信号
A₀〜A_iあるいはカラムアドレス信号A_i+1〜A_jの
どちらかの信号を送つているかを区分することに
ある。

以上の動作により、Ｄ−RAMの最上段nk、Ｂ
個のチツプ内アドレスが設定される。

また、Ｄ−RAMの最上段を除くICは₂〜
RAS_n信号が₁のレベルと逆レベルのため選
択されないようになつている。

次に上記設定されたアドレスにおけるデータの
書込み動作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイ
ネーブル信号（以下、信号と称する。）のハ
イレベルまたはロウレベルによつて決定されるよ
うに設計されている。

書込み動作は、信号があるレベルのときに
上記設定されたアドレスにCPUからのデータD_I1
〜D_IBが印加されることによつて行なわれる。

読出し動作は、信号が上記と逆レベルのと
きに書込みを完了している上記それぞれのアドレ
スのデータD₀₁〜D_0BがＢビツトで出力されるこ
とによつて行なわれる。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号
（バー、bar）が略号の上に付けられているもの
はその信号が“０”（Low Level）のときに、そ
の略号のもつ意味の働きを実行し、bar記号がな
い場合は“１”（High Level）のときにそれを実
行することを意味している。

Ｃ−CTはCPUからの命令信号すなわち
REFGRNT信号、信号、MS信号を受け、
CAS信号、_a信号、_b信号、信号、
R_CS信号をそれぞれ送出する。これらの送出され
るコントロール信号の働きを説明する。

信号は、ロウアドレス信号A₀〜A_iあるい
はカラムアドレス信号A_i+1〜A_jのどちらがＤ−
RAM内の各チツプに送出されているか区分する
ための信号及びICチツプのカラムアドレス信号
を取込むための信号である。

_a信号はCS₁〜CS_n信号をタイミングを合
わせてＤ−RAM内のICチツプアレイに供給する
ための信号である。

信号はＤ−RAMのICチツプ内のメモリセ
ルからのデータの読出し及びメモリセルへのデー
タの書込みを決定するための信号である。

R_CS信号はリフレツシユ動作の開始及びADM
においてアドレス信号A₀〜A_i、A_i+1〜A_jの送出
を禁止すると共にRACからのリフレツシユアド
レス信号R₀〜R_lを送出するための信号である。
RAS_b信号はADMからロウアドレス信号A₀〜A_i
及びカラムアドレス信号A_i+1〜A_jを時系列多重化
信号に変換するための切換えタイミング信号であ
るとともに、（₁〜_n）信号の１つ
が選択されたとき、ADMからはロウアドレスA₀
〜A_iが出力されているように、ロウアドレス信号
A₀〜A_iとカラムアドレス信号A_i+1〜A_jの切換え
時期を_a信号から遅延させた信号にしてい
る。

次に前記信号とデータバスドライバ
（DBD）の関係を説明する。

Ｃ−CTから送出された信号はＤ−RAM及
びDBDに印加される。例えば信号が高レベル
の時、読出しモードとなり、Ｄ−RAMのデータ
が出力され、DBDを介してCPUへ送出される。
このとき、入力データは信号によりDBDから
Ｄ−RAMに取込まないように制御されている。
また信号が低レベルの時、書込みモードとな
り、Ｄ−RAMのデータ入力端子にCPUから入力
データがDBDを介して印加され、設定されたア
ドレスデータに書込まれる。このときＤ−RAM
のデータ出力は信号によりDBDから出力され
ないように制御されている。

〔リフレツシユ動作〕

Ｄ−RAMのメモリセル回路ではMOSキヤパシ
タにチヤージを貯えることにより情報を保持して
おり、このチヤージはリーク電流により時間とと
もに消失する。ここで問題なのは情報“１”
（High Level）のチヤージが消失して、情報
“１”と“０”（Low Level）を判別する基準レ
ベルより小さくなると情報“１”が“０”と判別
され、誤動作となつてしまうことである。そこ
で、情報“１”を記憶させ続けるには電荷が上記
基準レベルより減少する前に電荷をリフレツシユ
する必要がある。そして、このリフレツシユ動作
はメモリセルの情報蓄積時間内に必ず行なわなけ
ればならない。従つて、このリフレツシユモード
は読出しモードや書込みモードより優先する。

次にリフレツシユ動作を第１図に従つて説明す
る。

まず、リフレツシユ同期発生回路（以下、
RSGと称する。）はリフレツシユ要求信号（以
下、REFREQと称する。）を（情報蓄積時間）／
（リフレツシユサイクル数）の周期毎にCPUへ送
出している。（なお、リフレツシユサイクル数は
カラムデータ線につながるワード線の数と等価で
ある。） CPUでは上記PEFREQを受けて、リフレツシ
ユ指示信号（以下、REFGRNTと称する。）を送
出する。このときCPUからはライトネーブル信
号（以下、信号と称する。）及びメモリ起動
信号（以下、MSが称する。）は送出されない。
上記REFGPNTがコントロール回路（以下、Ｃ
−CTと称する。）に印加されると、その出力信号
であるリフレツシユ制御信号（以下、R_CSと称す
る。）はアドレスマルチプレクサ（以下、ADM
と称する。）及びリフレツシユアドレスカウンタ
（以下、RACと称する。）に印加される。そうす
るとADMではR_CS信号によつてランダム・アク
セス用のアドレス信号A₀〜A_jに代えてリフレツ
シユ専用のアドレス信号R₀〜R_lをＤ−RAMに送
る。

Ｄ−RAMにおけるリフレツシユ方法は２つに
大別される。その１つはICチツプアレイの各列
毎（IC₁₁，IC₁₂，……IC_1Bを１列とする。）に順番
にリフレツシユを行なう方法である。この方法は
リフレツシユに要する消費電力が少なくてすむ利
点があるが、リフレツシユに要する時間がかかる
という欠点がある。

もう１つの方法は、Ｄ−RAMの全ICチツプア
レイを同時にリフレツシユする方法である。この
方法は第１図には図示していないが、アドレスレ
シーバからのアドレス信号A_j+1〜R_kがデコーダ
（以下、DCRと称する。）を介さずRASコントロ
ール回路（以下、RAC−CTと称する。）に印加
され、RAS−CTのすべての出力信号_l〜
RAS_nがあるレベルになり、Ｄ−RAMの全列の
ICが同時に選択されることによつてリフレツシ
ユを行なうものである。

この利点はリフレツシユに要する時間が少ない
ということであり、また欠点は消費電力が多いと
いうことである。

次にＤ−RAMのIC内のアトリクスアレイにお
けるリフレツシユ動作を説明する。

ADMからＤ−RAMのアドレス端子にリフレ
ツシユアドレス信号R₀〜R_lが印加され、その後
RAS信号があるレベルになり、ICマトリクスア
レイの2^l+1本のロウアドレスが順次選択される。
このとき、信号は上記と逆レベルとなつて
いる。従つて、選択されたロウアドレスにつなが
つているメモリセルの情報をセンスアツプ（図示
せず）で“１”及び“０”のレベル差を広げるよ
うに増幅することによつてリフレツシユを行なつ
ている。

なお、信号はリフレツシユ動作時にＤ−
RAM及びDBDの送出されていないため、DBD
からのデータの入出力は行なわれない。

〔RAS系信号及びCAS系信号の働き〕

RAS系信号（以下、RAS−φと称する。）及び
CAS系信号（以下、CAS−φと称する。）の働き
を第２図に従つて説明する。

(1) RAS−φ φ_ARはアドレスバツフア制御信号であり、こ
れはアドレスバツフア（以下、ADBと称す
る。）に引加され、ADBにラツチされている、
ロウアドレス信号A₀〜A_fに対応するレベルa₀，
a₀，……a_i，_iをロウ・カラムデコーダ（以下、
RC−DCRと称する。）へ送出するか否かを決
定する信号である。

φ_Xはワード線制御信号であり、これはRC−
DCRに印加され、メモリアレイ（以下、Ｍ−
ARYと称する。）のロウアドレスを選択するた
めに、選択された１つの信号をＭ−ARYへ送
出するか否かを決定する信号である。

φ_PAはセンスアンプ制御信号であり、これは
センスアンプに印加され、センスアンプを駆動
する信号である。

(2) CAS−φ φ_ACはアドレスバツフア制御信号であり、こ
れはADBに印加され、ADBにラツチされてい
る、カラムアドレス信号A_i+1〜A_jに対応するレ
ベルa_i+1，_i+1，……a_j，_jをRC−DCRへ送出
するか否かを決定する信号である。

φ_Yはカラムスイツチ制御信号であり、これ
はRC−DCRに印加され、選択された１つの信
号によつてＭ−ARYのカラムデータ線に接続
されているカラムスイツチを選択する信号であ
る。

φ_OPはデータ出力バツフア及び出力アンプ制
御信号であり、これはデータ出力バツフア（以
下、DOBと称する。）及び出力アンプ（以下、
OAと称する。）に印加され、Ｍ−ARYからの
読出しデータを出力データ（Dout）端子へ送
出する信号である。

φ_RWはデータ入力バツフア制御信号であり、
これはデータ入力バツフア（以下、DIBと称す
る。）に印加され、入力データ（Din）端子か
らの書込みデータをＭ−ARYへ送出させる信
号である。

_RWはデータ出力バツフア制御信号であり、
これはDOBに印加され、書込み動作時にデー
タをデータ出力（Dout）端子に出力しないよ
うにする信号である。

〔Ｄ−RAMの構成及び動作〕

Ｄ−RAMの構成を第２図に従つて説明する。
点線で囲まれたブロツクはＤ−RAMの集積回路
（以下、ICと称する。）を示している。

上記ICにおいて、二点鎖線で囲まれたブロツ
クはタイミングパルス発生ブロツクであり、Ｄ−
RAMの各回路の動作を制御する信号を発生する
回路から構成されている。

次にＤ−RAMの各回路の動作を第３図のタイ
ミング図に従つて説明する。

ロウアドレス信号A₀〜Ａｆがアドレスバツフ
ア（以下、ADBと称する。）に取込まれ、ラツチ
されるとロウアドレス信号A₀〜Ａｉより遅れて
RAS信号がロウレベルとなる。ここで、信
号をロウアドレス信号A₀〜Ａｉより遅らせる理
由はメモリアレイにおけるロウアドレスとしロウ
アドレス信号A₀〜Ａｉを確実に取込むためであ
る。

次に信号から遅延した信号φ_ABがADBに
印加され、上記ラツチされたロウアドレス信号に
対応したレベa₀，a₀，……a_i，a_iをロウ・カラム
デコーダ（以下、RC−DCRと称する。）へ送出
する。RC−DCRに上記レベルa₀，₀，a_i，_iが印
加されるとRC−DCRは選択されたものだけハイ
レルに留り、選択されないものはロウレベルとな
る動作を行なう。

そして、上記選択された信号はφ_ARから遅延し
た信号φ_XがRC−DCRに印加されるとＭ−ARY
へ送出される。ここで、φ_Xがφ_ARより遅らせる理
由はADBの動作完了後、RC−DCRを動作させる
ためである。こうしてＭ−ARYにおけるロウア
ドレスは、RC−DCRの2^i+l本の出力信号のうち、
１本がハイレベルとなるため、それに対応したＭ
−ARY内の１本のロウアドレス線が選択される
ことによつて設定される。

次にＭ−ARYにおける選択された１本のロウ
アドレス線に接続されているメモリセルの“１”
又は“０”の情報をセンスアンプ（以下、SAと
称する。）でそれぞれ増幅する。このSAの動作は
φ_PAが印加されると開始する。

その後、カラムアドレス信号A_i+1〜A_jがADB
に取込まれ、ラツチされるとカラムアドレス信号
A_i+1〜A_jより遅れて信号がロウレベルとな
る。ここで、信号をカラムアドレス信号A_i+1
〜A_jより遅らせる理由はメモリアレイにおける
カラムアドレスとしてカラムアドレス信号を確実
に取込むためである。

次に信号から遅延した信号φ_ACがADBに印
加されると上記カラムアドレス信号に対応したレ
ベルa_i+1，_i+1，……a_J，_JをRC−DCRへ送出す
る。そしてRC−DCRは上記と同様の動作を行な
う。そして上記選択された信号はA〓_Cから遅延し
た信号φ_YがRC−DCRに印加されるとカラムスイ
ツチ（以下、Ｃ−SWと称する。）へ送出される。
こうしてＭ−ARYにおけるカラムアドレスはAD
−DCRの2^j-1本の出力信号のうち、１本がハイレ
ベルとなるため、１つのＣ−SWが選択され、こ
のＣ−RWに接続されているカラムアドレス線す
なわちデータ線が選択されることによつて設定さ
れる。

このようにして、Ｍ−ARY内の１つのアドレ
スが設定される。

次に上記のように設定されたアドレスに対する
読出し及び書込み動作を説明する。

読出しモードにおいては信号はハイレベル
となる。この信号は信号がロウレベルに
なる前にハイレベルになるように設計されてい
る。なぜなら、信号がロウレベルになると
結果的にＭ−ARYの１つのアドレスが設定され
るため、その前から信号をハイレベルにして
おき、読出し動作の準備をして読出し開始時間を
短くするためである。

また、CAS系信号のφ_0Pが出力アンプに印加さ
れると出力アンプがアクテイブになり、上記設定
されたアドレスの情報が増幅され、データ出力バ
ツフア（以下、DOBと称する。）を介してデータ
出力（Dout）端子に読みだされる。このように
して読出しが行なわれるが、信号がハイレ
ベルになると読出し動作は完了する。

次に書込みモードにおいては信号はロウレ
ベルとなる。このロウレベルの信号とロウレ
ベルの信号によりつくられる信号φ_RWがハイ
レベルとなつてデータ入力バツフア（以下、DIB
と称する。）に印加されるとDIBがアクテイブに
なり、入力データ（Din）端子からの書込みデー
タを上記Ｍ−ARYの設定されたアドレスに送出
し、書込み動作が行なわれる。

このとき、上記φ_RWの反転信号、つまりロウレ
ベルの信号_RWがDOBに印加され、書込み動作時
に、データの読出しが行なわれないように制御し
ている。

〔Ｄ−RAMトランジスタ回路の構成と動作〕

第４Ａ図は本発明のＤ−RAMの回路構成の１
実施例を示す。以下、実施例に基づき本発明を説
明する。

１ メモリセルＭ−CELの構成 １ビツトのＭ−CELは情報蓄積用のキヤパ
シタC_Sとアドレス選択用のＲ−MOS Q_Mとか
らなり、論理“１”、“０”の情報はキヤパシタ
C_Sに電荷があるか、ないかの形で記憶される。

Ｐ−MOS Q_Mのゲートはワード線に接続さ
れ、ソース・ドレインの一方はデータ線に、他
方はキヤパシタC_Sに接続されている。

２ メモリセルＭ−CELのスイツチング動作Ｐ
−MOS Q_Mのゲート電圧すなわちワード電圧
が電源電圧V_CCからしきい値電圧V_thp（Ｐ−
MOS Q_Mのしきい値電圧）だけ低下するとＰ
−MOS Q_Mがオンし、メモリセルＭ−CELの
選択が可能となる。

またメモリセルにＮ−MOSを使用した場合
（図示せず）には、ワード電圧をOVから（V_CC
−V_tho）（V_tho；Ｎ−MOS Q_Mのしきい値電圧）
に変化させた時、Ｎ−MOS Q_Mがオンし、メ
モリセルの選択が可能となる。

従つて、Ｐ−MOS Q_Mのスイツチング速度
はV_CCと｜V_thp｜の間だけで、理論“１”、“０”
の情報を決定できるため、Ｎ−MOS Q_Mのス
イツチング速度よりかなり早い。なお、Ｐ−
MOS Q_Mのスイツチング動作の詳細説明は特
願54−119403に記載してあるので省略する。

３ センスアンプの構成 センスアンプSA₁，SA₂はアドレス時に折返
しデータ線DL_1-1，_1-1に生ずる電位変化の
差をタイミング信号φ_PA，_PA（センスアンプ制
御信号）で決まるセンス期間に拡大するセンス
アンプであり、１対の平行に配置れた、折返し
データ線DL_1-1，_1-1にその入出力ノードが
結合されている。

センスアンプSA₁とSA₂は並列に接続されて
おり、両方で１つのセンスアンプと考えること
もできるが、SA₁がＮ−MOSで構成されてい
るのに対し、SA₂が反対導電型のＰ−MOSで
構成させているところが異なつている。それぞ
れのセンスアンプは正帰還差動増幅動作をする
ための１対の交差接続されたFETとそのソー
ス側に接続され、正帰還差動増幅動作を制御す
るためのFETとから成る。

センスアンプSA₁とSA₂は前述したように１
つのコンプリメンタリーセンスアンプと考える
こともできるので、隣合わせて配置してもよい
が、配線、トランジスタ、ウエル領域などの配
置、形状を考慮し、効率良く集積するために、
第４図Ａのようにお互いに離して（例えばＭ−
ARYの両端に）配置することもできる。

つまり、Ｐ−MOSで構成されているセンス
アンプSA₂とメモリアレイＭ−ARYとＮ−
MOSで構成されているセンスアンプSA₁とプ
リチヤージ回路PCとを分離して配置できるた
め、チツプ内の回路配置がＰ−MOS部とＮ−
MOS部とで分離可能となり、効率よく集積す
ることができる。

折り返しデータ線DL_1-1，_1-1はAl，Au，
Mo，Ta，Ｗ等の金属で形成されている。上記
金属は抵抗値が非常に小さいため、動作時の上
記データ線の電圧降下が小さく、誤動作を生じ
ない。

４ プリチヤージ回路の構成 プリチヤージ回路PCは電源電圧V_ccの約半分
（V_DP）にプチヤージするための１対のＮ−
MOS Q_S2，Q_S3と両データ線間のプリチヤージ
電圧のアンバランスを解消するためのＮ−
MOS Q_S1とから成り、これらのＮ−MOSは図
中＊の記号で示したとおり、他のＮ−MOSよ
り低いしきい値電圧をもつように設計されてい
る。

折り返しデータ線DL_1-1，_1-1に結合され
るメモリセルの数は検出精度を上げるため等し
くされる。各メモリセルは１本のワード線WL
と折返しデータ線の一方との間に結合される。
各ワード線WLは１対のデータ線と交差してい
るので、ワード線WLに生じる雑音成分が静電
結合によりデータ線にのつても、その雑音成分
は双方のデータ線に等しく現われ、差動型のセ
ンスアンプSA₁，SA₂によつて相殺される。

５ 回路動作 第４Ａ図の回路動作は第４Ｂ図の動作波形図
を参考にしながら説明する。

メモリセルの記憶信号を読みだす前にプリチ
ヤージ制御信号φ_PCがハイレベルのとき（V_CC
より高い）、Ｎ−MOS Q_S2，Q_S3が導通し、折
返しデータ線DL_1-1，_1-1の浮遊容量C₀，₀
が約1/2V_ccにプリチヤージされる。このときＮ
−MOS Q_S1も同時に導通するのでＮ−MOS
Q_S2，Q_S3によるプリチヤージ電圧にアンバラン
スが生じても折返しデータ線DL_1-1，_1-1は
短絡され同電位に設定される。Ｎ−MOS Q_S1
乃至Q_S3はそれぞれのソース・ドレイン間に電
圧損失が生じないよう＊印のないトランジスタ
に比べV_thが低く設定されている。

一方、メモリセル内のキヤパシタC_Sは書込ま
れた情報が論理“０”の場合にほぼ零ボルトの
電位を保ち、論理“１”の場合、ほぼV_ccの電
位を保つており、データ線のプリチヤージ電圧
V_DPは両記憶電位の中間に設定されている。

従つて、リード線制御信号φ_Xがハイレベル
となり、所望のメモリセルをアドレスする場
合、メモリセルに係合される一方のデータ線の
電位V_DLは“１”の情報が読出された時はV_DP
より高くなり、“０”の情報が読出された時は
V_DPより低くなる。上記データ線の電位とV_DP
の電位を維持している他方のデータ線の電位と
比較することにより、アドレスされたメモリセ
ルの情報が“１”であるか“０”であるか判別
することができる。

上記センスアンプSA₁，SA₂の正帰還差動増
幅動作は、FET Q_S9，Q_S4がタイミング信号
（センスアンプ制御信号）φ_PA，_PAによつて導
通し始めると開始され、アドレシング時に与え
られた電位差にもとづき、高い方のデータ線電
位（V_H）と低い方のそれ（V_L）はそれぞれV_CC
と零電位V_GNDに向かつて変化していき、その
差が広がる。Ｎ−MOS Q_S7，Q_S8，Q_S9からな
るセンスアンプSA₁はデータ線の電位を零電位
G_GNDに下げるのに寄与しており、またＰ−
MOS Q_S4，Q_S5，Q_S6からなるセンスアンプ
SA₂にデータ線の電位をV_CCにもち上げるのに
寄与している。それぞれのセンスアンプSA₁，
SA₂はソース接地モードで動作する。

こうして（V_L−V_GND）の電位がセンスアン
プSA₁のＮ−MOS Q_S7，Q_S8のしきい値電圧
V_thoと等しくなつたとき、センスアンプSA₁の
正帰還動作が終了する。また（V_CC−V_H）の電
位がセンスアンプSA₂のＰ−MOS Q_S5，Q_S6の
しきい値電圧V_thpと等しくなつたとき、センス
アンプSA₂の正帰還動作が終了する。最終的に
はV_Lは零電位に、V_HはV_CCに到達し、低インピ
ーダンスの状態で安定になる。

なお、センスアンプSA₁とSA₂は同時に動作
を開始させても、SA₁をSA₂より先に動作開始
させても、SA₂をSA₁より先に動作開始させて
もどちでもよい。読出し速度の点では、SA₁と
SA₂を同時に動作させた方が高速となるが、貫
通電が流れるため、消費電力が多くなる。一
方、SA₁またはSA₂の動作開始時期を異ならせ
ることによつて、貫通電流がなくなり、消費電
力が減少する利点があるが、読出し速度の点で
は上記よりやや劣る。

第４Ｃ図は本発明のＤ−RAMの回路構成の
他の実施例を示す。第４Ａ図と対応する部分は
同一符号を付す。第４Ａ図と相違するところは
SA₁の正帰還動作制御手段をＮ−MOS Q_S9，
Q_S10並列接続で構成している点である。

センスアンプSA₁及びSA₂の動作を第４Ｄ図
に従つて説明する。折り返しデータ線は予め、
約1/2V_CCに充電されているものとする。

センスアンプSA₁の正帰還動作制御手段の
FET Q_S10がセンスアンプ制御信号φ₁によつて
導通することによりFET Q_S7またはFET Q_S8
の１方のみを導通させ、低い方のデータ線の電
位（V_L）を零電位V_GND方向に低下させる。こ
のとき、高い方のデータ線の電位（V_H）は
FET Q_S7またはFET Q_S8の１方が非導通のた
め、変化しない。なお、FET Q_S10のコンダク
タンスはFET Q_S9のコンダクタンスよりも小
さく設計されている。

次にセンスアンプ制御信号φ_PAによつてFET
Q_S9を導通し始めるとセンスアンプSA₁が正帰
還動作を開始し、上記電位V_Lを零電位V_GNDに
向つて変化させる。

すなわち、センスアンプ制御信号φ₁によつ
て折返しデータ線の電位の差を少し広げてか
ら、センスアンプ制御信号φ_PAを印加し、セン
スアンプSA₁の正帰還動作を行なわせるように
すると、折返しデータ線の電位差が小さくて
も、センスアンプSA₁で増幅することが可能と
なる。言い換えるとセンスアンプの感度がよく
なる。

次にセンスアンプSA₂の正帰還増幅動作は
FET Q_S4がセンスアンプ制御信号φ_PA又はφ₂に
よつて導通し始めると開始され、高い方のデー
タ線の電位（V_H）はV_CCに向つて上昇する。デ
ータ線の電位は、最終的にV_Lは零電位に、V_H
はV_CCに到達し、低インピーダンスの状態で安
定になる。

〔Ｄ−RAMトランジスタ回路の時系列的な動作〕

第４Ａ図に従つて、Ｄ−RAMトランジスタ回
路の時系列的な動作を説明する。

１ 読み出し信号量 情報の読み出しはＰ−MOS Q_MをONにして
C_Sを共通のカラムデータ線DLにつなぎ、デー
タ線DLの電位がC_Sに蓄積された電荷量に応じ
てどのような変化がおきるかをセンスすること
によつて行なわれる。データ線DLの浮遊容量
C₀に前もつて放電されていた電位を電源電圧
の半分、つまり1/2V_CCとするとC_Sに蓄積され
たいた情報が“１”（V_CCの電位）であつた場
合、アドレス時においてデータ線DLの電位
（V_DL）“１”はV_CC・（C₀＋2C_S）／２（C₀＋C_S）
となり、それが“０”（0V）あつた場合、
（V_DL）“０”はV_CC・C₀／２（C₀＋C_S）となる。
ここで論理“１”と論理“０”との間の差すな
わち検出される信号量ΔV_Sは、 ΔV_S＝（V_DL）“１”−（V_DL）“０” ＝V_CC・C_S／（C₀＋C_S） ＝（C_S／C₀）・V_CC／｛（１＋（C_S／C₀）｝ となる。

メモリセルを小さくし、かつ共通のデータ線
に多くのメモリセルをつないでも高集積不容量
のメモリマトリクスにしてあるため、C_S≪C₀、
すなわち（C_S／C₀）は１に対して殆んど無視
できる値となつている。従つて、上式はΔV_S≒
V_CC・（C_S／C₀）で表わされ、ΔV_Sは非常に微
少な信号となつている。

２ 読み出し動作 プリチヤージ期間 前述のプリチヤージ動作と全く同一である。

ロウアドレス期間 タイミング信号（アドレスバツフア制御信
号）φ_AR（第３図参照）のタイミングでアドレス
バツフアDBから供給されたロウアドレス信号
A₀ないしA_jはロウ・カラムデコーダRC−DCR
によつてデコードされ、ワード線制御信号φ_X
の立上りと同時メモリセルＭ−CELのアドレ
シングが開始される。

その結果、折返しデータ線DL_1-1，_1-1の
間には前述した通りメモリセルの記憶内容にも
とづきほぼΔV_Sの電圧が生じる。

センシング タイミング信号（センスアンプ制御信号）
φ_PAによりＮ−MOS Q_S9が導通し始めると同時
にセンスアンプSA₁は正帰還動作を開始し、ア
ドレス時に生じたΔV_Sの検出信号を増幅する。
この増幅動作と同時もしくは増幅動作開始後タ
イミング信号φ_PAによりセンスアンプSA₂が正
帰還動作を開始し、論理“１”のレヘルをV_CC
に回復する。

データ出力動作 タイミング信号（アドレスバツフア制御信
号）φ_ACに同期してフドレスバツフアADBから
送られてきたカラムアドレス信号A_i+1ないしA_j
はロウ・カラムデコーダRC−DCRで解読さ
れ、次いでタイミング信号（カラムスイツチ制
御信号）φ_Yによつて選択されたカラムアドレ
スにおけるメモリセルＭ−CELの記憶情報が
カラムスイツチＣ−SW₁を介してコモン入出力
線CDL₁，₁に伝達される。

次にタイミング信号（データ出力バツフア及
び出力アンプ制御信号）φ_OPによつて出力アン
プ・データ出力バツフアOA＆DOBが動作し、
読み取つた記憶情報がチツプの出力端子D_putに
送出される。なおこのOA＆DOBは書込み時に
はタイミング信号（データ出力バツフア制御信
号）により不動作される。

３ 書き込み動作 ロウアドレツシング期間 プリチヤージ、アドレツシング、センシング
動作は前述の読み出し動作と全く同じである。
従つて折返しデータ線DL_1-1，_1-1には入力
書き込み情報のDinの理論値にかまわず本来書
き込みを行なうべきメモリセルの記憶情報が読
み出される。この読み出し情報は後述の書き込
み動作によつて無視されることになつているの
でここまでの動作は実質的にはロウアドレスの
選択が行なわれていると考えてよい。

書き込み期間 読み出し動作と同様タイミング信号（カラム
スイツチ制御信号）φ_Yに同期して選択された
カラム位置する折返しデータ線DL_1-1，_1-1
がカラムスイツチＣ−SW₁を介してコモン入出
力線CDL₁，₁に結合される。

次にタイミング信号（データ入力バツフア制
御信号）φ_RWに同期してデータ入力バツフア
DIBから供給される相補書き込み入力信号d_io，
d_ioがカラムスイツチＣ−SW₁を介してメモリ
セルＭ−CELに書き込まれる。このとき、セ
ンスアンプSAも動作しているがデータ入力バ
ツフアDIBの出力インピーダンスが低いので、
折返しデータDL_1-1，_1-1に現われる情報は
入力Dinの情報によつて決定される。

４ リフレツシユ動作 リフレツシユはメモリセルＭ−CELに記憶
された失なわれつつある情報を一旦カラム共通
データ線DLに読み出し、読み出した情報をセ
ンスアンプSA₁，SA₂によつて回復したレベル
にして再びメモリセルＭ−CELに書き込むこ
とによつて行なわれる。従つてリフレツシユの
動作は読み出し動作で説明したところのロウア
ドレツシングないしセンシング期間の動作と同
様である。ただしこの場合、カラムスイツチＣ
−SW₁は不動作にして全カラム同時にかつ各ロ
ウ順番にリフレツシユが行なわれる。

【図面の簡単な説明】

第１図はダイナミツクメモリシステム図、第２
図はＤ−RAMブロツクダイアグラム、第３図は
Ｄ−RAMのタイミングダイアグラム、第４Ａ図
は本発明の一実施例のＤ−RAMブロツクダイア
グラム、第４Ｂ図は本発明の一実施例のＤ−
RAMタイミングダイアグラム、第４Ｃ図は本発
明の他の実施例のＤ−RAMブロツクダイアグラ
ム、第４Ｄ図は本発明の他の実施例のＤ−RAM
タイミングダイアグラム、である。 SA₁，SA₂……センスアンプ、PC……プリチヤ
ージ回路、CDL，……コモンデータ線、Ｍ
−CEL……メモリセル、MS……メモリ起動信
号、nk……nkビツト集積回路、DL，……デ
ータ線、WL……ワード線、REFGRNT……リ
フレツシユ指示信号、REFREQ……リフレツシ
ユ要求信号、……ライトイネーブル信号、
CS₁〜CS_n……チツプ選択制御装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ線対とそれぞれデータ線対の両
   方に交差するようにされた複数のワード線と複数
   のメモリセルとを有するメモリアレイと、上記デ
   ータ線対にあらわれる信号量の差を増幅するよう
   に正帰還動作する差動アンプと、上記差動アンプ
   の動作を制御する制御手段と、プリチヤージ回路
   とを備えてなる半導体メモリであつて、 上記差動アンプは、第１差動アンプと第２差動
   アンプからなり、第１差動アンプは第1Pチヤン
   ネルFETと第2PチヤンネルFETから構成される
   とともに、上記第1PチヤンネルFETのゲートは
   上記第2PチヤンネルFETのドレインに接続され、
   かつ上記第2PチヤンネルFETのゲートは上記第
   1PチヤンネルFETのドレインに接続され、上記
   第１、第2PチヤンネルFETのソースは共通接続
   される構成とし、上記第２差動アンプは第1Nチ
   ヤンネルFETと第2NチヤンネルFETから構成さ
   れるとともに、上記第1NチヤンネルFETのゲー
   トは上記第2NチヤンネルFETのドレインに接続
   され、かつ上記第2NチヤンネルFETのゲートは
   上記第1NチヤンネルFETのドレインに接続さ
   れ、上記第１、第2NチヤンネルFETのソースは
   共通接続される構成とし、上記第1Pチヤンネル
   FETのドレイン及び上記第1NチヤンネルFETの
   ドレインは上記データ線対の一方に結合され、上
   記第2PチヤンネルFETのドレイン及び上記第2N
   チヤンネルFETのドレインは上記データ線対の
   他方に結合されてなり、 上記プリチヤージ回路は上記正帰還動作が開始
   される前において各データ線対をメモリセルに記
   憶される２値情報の中間の電位にせしめるように
   構成されてなり、 上記制御手段は第１電源電圧が供給される第１
   電源端子と上記第１、第2PチヤンネルFETのソ
   ースとの間に設けられた第3PチヤンネルFETか
   らなる第１制御手段と、上記第１電源電圧より低
   い第２電源電圧が供給される第２電源端子と上記
   第１、第2NチヤンネルFETのソースとの間に設
   けられた第3NチヤンネルFETからなる第２制御
   手段及び第4NチヤンネルFETからなる第３制御
   手段とを有し、上記第１制御手段に供給される第
   １動作タイミング信号と上記第２制御手段に供給
   される第２動作タイミング信号と上記第３制御手
   段に供給される第３動作タイミング信号とを有
   し、 上記第２動作タイミング信号は上記第１動作タ
   イミング信号より早く供給されるとともに上記第
   ３動作タイミング信号は上記第２動作タイミング
   信号より遅く、かつ上記第１動作タイミング信号
   より早く供給されることを特徴とする半導体メモ
   リ。