JPH0684359A

JPH0684359A - 半導体メモリ

Info

Publication number: JPH0684359A
Application number: JP5201387A
Authority: JP
Inventors: Katsuhiro Shimohigashi; 勝博下東; Hiroo Masuda; 弘生増田; Kunihiko Ikuzaki; 邦彦生崎; Hiroshi Kawamoto; 洋川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】センス時に論理“１”の読出し情報並びに論理
“０”の読出し情報のいずれに対しても両電源電圧に近
い出力電位が安定な状態で得られ、しかもメモリ情報の
書き込み及び読み出し動作時等にデータ線に発生する種
々の雑音を相殺する働きをもつ半導体メモリを提供す
る。【構成】各ワ−ド線がデ−タ線に交差するレイアウトか
らなる半導体メモリにおいて、上記デ−タ線対にＣＭＯ
Ｓセンスアンプ及びデ−タ線対をメモリセルに記憶され
る２値情報の中間の電位に設定するプリチャ−ジ回路を
接続し、さらに上記データ線に交差するようにダミーワ
ード線、ダミーセルを設ける。【効果】ダミーセルの付加により、メモリ情報の書き
込み及び読み出し動作時等すなわちワード線選択時等に
データ線に発生する雑音を相殺することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ、特にＭ
ＯＳＦＥＴ ( Metal-Oxide-SemiconductorField-Effec
t Transistor）で代表されるＭＩＳＦＥＴ（Metal Insu
lator Semi-conductor Field Effect Transistor、以
下、ＭＯＳと省略する）で構成された半導体メモリに関
する。

【０００２】なお、以下ＰチャンネルＭＯＳＦＥＴ並び
にＮチャンネルＭＯＳＦＥＴはそれぞれＰ−ＭＯＳ，Ｎ
−ＭＯＳと呼び、両者を組み合わせた相補型(Complemen
tary）ＭＯＳＦＥＴはＣＭＯＳと呼ぶ。また、センスア
ンプに接続された１対のデータ線が互いに平行に形成さ
れているものを折返しデータ線と名付けることにする。

【０００３】

【従来の技術】半導体メモリにおいて、ＣＭＯＳセンス
アンプ及びデ−タ線をメモリセルに記憶される２値情報
の中間の電位に設定するプリチャ−ジ回路を備えた半導
体メモリが公知である。例えば、特開昭５２−１１３１
３１に記載されている。

【０００４】

【発明が解決しようとする課題】本発明の１つの目的は
センス時に論理“１”の読出し情報並びに論理“０”の
読出し情報のいずれに対しても両電源電圧に近い出力電
位が安定な状態で得られ、しかもメモリ情報の書き込み
及び読み出し動作時等にデータ線に発生する種々の雑音
を相殺する働きをもつ半導体メモリを提供することであ
る。

【０００５】本発明の他の目的はメモリセルの情報の読
出しスピードを高速にでき、かつ消費電力を低減できる
半導体メモリを提供することである。

【０００６】本発明の他の目的は折返しデータ線に上記
安定動作するセンスアンプを接続した、新規かつ雑音を
低減できる半導体メモリを提供することである。

【０００７】本発明の他の目的は折返しデータ線にコン
プリメンタリ（ＣＭＯＳ）センスアンプを接続してチッ
プレイアウトを効率よく行なった小型の半導体メモリを
提供することである。

【０００８】

【課題を解決するための手段】各ワ−ド線がデ−タ線に
交差するレイアウトからなる半導体メモリにおいて、上
記デ−タ線対にＣＭＯＳセンスアンプ及びデ−タ線対を
メモリセルに記憶される２値情報の中間の電位に設定す
るプリチャ−ジ回路を接続し、さらに上記データ線に交
差するようにダミーワード線、ダミーセルを設けたこと
を特徴とするものである。

【０００９】

【作用】本発明の一実施例によればダミーワード線，ダ
ミーセルを付加することでワード線選択時にデータ線に
発生する雑音を相殺することができる。

【００１０】本発明の他の実施例によれば、折返しデー
タ線にコンプリメンタリセンスアンプを接続した半導
体メモリが提供される。このようなメモリによればデー
タ線のピッチ方向に対して、従来のほぼ２倍のレイアウ
ト上の面積的余裕がででくるので高集積化が可能とな
る。

【００１１】本発明の他の実施例によれば上記折り返し
データ線をメモリセルの論理“１”と“０”の中間の電
位にプリチャージする手段を備えた半導体メモリが提供
される。このようなメモリによれば論理“１”と“０”
の電位の半分だけデータ線の電位が変化すれば読出し時
間が決まるため、高速かつ低消費電力のメモリが得られ
る。

【００１２】また、ワード線とデータ線とのカップリン
グノイズは折り返しデータ線にそれぞれプラスとマイナ
スのノイズが発生するため、相殺される。

【００１３】さらに、データ線をメモリセルの論理
“１”と“０”の中間の電位にプリチャージして、基準
電位とするため、ダミーセルも不要とすることもでき、
チップ面積の小さいメモリが得られる。

【００１４】本発明の他の実施例によれば上記センスア
ンプのＰチャンネルＦＥＴ対の正帰還動作とＮチャンネ
ルＦＥＴ対の正帰還動作の開始時期を異ならせているた
め、貫通電流が無くなり、低消費電力のメモリが得られ
る。

【００１５】

【実施例】

〔ダイナミックメモリシステムの構成及び動作〕ダイナ
ミックメモリシステムの構成を図１に従って説明する。
まず、点線で囲まれたブロックダイアグラムはダイナミ
ックメモリシステムを示しており、このシステムはＤ−
ＲＡＭＩＣＡＲＲＡＹ（以下、Ｄ−ＲＡＭと称す
る。）並びに計算機の中央処理装置（以下、ＣＰＵと称
する、図示せず。）とＤ−ＲＡＭとの間のインターフェ
イス回路から構成されている。

【００１６】次に上記ダイナミックメモリシステムとＣ
ＰＵとの間の入出力信号を説明する。まず、アドレス信
号Ａ₀〜Ａ_KはＤ−ＲＡＭのアドレスを選択する信号であ
る。ＲＥＦＧＲＮＴはＤ−ＲＡＭのメモリ情報をリフレ
ッシュさせる、リフレッシュ指示信号である。ＷＥＢは
ライトイネーブル信号であり、Ｄ−ＲＡＭにおけるデー
タの読出し及び書込み命令信号である。ＭＳはＤ−ＲＡ
Ｍのメモリ動作を開始させる、メモリ起動信号である。
Ｄ₁〜Ｄ₈ はＣＰＵとＤ−ＲＡＭとを結ぶデータバスに
おける入出力データである。ＲＥＦＲＥＱはＤ−ＲＡＭ
のメモリ情報のリフレッシュ要求信号である。

【００１７】次にダイナミックメモリシステムをＤ−Ｒ
ＡＭと上記インターフェイス回路に分けて説明する。ま
ず、Ｄ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと称
する。なお、１ｋビットは２¹⁰＝１０２４ビットを示し
ている。）を列にｍ個、行にＢ個配列し、（ｎ×ｍ）ワ
ード×Ｂビットのマトリクス構成されたＩＣアレイより
成っている。

【００１８】次にインターフェイス回路を説明する。Ｒ
ＡＲはＣＰＵから送出されるアドレス信号Ａ₀〜Ａ_kのう
ちアドレス信号Ａ₀〜Ａ_iを受信し、Ｄ−ＲＡＭの動作に
あったタイミングのアドレス信号に変換するロウアドレ
スレシーバであり、ＣＡＲは上記アドレス信号Ａ₀〜Ａ
_k のうち、アドレス信号Ａ_i+1〜Ａ_jを受信し、Ｄ−Ｒ
ＡＭの動作にあったタイミングのアドレス信号に変換す
るカラムアドレスレシーバであり、ＡＤＲは上記アドレ
ス信号Ａ₀〜Ａ_kのうち、アドレス信号Ａ_j+1〜Ａ_kを受信
し、Ｄ−ＲＡＭの動作にあったタイミングのアドレス信
号に変換するアドレスレシーバである。

【００１９】ＤＣＲはＤ−ＲＡＭのチップを選択するた
めのチップ選択制御信号（以下、ＣＳ₁〜ＣＳ_mと称す
る。ｍ＝２の（ｋ−ｊ）乗）を送出するデコーダであ
る。

【００２０】ＲＡＳ−ＣＴはＤ−ＲＡＭの動作にあった
タイミングのチップ選択信号及びロウアドレス取込み用
信号を送出するＲＡＳコントロール回路である。

【００２１】ＡＤＭは上記アドレス信号Ａ₀〜Ａ_i並び
にＡ_i+1〜Ａ_jを時系列的に多重化してＤ−ＲＡＭに送出
するアドレスマルチプレクサである。

【００２２】ＲＳＧはＤ−ＲＡＭのメモリ情報をリフレ
ッシュするタイミングを決めるリフレッシュ同期発生回
路である。

【００２３】ＲＡＣはＤ−ＲＡＭのメモリ情報をリフレ
ッシュするためにリフレッシュアドレス信号Ｒ₀〜Ｒ_lを
送出するリフレッシュアドレスカウンタである。

【００２４】ＤＢＤはＣＰＵとＤ−ＲＡＭとの間のデー
タ入出力がＷＥ信号により切換えられるデータバスドラ
イバである。

【００２５】Ｃ−ＣＴは上記ＲＡＣ，ＡＤＭ，ＲＡＳ−
ＣＴ，ＤＢＤ，Ｄ−ＲＡＭを制御する信号を送出するコ
ントロール回路である。

【００２６】次にダイナミックメモリシステム内におけ
るアドレス信号の働きを説明する。ＣＰＵから送出され
るアドレス信号Ａ₀〜Ａ_kはダイナミックメモリシステム
内でアドレス信号Ａ₀〜Ａ_jとアドレス信号Ａ_j+1〜Ａ_kの
２つの機能に分離される。すなわち、アドレス信号Ａ₀
〜Ａ_jはＤ−ＲＡＭの各チップ内のメモリマトリクスの
アドレス信号として使用される。

【００２７】また、アドレス信号Ａ_j+1〜Ａ_kはＤ−ＲＡ
Ｍのチップからみた場合、そのチップ全体を選ぶか否か
のチップ選択信号になる。

【００２８】ここでアドレス信号Ａ₀〜Ａ_jはＤ−ＲＡＭ
のＩＣチップ内のマトリクスに合わせて、アドレス信号
Ａ₀〜Ａ_iをＩＣチップアレイのロウ選択に、Ａ_i+1〜Ａ_j
をＩＣチップアレイのカラム選択に割り当てるように設
計されている。次にダイナミックメモリシステム内に
おける回路動作を説明する。

【００２９】はじめにＲＡＳＢ信号，ＲＡＳ₁Ｂ〜ＲＡ
Ｓ_mＢ信号，ＲＡＳ_aＢ信号，ＲＡＳ_bＢ信号はロウア
ドレスストローブ信号であり、ＣＡＳＢ信号はカラム
アドレスストローブ信号である。

【００３０】まず、アドレス信号Ａ₀〜Ａ_i，Ａ_i+1〜Ａ_j
はそれぞれＲＡＲ，ＣＡＲを介してＡＤＭに印加され
る。

【００３１】ＡＤＭにおいて、ＲＡＳ_bＢ信号があるレ
ベルになるとロウアドレス信号Ａ₀〜Ａ_iが送出され、Ｄ
−ＲＡＭのアドレス端子に印加される。このとき、カラ
ムアドレス信号Ａ_i+1〜Ａ_jは送出されないようになって
いる。

【００３２】次にＲＡＳ_bＢ信号が上記と逆レベルにな
るとカラムアドレス信号Ａ_i+1〜Ａ_jがＡＤＭから送出さ
れ、上記アドレス端子に印加される。このとき、ロウア
ドレス信号Ａ₀〜Ａ_iはＡＤＭから送出されないようにな
っている。

【００３３】このようにして上記アドレス信号Ａ₀〜Ａ_i
及びＡ_i+1〜Ａ_jはＲＡＳ_bＢ信号のレベルにより時系列
的にＤ−ＲＡＭのアドレス端子に印加される。

【００３４】なお、ＡＤＭ及びＲＡＣにリフレッシュ制
御信号Ｒ_CSが印加されていないため、リフレッシュアド
レス信号Ｒ₀〜Ｒ_lはＡＤＭから送出されないようになっ
ている。また、チップ選択信号Ａ_j+1〜Ａ_kはＤＣＲを
通して主としてＤ−ＲＡＭ内のチップを選択する、チッ
プ選択制御信号ＣＳ₁〜ＣＳ_m（ｍ＝２の（ｋ−ｊ）乗）
に変換され、さらにＲＡＳ_aＢ信号によってタイミング
が制御されたＲＡＳ₁Ｂ〜ＲＡＳ_mＢ信号に変換され、チ
ップ選択用信号及びロウアドレス取込み用信号として使
われる。

【００３５】次にＤ−ＲＡＭの各列におけるチップ内の
アドレスの設定動作を説明する。

【００３６】まず、ロウアドレス信号Ａ₀〜Ａ_iがＤ−Ｒ
ＡＭのすべてのＩＣチップのアドレス端子に印加され
る。

【００３７】その後、ＲＡＳ₁Ｂ〜ＲＡＳ_mＢ信号のう
ち、１つの信号、例えばＲＡＳ₁Ｂ信号があるレベルに
なると最上段のＢ個のＩＣが選択されると仮定する。こ
のとき、上記ＩＣ（ＩＣ₁₁，ＩＣ₁₂，……ＩＣ_1B）チッ
プ内のメモリマトリクスアレイのロウアドレスに上記ロ
ウアドレス信号Ａ₀〜Ａ_iが取込まれる。ここで、上記ロ
ウアドレス信号Ａ₀〜Ａ_iがＲＡＳ₁Ｂ信号よりも前に上
記ＩＣに印加される理由はＲＡＳ₁Ｂ信号が上記ロウア
ドレス信号Ａ₀〜Ａ_iよりも前に印加されると、ロウアド
レス信号以外の信号を取込む可能性があるからである。

【００３８】次にカラムアドレス信号Ａ_i+1〜Ａ_jがＤ−
ＲＡＭのすべてのＩＣチップのアドレス端子に印加され
る。

【００３９】その後、ＲＡＳ₁Ｂ信号から遅延したＣＡ
ＳＢ信号があるレベルになると上記最上段のｎｋ，Ｂ個
のＩＣチップ内のメモリマトリクスアレイのカラムアド
レスに上記カラムアドレス信号Ａ_i+1〜Ａ_jが取込まれ
る。ここで、上記カラムアドレス信号Ａ_i+1〜Ａ_jがＣＡ
ＳＢ信号よりも前に上記ＩＣに印加される理由は上記理
由と同様である。

【００４０】また、ＣＡＳＢ信号の働きは、ロウアドレ
ス信号Ａ₀〜Ａ_iあるいはカラムアドレス信号Ａ_i+1〜Ａ_j
のどちらかの信号を送っているかを区分することにあ
る。

【００４１】以上の動作により、Ｄ−ＲＡＭの最上段ｎ
ｋ，Ｂ個のチップ内アドレスが設定される。

【００４２】また、Ｄ-ＲＡＭの最上段を除くＩＣはＲ
ＡＳ₂Ｂ〜ＲＡＳ_mＢ信号がＲＡＳ₁Ｂのレベルと逆レベ
ルのため選択されないようになっている。

【００４３】次に上記設定されたアドレスにおけるデー
タの書込み動作及び読出し動作を説明する。

【００４４】データの書込み動作及び読出し動作はライ
トイネーブル信号（以下、ＷＥＢ信号と称する。）のハ
イレベルまたはロウレベルによって決定されるように設
計されている。

【００４５】書込み動作は、ＷＥＢ信号があるレベルの
ときに上記設定されたアドレスにＣＰＵからのデータＤ
_I1〜Ｄ_IBが印加されることによって行なわれる。読出
し動作は、ＷＥＢ信号が上記と逆レベルのときに書込み
を完了している上記それぞれのアドレスのデータＤ₀₁〜
Ｄ_0BがＢビットで出力されることによって行なわれる。〔コントロール信号の働き〕略号は信号の働きを意味
しており、反転記号（バー，Ｂ）が略号の右に付けられ
ているものはその信号が“０”（Low Level）のとき
に、その略号のもつ意味の働きを実行し、Ｂ記号がない
場合は“１”（High Level）のときにそれを実行するこ
とを意味している。

【００４６】Ｃ−ＣＴはＣＰＵからの命令信号すなわち
ＲＥＦＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受け、Ｃ
ＡＳ信号，ＲＡＳ_aＢ信号，ＲＡＳ_bＢ信号，ＷＥＢ信
号，Ｒ_CS 信号をそれぞれ送出する。これらの送出され
るコントロール信号の働きを説明する。

【００４７】ＣＡＳＢ信号は、ロウアドレス信号Ａ₀〜
Ａ_iあるいはカラムアドレス信号Ａ_i+ ₁〜Ａ_jのどちらが
Ｄ−ＲＡＭ内の各チップに送出されているかを区分する
ための信号及びＩＣチップのカラムアドレス信号を取込
むための信号である。

【００４８】ＲＡＳ_aＢ信号はＣＳ₁〜ＣＳ_m信号をタイ
ミングを合わせてＤ−ＲＡＭ内のＩＣチップアレイに供
給するための信号である。

【００４９】ＷＥＢ信号はＤ−ＲＡＭのＩＣチップ内の
メモリセルからのデータの読出し及びメモリセルへのデ
ータの書込みを決定するための信号である。

【００５０】Ｒ_CS信号はリフレッシュ動作の開始及びＡ
ＤＭにおいてアドレス信号Ａ₀〜Ａ_i，Ａ_i+1〜Ａ_jの送出
を禁止すると共にＲＡＣからのリフレッシュアドレス信
号Ｒ₀〜Ｒ_lを送出するための信号である。ＲＡＳ_bＢ信
号はＡＤＭからロウアドレス信号Ａ₀〜Ａ_i及びカラムア
ドレス信号Ａ_i+1〜Ａ_jを時系列多重化信号に変換するた
めの切換えタイミング信号であるとともに、ＲＡＳＢ
（ＲＡＳ₁Ｂ〜ＲＡＳ_mＢ）信号の１つが選択されたと
き、ＡＤＭからはロウアドレス信号Ａ₀〜Ａ_iが出力され
ているように、ロウアドレス信号Ａ₀〜Ａ_iとカラムアド
レス信号Ａ_i+1〜Ａ_jの切換え時期をＲＡＳ_aＢ信号から
遅延させた信号にしている。

【００５１】次に前記ＷＥＢ信号とデータバスドライ
（ＤＢＤ）の関係を説明する。

【００５２】Ｃ−ＣＴから送出されたＷＥＢ信号はＤ−
ＲＡＭ及びＤＢＤに印加される。例えばＷＥＢ信号が高
レベルの時、読出しモードとなり、Ｄ−ＲＡＭのデータ
が出力され、ＤＢＤを介してＣＰＵへ送出される。この
とき、入力データはＷＥＢ信号によりＤＢＤからＤ−Ｒ
ＡＭに取込まないように制御されている。またＷＥＢ信
号が低レベルの時、書込みモードとなり、Ｄ−ＲＡＭの
データ入力端子にＣＰＵから入力データがＤＢＤを介し
て印加され、設定されたアドレスにデータが書込まれ
る。このときＤ−ＲＡＭのデータ出力はＷＥＢ信号によ
りＤＢＤから出力されないように制御されている。

【００５３】〔リフレッシュ動作〕Ｄ−ＲＡＭのメモリ
セル回路ではＭＯＳキャパシタにチャージを貯えること
により情報を保持しており、このチャージはリーク電流
により時間とともに消失する。ここで問題なのは情報
“１”（High Level)のチャージが消失して、情報
“１”と“０”（Low Level）を判別する基準レベルよ
り小さくなると情報“１”が“０”と判別され、誤動作
となってしまうことである。そこで、情報“１”を記憶
させ続けるには電荷が上記基準レベルより減少する前に
電荷をリフレッシュする必要がある。そして、このリフ
レッシュ動作はメモリセルの情報蓄積時間内に必ず行な
わなければならない。従って、このリフレッシュモード
は読出しモードや書込みモードより優先する。

【００５４】次にリフレッシュ動作を図１に従って説明
するまず、リフレッシュ同期発生回路（以下、ＲＳＧと
称する。）はリフレッシュ要求信号（以下、ＲＥＦＲＥ
Ｑと称する。）を（情報蓄積時間）／（リフレッシュサ
イクル数）の周期毎にＣＰＵへ送出している。（なお、
リフレッシュサイクル数はカラムデータ線につながるワ
ード線の数と等価である。）ＣＰＵでは上記ＲＥＦＲＥ
Ｑを受けて、リフレッシュ指示信号（以下、ＲＥＦＧＲ
ＮＴと称する。）を送出する。この時ＣＰＵからはライ
トイネーブル信号（以下、ＷＥＢ信号と称する。）及び
メモリ起動信号（以下、ＭＳと称する。）は送出されな
い。上記ＲＥＦＧＲＮＴがコントロール回路（以下、Ｃ
−ＣＴと称する。)に印加されると、その出力信号であ
るリフレッシュ制御信号(以下、Ｒ_CSと称する。）はア
ドレスマルチプレクサ（以下、ＡＤＭと称する。）及び
リフレッシュアドレスカウンタ（以下、ＲＡＣと称す
る。）に印加される。そうするとＡＤＭではＲ_CS信号に
よってランダム・アクセス用のアドレス信号Ａ₀〜Ａ_jに
代えてリフレッシュ専用のアドレス信号Ｒ₀〜Ｒ_lをＤ−
ＲＡＭに送る。

【００５５】Ｄ−ＲＡＭにおけるリフレッシュ方法は２
つに大別される。その１つはＩＣチップアレイの各列毎
（ＩＣ₁₁，ＩＣ₁₂，……ＩＣ_1Bを１列とする。）に順番
にリフレッシュを行なう方法である。この方法はリフレ
ッシュに要する消費電力が少なくてすむ利点があるが、
リフレッシュに要する時間がかかるという欠点がある。
もう１つの方法は、Ｄ−ＲＡＭの全ＩＣチップアレイ
を同時にリフレッシュする方法である。この方法は図１
には図示していないが、アドレスレシーバからのアドレ
ス信号Ａ_j+1〜Ａ_kがデコーダ（以下、ＤＣＲと称す
る。）を介さずＲＡＳコントロール回路（以下、ＲＡＳ
−ＣＴと称する。）に印加され、ＲＡＳ−ＣＴのすべて
の出力信号ＲＡＳ₁Ｂ〜ＲＡＳ_mＢがあるレベルになり、
Ｄ−ＲＡＭの全列のＩＣが同時に選択されることによっ
てリフレッシュを行なうものである。この利点はリフレ
ッシュに要する時間が少ないということであり、また欠
点は消費電力が多いということである。

【００５６】次にＤ−ＲＡＭのＩＣ内のマトリクスアレ
イにおけるリフレッシュ動作を説明する。

【００５７】ＡＤＭからＤ−ＲＡＭのアドレス端子にリ
フレッシュアドレス信号Ｒ₀〜Ｒ_lが印加され、その後Ｒ
ＡＳＢ信号があるレベルになり、ＩＣマトリクスアレイ
の２の（ｌ＋１）乗本のロウアドレスが順次選択され
る。このとき、ＣＡＳＢ信号は上記と逆レベルとなって
いる。従って、選択されたロウアドレスにつながってい
るメモリセルの情報をセンスアンプ（図示せず）で
“１”及び“０”のレベル差を広げるように増幅するこ
とによってリフレッシュを行なっている。

【００５８】なお、ＷＥＢ信号はリフレッシュ動作時に
Ｄ−ＲＡＭ及びＤＢＤに送出されていないため、ＤＢＤ
からのデータの入出力は行なわれない。

【００５９】〔ＲＡＳ系信号及びＣＡＳ系信号の働き〕
ＲＡＳ系信号（以下、ＲＡＳ−φと称する。）及びＣＡ
Ｓ系信号（以下、ＣＡＳ−φと称する。）の働きを図２
に従って説明する。

【００６０】(１) ＲＡＳ−φ φ_ARはアドレスバッファ制御信号であり、これはアドレ
スバッファ（以下、ＡＤＢと称する。）に印加され、Ａ
ＤＢにラッチされているロウアドレス信号Ａ₀〜Ａ_iに対
応するレベルａ₀，ａ₀Ｂ，……ａ_i，ａ_iＢをロウ・カラ
ムデコーダ（以下、ＲＣ−ＤＣＲと称する。）へ送出す
るか否かを決定する信号である。

【００６１】φ_xはワード線制御信号であり、これはＲ
Ｃ−ＤＣＲに印加され、メモリアレイ（以下、Ｍ−ＡＲ
Ｙと称する。）のロウアドレスを選択するために、選択
された１つの信号をＭ−ＡＲＹへ送出するか否かを決定
する信号である。

【００６２】φ_PAはセンスアンプ制御信号であり、これ
はセンスアンプに印加され、センスアンプを駆動する信
号である。

【００６３】(２) ＣＡＳ−φ φ_ACはアドレスバッファ制御信号であり、これはＡＤＢ
に印加され、ＡＤＢにラッチされている、カラムアドレ
ス信号Ａ_i+1〜Ａ_jに対応するレベルａ_i+1，ａ_i+1Ｂ，…
…ａ_j，ａ_jＢをＲＣ−ＤＣＲへ送出するか否かを決定す
る信号である。

【００６４】φ_Y はカラムスイッチ制御信号であり、こ
れはＲＣ−ＤＣＲに印加され、選択された１つの信号に
よってＭ−ＡＲＹのカラムデータ線に接続されているカ
ラムスイッチを選択する信号である。

【００６５】φ_OPはデータ出力バッファ及び出力アンプ
制御信号であり、これはデータ出力バッファ（以下、Ｄ
ＯＢと称する。）及び出力アンプ（以下、ＯＡと称す
る。）に印加され、Ｍ−ＡＲＹからの読出しデータを出
力データ（Dout）端子へ送出する信号である。

【００６６】φ_RWはデータ入力バッファ制御信号であ
り、これはデータ入力バッファ(以下、ＤＩＢと称す
る）に印加され、入力データ（Din）端子からの書込み
データをＭ−ＡＲＹへ送出させる信号である。

【００６７】φ_RWＢはデータ出力バッファ制御信号であ
り、これはＤＯＢに印加され、書込み動作時にデータを
データ出力（Dout）端子に出力しないようにする信号で
ある。〔Ｄ−ＲＡＭの構成及び動作〕Ｄ−ＲＡＭの構成
を図２に従って説明する。点線で囲まれたブロックはＤ
−ＲＡＭの集積回路（以下、ＩＣと称する。）を示して
いる。

【００６８】上記ＩＣにおいて、二点鎖線で囲まれたブ
ロックはタイミングパルス発生ブロックであり、Ｄ−Ｒ
ＡＭの各回路の動作を制御する信号を発生する回路から
構成されている。

【００６９】次にＤ−ＲＡＭの各回路の動作を図３のタ
イミング図に従って説明する。

【００７０】ロウアドレス信号Ａ₀〜Ａ_iがアドレスバッ
ファ（以下、ＡＤＢと称する。）に取込まれ、ラッチさ
れるとロウアドレス信号Ａ₀〜Ａ_iより遅れてＲＡＳＢ信
号がロウレベルとなる。ここで、ＲＡＳＢ信号をロウア
ドレス信号Ａ₀〜Ａ_iより遅らせる理由はメモリアレイに
おけるロウアドレスとしてロウアドレス信号Ａ₀〜Ａ_iを
確実に取込むためである。

【００７１】次にＲＡＳＢ信号から遅延した信号φ_ARが
ＡＤＢに印加され、上記ラッチされたロウアドレス信号
に対応したレベルａ₀，ａ₀Ｂ，……ａ_i，ａ_iＢをロウ・
カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。）へ送
出する。ＲＣ−ＤＣＲに上記レベルａ₀，ａ₀Ｂ，ａ_i，
ａ_iＢが印加されるとＲＣ−ＤＣＲは選択されたものだ
けハイレベルに留り、選択されないものはロウレベルと
なる動作を行う。

【００７２】そして、上記選択された信号はφ_ARから遅
延した信号φ_XがＲＣ−ＤＣＲに印加されるとＭ−ＡＲ
Ｙへ送出される。ここで、φ_Xがφ_ARより遅らせる理由
はＡＤＢの動作完了後、ＲＣ−ＤＣＲを動作させるため
である。こうしてＭ−ＡＲＹにおけるロウアドレスは、
ＲＣ−ＤＣＲの２の（ｌ＋１）乗本の出力信号のうち、
１本がハイレベルとなるため、それに対応したＭ−ＡＲ
Ｙ内の１本のロウアドレス線が選択されることによって
設定される。

【００７３】次にＭ−ＡＲＹにおける選択された１本の
ロウアドレス線に接続されているメモリセルの“１”又
は“０”の情報をセンスアンプ（以下、ＳＡと称す
る。）でそれぞれ増幅する。このＳＡの動作はφ_PAが印
加されると開始する。

【００７４】その後、カラムアドレス信号Ａ_i+1〜Ａ_jが
ＡＤＢに取込まれ、ラッチされるとカラムアドレス信号
Ａ_i+1〜Ａ_jより遅れてＣＡＳＢ信号がロウレベルとな
る。ここで、ＣＡＳＢ信号をカラムアドレス信号Ａ_i+1
〜Ａ_jより遅らせる理由はメモリアレイにおけるカラム
アドレスとしてカラムアドレス信号を確実に取込むため
である。

【００７５】次にＣＡＳＢ信号から遅延した信号φ_ACが
ＡＤＢに印加されると上記カラムアドレス信号に対応し
たレベルａ_i+1，ａ_i+1Ｂ，……ａ_J，ａ_JＢをＲＣ−ＤＣ
Ｒへ送出する。そしてＲＣ−ＤＣＲは上記と同様の動作
を行う。そして上記選択された信号はφ_ACから遅延した
信号φ_YがＲＣ−ＤＣＲに印加されるとカラムスイッチ
（以下、Ｃ−ＳＷと称する。）へ送出される。こうして
Ｍ−ＡＲＹにおけるカラムアドレスはＡＤ−ＤＣＲの２
の（ｊ−１）乗本の出力信号のうち、１本がハイレベル
となるため、１つのＣ−ＳＷが選択され、このＣ−ＳＷ
に接続されているカラムアドレス線すなわちデータ線が
選択されることによって設定される。

【００７６】このようにして、Ｍ−ＡＲＹ内の１つのア
ドレスが設定される。

【００７７】次に上記のように設定されたアドレスに対
する読出し及び書込み動作を説明する。

【００７８】読出しモードにおいてはＷＥＢ信号はハイ
レベルとなる。このＷＥＢ信号はＣＡＳＢ信号がロウレ
ベルになる前にハイレベルになるように設計されてい
る。なぜなら、ＣＡＳＢ信号がロウレベルになると結果
的にＭ−ＡＲＹの１つのアドレスが設定されるため、そ
の前からＷＥＢ信号をハイレベルにしておき、読出し動
作の準備をして読出し開始時間を短くするためである。

【００７９】また、ＣＡＳ系信号のφ_OPが出力アンプに
印加されると出力アンプがアクティブになり、上記設定
されたアドレスの情報が増幅され、データ出力バッファ
（以下、ＤＯＢと称する。）を介してデータ出力（Dou
t）端子に読み出される。このようにして読出しが行な
われるが、ＣＡＳＢ信号がハイレベルになると読出し動
作は完了する。

【００８０】次に書込みモードにおいてはＷＥＢ信号は
ロウレベルとなる。このロウレベルのＷＥＢ信号とロウ
レベルのＣＡＳＢ信号によりつくられる信号φ_RWがハイ
レベルとなってデータ入力バッファ（以下、ＤＩＢと称
する。）に印加されるとＤＩＢがアクティブになり、入
力データ（Din）端子からの書込みデータを上記Ｍ−Ａ
ＲＹの設定されたアドレスに送出し、書込み動作が行な
われる。

【００８１】このとき、上記φ_RWの反転信号、つまりロ
ウレベルの信号φ_RWＢがＤＯＢに印加され、書込み動作
時に、データの読出しが行なわれないように制御してい
る。〔Ｄ−ＲＡＭトランジスタ回路の構成と動作〕図４Ａは
本発明に先立って本発明者が検討したＤ−ＲＡＭの回路
構成の１例を示す。

【００８２】１．メモリセルＭ−ＣＥＬの構成１ビットのＭ−ＣＥＬは情報蓄積用のキャパシタＣ_Sと
アドレス選択用のＰ−ＭＯＳＱ_Mとからなり、論理
“１”,“０”の情報はキャパシタＣ_Sに電荷があるか、
ないかの形で記憶される。

【００８３】Ｐ−ＭＯＳＱ_Mのゲートはワード線に接続
され、ソース・ドレインの一方はデータ線に、他方はキ
ャパシタＣ_Sに接続されている。

【００８４】２．メモリセルＭ−ＣＥＬのスイッチング
動作Ｐ−ＭＯＳＱ_Mのゲート電圧すなわちワード電圧が
電源電圧Ｖ_CCからしきい値電圧Ｖ_thp（Ｐ−ＭＯＳＱ_M
のしきい値電圧）だけ低下するとＰ−ＭＯＳＱ_Mがオン
し、メモリセルＭ−ＣＥＬの選択が可能となる。

【００８５】またメモリセルにＮ−ＭＯＳを使用した場
合（図示せず）には、ワード電圧を０Ｖから（Ｖ_CC−Ｖ
_thn）（Ｖ_thn；Ｎ−ＭＯＳＱ_Mのしきい値電圧）に変化
させた時、Ｎ−ＭＯＳＱ_Mがオンし、メモリセルの選択
が可能となる。

【００８６】従って、Ｐ−ＭＯＳＱ_Mのスイッチング速
度はＶ_CCと｜Ｖ_thp｜の間だけで、論理“１”，“０”
の情報を決定できるため、Ｎ−ＭＯＳＱ_Mのスイッチン
グ速度よりかなり早い。なお、Ｐ−ＭＯＳＱ_Mのスイッ
チング動作の詳細説明は特願５４−１１９４０３に記載
してあるので省略する。

【００８７】３．センスアンプの構成センスアンプＳＡ₁，ＳＡ₂はアドレス時に折返しデータ
線ＤＬ_1-1，ＤＬ_1-1Ｂに生ずる電位変化の差をタイミン
グ信号φ_PA，φ_PAＢ（センスアンプ制御信号）で決まる
センス期間に拡大するセンスアンプであり、１対の平行
に配置された、折返しデータ線ＤＬ_1-1，ＤＬ_1-1Ｂにそ
の入出力ノードが結合されている。

【００８８】センスアンプＳＡ₁とＳＡ₂は並列に接続さ
れており、両方で１つのセンスアンプと考えることもで
きるが、ＳＡ₁がＮ−ＭＯＳで構成されているのに対
し、ＳＡ₂が反対導電型のＰ−ＭＯＳで構成されている
ところが異なっている。それぞれのセンスアンプは正帰
還差動増幅動作をするための１対の交差接続されたＦＥ
Ｔとそのソース側に接続され、正帰還差動増幅動作を制
御するためのＦＥＴとから成る。

【００８９】センスアンプＳＡ₁とＳＡ₂は前述したよう
に１つのコンプリメンタリーセンスアンプと考えること
もできるので、隣合わせて配置してもよいが、配線、ト
ランジスタ、ウェル領域などの配置、形状を考慮し、効
率良く集積するために、図４Ａのようにお互いに離して
（例えばＭ−ＡＲＹの両端に）配置することもできる。

【００９０】つまり、Ｐ−ＭＯＳで構成されているセン
スアンプＳＡ₂とメモリアレイＭ−ＡＲＹとＮ−ＭＯＳ
で構成されているセンスアンプＳＡ₁ とプリチャージ回
路ＰＣとを分離して配置できるため、チップ内の回路配
置がＰ−ＭＯＳ部とＮ−ＭＯＳ部とで分離可能となり、
効率よく集積することができる。

【００９１】折り返しデータ線ＤＬ_1-1，ＤＬ_1-1ＢはＡ
_l，Ａｕ，Ｍｏ，Ｔａ，Ｗ等の金属で形成されている。
上記金属は抵抗値が非常に小さいため、動作時の上記デ
ータ線の電圧降下が小さく、誤動作を生じない。

【００９２】４．プリチャージ回路の構成プリチャージ回路ＰＣは電源電圧Ｖ_CCの約半分（Ｖ_DP）
にプリチャージするための１対のＮ−ＭＯＳＱ_S2，Ｓ
_S3と両データ線間のプリチャージ電圧のアンバランスを
解消するためのＮ−ＭＯＳＱ_S1とから成り、これらのＮ
−ＭＯＳは図中＊の記号で示したとおり、他のＮ−ＭＯ
Ｓより低いしきい値電圧をもつように設計されている。

【００９３】折り返しデータ線ＤＬ_1-1，ＤＬ_1-1Ｂに結
合されるメモリセルの数は検出精度を上げるため等しく
される。各メモリセルは１本のワード線ＷＬと折返しデ
ータ線の一方との間に結合される。各ワード線ＷＬは１
対のデータ線と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分は双方のデータ線に等しく現われ、差動型の
センスアンプＳＡ₁，ＳＡ₂によって相殺される。

【００９４】５．回路動作図４Ａの回路動作は図４Ｂの動作波形図を参考にしなが
ら説明する。

【００９５】メモリセルの記憶信号を読みだす前にプリ
チャージ制御信号φ_PCがハイレベルのとき（Ｖ_CCより高
い）、Ｎ−ＭＯＳＱ_S2，Ｑ_S3が導通し、折返しデータ
線ＤＬ_1-1，ＤＬ_1-1Ｂの浮遊容量Ｃ_O，Ｃ_OＢが約1／2Ｖ
_CCにプリチャージされる。このときＮ−ＭＯＳＱ_S1も
同時に導通するのでＮ−ＭＯＳＱ_S2，Ｑ_S3によるプリ
チャージ電圧にアンバランスが生じても折返しデータ線
ＤＬ_1-1，ＤＬ_1-1Ｂは短絡され同電位に設定される。Ｎ
−ＭＯＳＱ_S1乃至Ｑ_S3はそれぞれのソース・ドレイン
間に電圧損失が生じないよう＊印のないトランジスタに
比べＶ_thが低く設定されている。

【００９６】一方、メモリセル内のキャパシタＣ_S は書
込まれた情報が論理“０”の場合にほぼ零ボルトの電位
を保ち、論理“１”の場合、ほぼＶ_CCの電位を保ってお
り、データ線のプリチャージ電圧Ｖ_DPは両記憶電位の中
間に設定されている。

【００９７】従って、ワード線制御信号φ_X がハイレベ
ルとなり、所望のメモリセルをアドレスする場合、メモ
リセルに結合される一方のデータ線の電位Ｖ_DLは“１”
の情報が読出された時はＶ_DPより高くなり、“０”の情
報が読出された時はＶ_DPより低くなる。上記データ線の
電位とＶ_DPの電位を維持している他方のデータ線の電位
と比較することにより、アドレスされたメモリセルの情
報が“１”であるか“０”であるか判別することができ
る。

【００９８】上記センスアンプＳＡ₁，ＳＡ₂の正帰還差
動増幅動作は、ＦＥＴＱ_S9，Ｑ_Ｓ４がタイミング信号
（センスアンプ制御信号）φ_ＰＡ，φ_PAＢによって導通
し始めると開始され、アドレシング時に与えられた電位
差にもとづき、高い方のデータ線電位（Ｖ_H）と低い方
のそれ（Ｖ_L）はそれぞれＶ_CCと零電位Ｖ_GND に向かっ
て変化していき、その差が広がる。Ｎ−ＭＯＳＱ_S7，
Ｑ_S8，Ｑ_S9 からなるセンスアンプＳＡ₁ はデータ線の
電位を零電位Ｖ_GNDに下げるのに寄与しており、また
Ｐ−ＭＯＳＱ_S4，Ｑ_S5，Ｑ_S6からなるセンスアンプＳ
Ａ₂はデータ線の電位をＶ_CCにもち上げるのに寄与して
いる。それぞれのセンスアンプＳＡ₁，ＳＡ₂はソース接
地モードで動作する。

【００９９】こうして（Ｖ_L−Ｖ_GND）の電位がセンスア
ンプＳＡ₁のＮ−ＭＯＳＱ_S7，Ｑ_S8，のしきい値電圧Ｖ
_thnと等しくなったとき、センスアンプＳＡ₁の正帰還動
作が終了する。また（Ｖ_CC−Ｈ_H）の電位がセンスアン
プＳＡ₂のＰ−ＭＯＳＱ_S5，Ｑ_S6のしきい値電圧Ｖ_thp
と等しくなったとき、センスアンプＳＡ₂ の正帰還動作
が終了する。最終的にはＶ_Lは零電位に、Ｖ_HはＶ_CCに到
達し、低インピーダンスの状態で安定になる。

【０１００】なお、センスアンプＳＡ₁とＳＡ₂は同時に
動作を開始させても、ＳＡ₁をＳＡ₂より先に動作開始さ
せても、ＳＡ₂をＳＡ₁より先に動作開始させてもどちら
でもよい。読出し速度の点では、ＳＡ₁とＳＡ₂を同時に
動作させた方が高速となるが、貫通電流が流れるため、
消費電力が多くなる。一方、ＳＡ₁またはＳＡ₂の動作開
始時期を異ならせることによって、貫通電流がなくな
り、消費電力が減少する利点があるが、読出し速度の点
では上記よりやや劣る。

【０１０１】図４Ｃは本発明に先立って本発明者が検討
したＤ−ＲＡＭの回路構成の他の例を示す。図４Ａと対
応する部分は同一符号を付す。図４Ａと相違するところ
はＳＡ₁の正帰還動作制御手段をＮ−ＭＯＳＱ_S9，Ｑ
_S10並列接続で構成している点である。

【０１０２】センスアンプＳＡ₁及びＳＡ₂の動作を図４
Ｄに従って説明する。折返しデータ線は予め、約１／２
Ｖ_CCに充電されているものとする。

【０１０３】センスアンプＳＡ₁の正帰還動作制御手段
のＦＥＴＱ_S10がセンスアンプ制御信号φ₁によって導
通することによりＦＥＴＱ_S7またはＦＥＴＱ_S8の１方の
みを導通させ、低い方のデータ線の電位（Ｖ_L）を零電
位Ｖ_GND方向に低下させる。このとき、高い方のデータ
線の電位(Ｖ_H)はＦＥＴＱ_S7またはＦＥＴＱ_S8の１方
が非導通のため、変化しない。なお、ＦＥＴＱ_S10のコ
ンダクタンスはＦＥＴＱ_S9のコンダクタンスよりも小さ
く設計されている。

【０１０４】次にセンスアンプ制御信号φ_PAによってＦ
ＥＴＱ_S9を導通し始めるとセンスアンプＳＡ₁が正帰還
動作を開始し、上記電位Ｖ_Lを零転位Ｖ_GNDに向かって変
化させる。

【０１０５】すなわち、センスアンプ制御信号φ₁によ
って折返しデータ線の電位の差を少し広げてから、セン
スアンプ制御信号φ_PAを印加し、センスアンプＳＡ₁の
正帰還動作を行なわせるようにすると、折返しデータ線
の電位差が小さくても、センスアンプＳＡ₁で増幅する
ことが可能となる。言い換えるとセンスアンプの感度が
よくなる。

【０１０６】次にセンスアンプＳＡ₂の正帰還差動増幅
動作はＦＥＴＱ_S4がセンスアンプ制御信号φ_PA又はφ₂
によって導通し始めると開始され、高い方のデータ線の
電位（Ｖ_H）はＶ_CCに向かって上昇する。データ線の電
位は、最終的にＶ_Lは零電位に、Ｖ_HはＶ_CCに到達し、低
インピーダンスの状態で安定になる。

【０１０７】〔Ｄ−ＲＡＭトランジスタ回路の時系列的
な動作〕図４Ａに従って、Ｄ−ＲＡＭトランジスタ回路
の時系列的な動作を説明する。

【０１０８】１．読出し信号量情報の読み出しはＰ−ＭＯＳＱ_MをＯＮにしてＣ_Sを共
通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの電位
がＣ_Sに蓄積された電荷量に応じてどのような変化がお
きるかをセンスすることによって行なわれる。データ線
ＤＬの浮遊容量Ｃ₀に前もって充電されていた電位を電
源電圧の半分、つまり１／２Ｖ_CCとするとＣ_Sに蓄積さ
れていた情報が“１”（Ｖ_CCの電位）であった場合、ア
ドレス時においてデータ線ＤＬの電位（Ｖ_DL）“１”は
Ｖ_CC・（Ｃ₀＋２Ｃ_S）／２（Ｃ₀＋Ｃ_S）となり、それが
“０”(０Ｖ）あった場合、(Ｖ_DL）“０”はＶ_CC・Ｃ₀
／２（Ｃ₀＋Ｃ_S）となる。ここで論理“１”と論理
“０”との間の差すなち検出される信号量△Ｖ_Sは、 △Ｖ_S＝（Ｖ_DL）“１”−（Ｖ_DL）“０” ＝Ｖ_CC・Ｃ_S／（Ｃ₀＋Ｃ_S）＝（Ｃ_S／Ｃ₀)・Ｖ_CC／｛１＋(Ｃ_S／Ｃ₀)｝となる。

【０１０９】メモリセルを小さくし、かつ共通のデータ
線に多くのメモリセルをつないでも高集積大容量のメモ
リマトリクスにしてあるため、Ｃ_S《Ｃ₀、すなわち（Ｃ
_S／Ｃ₀)は１に対して殆んど無視できる値となってい
る。従って、上式は△Ｖ_S≒Ｖ_C _C・（Ｃ_S／Ｃ₀)で表わさ
れ、△Ｖ_Sは非常に微少な信号となっている。

【０１１０】２．読み出し動作プリチャージ期間前述のプリチャージ動作と全く同一である。

【０１１１】ロウアドレス期間タイミング信号（アドレスバッファ制御信号）φ_AR（図
３参照）のタイミングでアドレスバッファＡＤＢから供
給されたロウアドレス信号Ａ₀ないしＡ_jはロウ・カラム
デコーダＲＣ−ＤＣＲによってデコードされ、ワード線
制御信号φ_Xの立上りと同時にメモリセルＭ−ＣＥＬの
アドレシングが開始される。

【０１１２】その結果、折返しデータ線ＤＬ_1-1，ＤＬ
_1-1Ｂの間には前述した通りメモリセルの記憶内容にも
とづきほぼ△Ｖ_Sの電圧が生じる。

【０１１３】センシングタイミング信号（センスアンプ制御信号）φ_PAによりＮ
−ＭＯＳＱ_S9が導通し始めると同時にセンスアンプＳ
Ａ₁は正帰還動作を開始し、アドレス時に生じた△Ｖ_Sの
検出信号を増幅する。この増幅動作と同時もしくは増幅
動作開始後タイミング信号φ_PAによりセンスアンプＳＡ
₂が正帰還動作を開始し、論理“１”のレベルをＶ_CCに
回復する。

【０１１４】データ出力動作タイミング信号（アドレスバッファ制御信号）φ_ACに同
期してアドレスバッファＡＤＢから送られてきたカラム
アドレス信号Ａ_i+1ないしＡ_jはロウ・カラムデコーダＲ
Ｃ−ＤＣＲで解読され、次いでタイミング信号（カラム
スイッチ制御信号）φ_Yによって選択されたカラムアド
レスにおけるメモリセルＭ−ＣＥＬの記憶情報がカラム
スイッチＣ−ＳＷ₁を介してコモン入出力線ＣＤＬ₁，Ｃ
ＤＬ₁Ｂに伝達される。

【０１１５】次にタイミング信号（データ出力バッファ
及び出力アンプ制御信号）φ_OPによって出力アンプ・デ
ータ出力バッファＯＡ＆ＤＯＢが動作し、読み取った記
憶情報がチップの出力端子Doutに送出される。なおこの
ＯＡ＆ＤＯＢは書込み時にはタイミング信号(データ出
力バッファ制御信号)φＲＷＢにより不動作される。

【０１１６】３．書き込み動作ロウアドレッシング期間プリチャージ，アドレッシング，センシング動作は前述
の読み出し動作と全く同じである。従って折返しデータ
線ＤＬ_1-1，ＤＬ_1-1Ｂには入力書込み情報のDinの論理
値にかまわず本来書込みを行なうべきメモリセルの記憶
情報が読み出される。この読み出し情報は後述の書込み
動作によって無視されることになっているのでここまで
の動作は実質的にはロウアドレスの選択が行なわれてい
ると考えてよい。

【０１１７】書き込み期間読み出し動作と同様タイミング信号（カラムスイッチ制
御信号）φ_Yに同期して選択されたカラムに位置する折
返しデータ線ＤＬ_1-1，ＤＬ_1-1ＢがカラムスイッチＣ−
ＳＷ₁を介してコモン入出力線ＣＤＬ₁，ＣＤＬ₁Ｂに結
合される。

【０１１８】次にタイミング信号（データ入力バッファ
制御信号）φ_RWに同期してデータ入力バッファＤＩＢか
ら供給される相補書き込み入力信号ｄ_in，ｄ_inＢがカラ
ムスイッチＣ−ＳＷ₁を介してメモリセルＭ−ＣＥＬに
書き込まれる。このとき、センスアンプＳＡも動作して
いるがデータ入力バッファＤＩＢの出力インピーダンス
が低いので、折返しデータ線ＤＬ_1-1，ＤＬ_1-1Ｂに現わ
れる情報は入力Dinの情報によって決定される。

【０１１９】４．リフレッシュ動作リフレッシュはメモリセルＭ−ＣＥＬに記憶された失わ
れつつある情報を一旦カラム共通データ線ＤＬに読み出
し、読み出した情報をセンスアンプＳＡ₁，ＳＡ₂によっ
て回復したレベルにして再びメモリセルＭ−ＣＥＬに書
き込むことによって行なわれる。従ってリフレッシュの
動作は読み出し動作で説明したところのロウアドレッシ
ングないしセンシング期間の動作と同様である。ただし
この場合、カラムスイッチＣ−ＳＷ₁は不動作にして全
カラム同時にかつ各ロウ順番にリフレッシュが行なわれ
る。

【０１２０】以上図４Ａ，図４Ｃに示した半導体メモリ
においてはセンス時の基準電圧はメモリセルに記憶され
る２値情報の中間の電位に設定されるので基本的にはダ
ミーワード線，ダミーセルは不要であるが、本発明にお
いては先にも述べたように、データ線に発生する雑音を
相殺するためにダミーワード線，ダミーセルを付加して
いる。以下、その具体例を説明する。

【０１２１】図４Ｅに本発明を図４ＡのＤ−ＲＡＭに適
用した場合の回路構成の実施例を示す。図４Ａと対応す
る部分は同一符号を示す。図４Ａと相違するところは折
り返しデータ線にダミーセルＤ−ＣＥＬを接続している
点である。

【０１２２】ダミーセルＤ−ＣＥＬの構成はＰ−ＭＯＳ
Ｑ_D1とＰ−ＭＯＳＱ_D2の直列接続回路からなり、Ｐ−Ｍ
ＯＳＱ_D1のゲートはダミーワード線ＤＷＬに、ソース・
ドレインの一方はデータ線に、他方はＰ−ＭＯＳＱ_D2の
ソース・ドレインの一方に接続されており、他方は接地
されている。

【０１２３】ダミーセルＤ−ＣＥＬには基準電位と蓄え
る容量Ｃ_dsは必要ない。なぜなら、データ線に基準電位
をプリチャージさせるからである。ダミーセルＤ−ＣＥ
ＬはメモリセルＭ−ＣＥＬと同じ製造条件、同じ設計定
数で作られている。

【０１２４】ダミーセルＤ−ＣＥＬはメモリ情報の書き
込み及び読み出し動作時等に折り返しデータ線に発生す
る種々の雑音を相殺する働きをもっている。

【０１２５】図５Ａは図４ＡのＤ−ＲＡＭにおいて一個
のメモリセルＭ−ＣＥＬの素子構造を示す斜断面図であ
り、１はＰ型半導体基板、２は比較的厚い絶縁膜（以下
フィールド絶縁膜という）、３は比較的薄い絶縁膜（以
下ゲート絶縁膜という）、３は４および５はＰ＋型半導
体領域、６は第１多結晶シリコン層、７はＰ型表面反転
層、８は第２多結晶シリコン層、９はＰＳＧ（リン・シ
リケート・ガラス）層、１０はアルミニウム層、１００
はＮ型ウエル領域を示す。

【０１２６】一個のメモリセルＭ−ＣＥＬ中のＭＯＳＱ
_Mは、その基板，ウエル領域，ドレイン領域，ソース領
域，ゲート絶縁膜およびゲート電極が上述のＰ型半導体
基板１，Ｎ型ウエル領域１００，Ｐ＋型半導体領域４，
Ｐ＋型半導体領域５，ゲート絶縁膜３および第２多結晶
シリコン層８によってそれぞれ構成される。第２多結晶
シリコン層８は、例えば図４Ａに示したワード線ＷＬ
_1-2として使用される。Ｐ＋型半導体領域５に接続され
たアルミニウム層１０は例えば図４Ａに示したデータ線
ＤＬ_1-2として使用される。

【０１２７】一方、メモリセルＭ−ＣＥＬ中の記憶用キ
ャパシタＣ_Sは、一方の電極，誘電体層および他方の電
極が、第１多結晶シリコン層６，ゲート絶縁膜３および
Ｐ型表面反転層７によってそれぞれ構成される。すなわ
ち、第１多結晶シリコン層６は接地電圧Ｖ_SSが印加され
ているため、この接地電圧Ｖ_SSはゲート絶縁膜３を介し
ての電界効果によってＮ型ウエル領域１００の表面にＰ
型表面反転層７を誘起せしめる。

【０１２８】なお、上記メモリセルＭ−ＣＥＬ中のＭＯ
ＳＱ_MはＰチャンネル型の場合を示したが、上記導電型
をすべて異なる導電型に変えればＮチャンネル型のＭＯ
ＳＱ_Mを形成することができる。

【０１２９】本発明におけるダミーセルは、前述しかつ
図４Ｅに示すように容量Ｃ_dsを形成し、メモリセルと同
じ製造条件、同じ設計定数で形成しても良いが、図５Ｂ
に示すように容量Ｃ_dsを設けなくても良い。

【０１３０】図５Ｂは容量Ｃ_dsを省略した場合の一個の
ダミーセルＤ−ＣＥＬの素子構造を示す斜断面図であ
る。図５Ｂにおいて、特に、１１，１２，１４はＰ＋型
半導体領域、１７及び１８は第２多結晶シリコン層、１
９はアルミニウム層を示す。

【０１３１】一個のダミーセルＤ−ＣＥＬ中のＭＯＳＱ
_D1は、その基板，ウエル領域，ソース領域，ドレイン領
域，ゲート絶縁膜及びゲート電極がＰ型半導体基板１，
Ｎ型ウエル領域１００，Ｐ＋型半導体領域１１，Ｐ＋型
半導体領域１２，ゲート絶縁膜３及び第２多結晶シリコ
ン層１７によってそれぞれ構成される。そして、この第
２多結晶シリコン層１７は、例えば図４Ｅに示したダミ
ーワード線ＤＷＬ_1-2としてＮ型ウエル領域１００上に
延びている。Ｐ型半導体領域に接続されたアルミニウム
層１９は、例えば図４Ｅに示したダミーデータ線ＤＬ
_1-1としてＰ型半導体基板１上に延びいている。ダミー
セルＤ−ＣＥＬ中のＭＯＳＱ_D2はその基板，ウエル領
域，ソース領域，ドレイン領域，ゲート絶縁膜およびゲ
ート電極がＰ型半導体領域１，Ｎ型ウエル領域１００，
Ｐ＋型半導体領域１２，Ｐ＋型半導体領域１４，ゲート
絶縁膜３および第２多結晶シリコン層１８によってそれ
ぞれ構成される。そして、この多結晶シリコン層１８に
は、例えば図４ＥのダミーセルＣ−ＣＥＬ内に図示した
ディスチャージ信号φ_dcが印加される。

【０１３２】なお、上記ダミーセルＤ−ＣＥＬ中のＭＯ
ＳＱ_D1およびＱ_D2はＰチャンネル型の場合を示したが、
上記導電型を全て異なる導電型に変えれば、Ｎチャンネ
ル型のＭＯＳＱ_D1，Ｑ_D2を形成することができる。

【０１３３】図６に本発明のＤ−ＲＡＭのダミーセルＤ
−ＣＥＬの構成を示す。

【０１３４】Ｎ型ウエル領域１００の表面の一部分には
フィールド絶縁膜２が形成され、Ｎ型ウエル領域１００
の表面の他の部分にはゲート絶縁膜３が形成されてい
る。

【０１３５】Ｐ＋型半導体領域１４は複数のダミーセル
Ｄ−ＣＥＬ中のＭＯＳＱ_D1のゲート電極を構成してい
る。一方、図４Ｅに示したディスチャージ制御信号φ_dc
を印加するために図５Ｂ中の第２多結晶シリコン層１８
によって形成されたところの制御信号線φ_dc−_L1がダミ
ーワード線ＤＷＬ_1-1から離されるとともにこれと平行
に延びている。制御信号線φ_dc−_L1はダミーセルＤ−Ｃ
ＥＬ中のＭＯＳＱ_D1のゲート電極を構成している。同様
にダミーワード線ＤＷＬ_1-1および制御信号φ_dc−_L1と
平行にダミーワード線ＤＷＬ_1-2および制御信号線φ_dc
−_L2が延びている。そして、データ線ＤＬ_1-1，ＤＬ
_1-1Ｂ，ＤＬ_1-2，ＤＬ_1-2Ｂが図５に示すようにメモリ
アレイＭ−ＡＲＹから延びている。ＤＬＢ_1-1はコンタ
クトホールＣＨ２を介してダミーセルＤ−ＣＥＬ中のＭ
ＯＳＱ_D1のソース領域に接続され、ＤＬＢ_1-2も同様に
コンタクトホールＣＨ４を介して他のＤ−ＣＥＬ中のＭ
ＯＳＱ_D1のソース領域に接続されている。

【０１３６】

【発明の効果】ダミーセルの付加により、メモリ情報の
書き込み及び読み出し動作時等すなわちワード線選択時
等にデータ線に発生する雑音を相殺することができる。

【図面の簡単な説明】

【図１】ダイナミックメモリシステム図

【図２】Ｄ−ＲＡＭブロックダイアグラム

【図３】Ｄ−ＲＡＭのタイミングダイアグラム

【図４Ａ】本発明に先立って検討されたＤ−ＲＡＭブロ
ックダイアグラム

【図４Ｂ】本発明に先立って検討されたＤ−ＲＡＭタイ
ミングダイアグラム

【図４Ｃ】本発明に先立って検討された他のＤ−ＲＡＭ
ブロックダイアグラム

【図４Ｄ】本発明に先立って検討された他のＤ−ＲＡＭ
タイミングダイアグラム

【図４Ｅ】本発明のＤ−ＲＡＭブロックダイアグラム

【図５Ａ】メモリセルの素子構造図

【図５Ｂ】ダミーセルの素子構造図

【図６】メモリアレイ及びダミーアレイのレイアウトパ
ターン図

【符号の説明】ＳＡ₁，ＳＡ₂…センスアンプ、ＰＣ…プリチャージ回
路、ＣＤＬ，ＣＤＬＢ…コモンデータ線、Ｍ−ＣＥＬ…
メモリセル、ＭＳ…メモリ起動信号、ｎｋ…ｎｋビット
集積回路、ＤＬ，ＤＬＢ…データ線、ＷＬ…ワード線、
ＲＥＦＧＲＮＴ…リフレッシュ指示信号、ＲＥＦＲＥＱ
…リフレッシュ要求信号、ＷＥＢ…ライトイネーブル信
号、ＣＳ₁〜ＣＳ_m…チップ選択制御信号、ＣＨ…コンタ
クトホール、１００…Ｎ型ウエル領域、２…フィールド
絶縁膜、３…ゲート絶縁膜、６…第１多結晶シリコン
膜、７…Ｐ型表面反転層、８，１７，１８…第２多結晶
シリコン膜、９…ＰＳＧ層、１０，１９…アルミニウム
層、４，５，１１，１２，１４…Ｐ＋型半導体領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者生崎邦彦東京都小平市上水本町1450番地株式会社日立製作所コンピュータ事業本部デバイス開発センター内 (72)発明者川本洋東京都小平市上水本町1450番地株式会社日立製作所コンピュータ事業本部デバイス開発センター内

Claims

【特許請求の範囲】

【請求項１】複数のデ−タ線対とそれぞれデ−タ線対に
交差するようにされた複数のワ−ド線と複数のメモリセ
ルとを有するメモリアレイと、上記デ−タ線対にあらわ
れる信号量の差を増幅するように正帰還動作する差動ア
ンプと、上記差動アンプの動作を制御する制御手段と、
プリチャ−ジ回路とを備えてなる半導体メモリであっ
て、上記差動アンプは、第１差動アンプと第２差動アンプか
らなり、第１差動アンプは第１ＰチャンネルＦＥＴと第
２ＰチャンネルＦＥＴから構成されるとともに、上記第
１ＰチャンネルＦＥＴのゲ−トは上記第２Ｐチャンネル
ＦＥＴのドレインに接続され、かつ上記第２Ｐチャンネ
ルＦＥＴのゲ−トは上記第１ＰチャンネルＦＥＴのドレ
インに接続され、上記第１、第２ＰチャンネルＦＥＴの
ソ−スは共通接続される構成とし、上記第２差動アンプ
は第１ＮチャンネルＦＥＴと第２ＮチャンネルＦＥＴか
ら構成されるとともに、上記第１ＮチャンネルＦＥＴの
ゲ−トは上記第２ＮチャンネルＦＥＴのドレインに接続
され、かつ上記第２ＮチャンネルＦＥＴのゲ−トは上記
第１ＮチャンネルＦＥＴのドレインに接続され、上記第
１、第２ＮチャンネルＦＥＴのソ−スは共通接続される
構成とし、上記第１ＰチャンネルＦＥＴのドレイン及び
上記第１ＮチャンネルＦＥＴのドレインは上記デ−タ線
対の一方に結合され、上記第２ＰチャンネルＦＥＴのド
レイン及び上記第２ＮチャンネルＦＥＴのドレインは上
記デ−タ線対の他方に結合されてなり、上記制御手段は第１電源電圧が供給される第１電源端子
と上記第１、第２ＰチャンネルＦＥＴのソ−スとの間に
設けられた第３ＰチャンネルＦＥＴからなる第１制御手
段と、上記第１電源電圧より低い第２電源電圧が供給さ
れる第２電源端子と上記第１、第２ＮチャンネルＦＥＴ
のソ−スとの間に設けられた第３ＮチャンネルＦＥＴを
少なくとも備えてなる第２制御手段とを有し、上記プリチャ−ジ回路は上記正帰還動作が開始される前
において各デ−タ線対をメモリセルに記憶される２値情
報の中間の電位にせしめるように構成されてなり、さらに上記一方のデータ線に交差するようにされた第１
のダミーワード線及び他方のデータ線に交差するように
された第２のダミーワード線と、上記それぞれの交差部
に形成された第１及び第２のダミーセルとを設けてなる
ことを特徴とする半導体メモリ。
【請求項２】上記複数のワード線及び第１及び第２のダ
ミーワード線は、データ線対の両方に交差するようにさ
れてなることを特徴とする特許請求の範囲第１項記載の
半導体メモリ。
【請求項３】上記プリチャ−ジ回路は上記デ−タ線対間
に両方のデ−タ線をショ−トさせるためのスイッチ手段
を有することを特徴とする特許請求の範囲第２項記載の
半導体メモリ。