JPH023155A

JPH023155A - 半導体メモリ

Info

Publication number: JPH023155A
Application number: JP63114653A
Authority: JP
Inventors: Katsuhiro Shimohigashi; 下東　勝博; Hiroo Masuda; 弘生増田; Kunihiko Ikuzaki; 生崎　邦彦; Hiroshi Kawamoto; 洋川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1990-01-08
Also published as: JPH0456397B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体メモリ、特にＭＯＳＦＥＴ（Ｍｅｔａ
ｌ−Ｏｘｉｄｅ　−Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｆｉ
ｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）で代表
されるＭＩＳＦＥＴ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏ
ｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ＦｉｅｌｄＥｆｆｅ
ｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下ＭＯ８と略記する）
で構成された半導体メモリに関する。

なお、以下ＰチャンネルＭＯ８ＦＥＴ並びＫＮチャンネ
ルＭＯ８ＦＥＴはそれぞｔｔＰ−ＭＯＳ。

Ｎ−ＭＯＳと呼び、両者を組み合わせた相補型（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ　）　Ｍ　ＯＳ　Ｆ　Ｅ　ＴはＣ
ＭＯ８と呼ぶ。また、センスアンプに接続された１対の
データ線が互いに平行に形成されているものを折返しデ
ータ線と名付けろことにする。

本発明の１つの目的は、α線による誤動作の確率を低減
できる半導体メモリを提供することである。

本発明の他の目的はセンス時に論理′″１″の読出し情
報並びに論理゛０”の読出し情報のいずれに対しても両
電源電圧に近い出力電位が安定な状態で得られるセンス
アンプを提供することである。

本発明の他の目的は上記安定動作するセンスアンプとα
線に強いメモリセルとが同一の製造プロセスで得られる
半導体メモリを提供することである。

本発明の他の目的はメモリセルの情報の読出しスピード
を高速にでき、かつ消費電力な低減できる半導体メモリ
を提供することである。

本発明の他の目的は折返しデータ線に上記安定動作する
センスアンプを接続した、新規かつ雑音を低減できる半
導体メモＩＪ　を提供することである。

本発明の他の目的は折返しデータ線にコンプリメンタリ
センスアンプを接続してチップレイアラトラ効率よく行
なった小型の半導体メモＩＪ　Ｙ提供することである。

本発明の一実施例によればＰ型半導体基板に同一プロセ
スで形成された複数のＮ型ウェル領域が設けられ、それ
らの各表面にメモリ化ｙとなるＰチャンネルＭＩＳＦＥ
’ｌ’とコンプリメンタリセンスアンプのＰチャンネ＃
ＦＥＴ対が形成された半導体メモリが提供される。この
ようなメモリによれば通常のコンプリメンタリＭＯ３Ｉ
Ｃプロセスを使用するだけでα線に強いメモリセルと高
速かつ安定なセンスアンプとが同時に得られる。

またメモリセルＹＰ−ＭＯ８にして、ワード電圧を電源
電圧ＶＣＣと（Ｖｃｃ−Ｉ　Ｖｔｈｐ　ｌ　）の範囲で
変化させるだけで、情報゛ｌ″、゛０″の選択が可能と
なるため、高速動作可能なメモリが得られる。

本発明の他の実施例によれば、折返しデータ線にコンプ
リメンタリ　センスアンプを接続した半導体メモリが提
供される。このようなメモリによればデータ線のピッチ
方向に対して、従来のほぼ２倍のレイアウト上の面積的
余裕がでてくるので高集積化が可能となる。

本発明の他の実施例によれば上記折り返しデータ＃’に
メそりセルの論理゛１″と′０”の中間の電位にプリチ
ャージする手段を備えた半導体メモリが提供される。こ
のようなメモリによれば論理゛１″とＯ”の電位の半分
だけデータ線の電位が変化すれば読出し時間が決まるた
め、高速かつ低消費電力のメモリが得られる。

また、ワード線とデータ線とのカップリングノイズは折
り返しデータ線にそれぞれプラスとマイナスのノイズが
発生するため、相殺される。

さらに、データ線をメモリセルの論理１１″と０”の中
間の電位にプリチャージして、基準電位とするため、ダ
ミーセルも不要とすることもでき、チップ面積の小さい
メモリが得られる。

本発明の他の実施例によれば上記センスアンプのＰチャ
ンネルＦＥＴ対の正帰還動作とＮチャンネルＦＥＴ対の
正帰還動作の開始時期を異ならせているため、貫通電流
が無くなり、低消費電力のメモリが得られる。

本発明の他の実施例によれば上記コンプリメンタリ　セ
ンスアンプのＰチャンネルＦＥＴ対とＮチャンネルＦＥ
Ｔ対をメモリアレーの両端に配置してなる半導体メモリ
が提供される。このようなメモリによればチップ内のレ
イアウトｔＰチャンネル群とＮチャンネル群とに分離す
ることができるため、効率よく集積化することが可能と
なる。

本発明の他の実施例によれば上記折り返しデータ線を人
ｔで形成しているため、配線抵抗が非常に小さく、信頼
性の高い動作が可能となる。

本発明の他の実施例によればメモリセルな形成するＮ型
ウェル領域をエピタキシャル構造にした半導体メモリが
提供される。このようなメモリによれば所望の濃度で均
一なウェルを得ろことができろため、しきい値電圧を制
御できろとともに接合容量を拡散の場合より小さくでき
るため高速なメモリが得られる。またウェル表面濃度？
拡散の場合より小さくできるため、耐圧の大きなメモリ
が得られる。

本発明の他の実施例によれば上記複数のＮ型ウェル領域
にウェルバイアス用配線をデータ線と平行に形成した半
導体メモリが提供される。このようなメモリによればウ
ェル電圧がほぼ均一になり、かつウェル抵抗７小さくで
きろため、雑音の影響の少ないメモリが得られる。

本発明の他の実施例によれば上記メモリセルを形成する
ウェル領域と上記センスアンプを形成するウェル領域を
分離した半導体メモリが提供される。このようなメモリ
によればセンスアンプで発生した雑音がメモリセルに影
響を与えないため、信頼度の高い動作が可能となる。

〔ダイナミックメモリシステムの構成及び動作〕ダイナ
ミックメモリシステムの構成をｇｇ１図に従って説明す
る。まず、点線で囲まれたブロックダイアダラムはダイ
ナミックメモリシステムを示しており、このシステムは
Ｄ−ＲＡＭ　ＩＣＡＲＲＡＹ　（以下、Ｄ−ＲＡＭと称
する。）並びに計算機の中央処理装置（以下、ＣＰＵと
称する、図示せず。〕とＤ−ＲＡＭとの間のインターフ
ェイス回路から構成されている。

次に上記ダイナミックメモリシステムとＣＰＵとの間の
入出力信号を説明する。まず、アドレス信号Ａ、−Ａｋ
はＤ−ＲＡＭのアドレスを選択する信号である。ＲＥＦ
ＧＲＮＴはＤ−ＲＡＭのメモリ情報をリフレッシュさせ
る、リフレッシュ指示信号である。ＷＥはライトイネー
ブル信号であり、Ｄ−ＲＡＭにおけるデータの読出し及
び書込み命令信号である。ＭＳはＤ−ＲＡＭのメモリ動
作を開始させる、メモリ起動信号である。Ｄ１〜Ｄ。

はＣＰＵとＤ−ＲＡＭとを結ぶデータバスにおける入出
力データである。ＲＥＦＲＥＱはＤ−ＲＡＭのメモリ情
報のりフレッシェ要求信号である。

次にダイナミックメモリシステム’ｉＤ−ＲＡＭと上記
インターフェイス回路に分けて説明する。

まず、Ｄ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと
称する。なお、１にビットは２１’：１０２４ビツトｖ
示している。）を列にｍ個、行にＢ個配列し、　（ｎＸ
ｍ）　ワードｘＢビットのマトリクス構成されたＩＣア
レイより成っている。

次にインターフェイス回路を説明する。ＲＡＲはＣＰＵ
から送出されるアドレス信号Ａ０〜Ａｋのうちアドレス
信号Ａ０〜Ａｉを受信し、Ｄ−ＲＡＭの動作にあったタ
イミングのアドレス信号に変換するロウアドレスレ７−
バであり、ＣＡＲは上記アドレス信号Ａ０〜Ａｋのうち
、アドレス信号Ａ　ｉ　＋　１〜Ａｊを受信し、Ｄ−Ｒ
ＡＭの動作にあったタイミングのアドレス信号に変換す
るカラムアドレスレシーバであり、ＡＤＲは上記アドレス信号Ａ０〜Ａｋのうち、アドレス
信号Ａｊ＋１〜Ａｋを受信し、Ｄ−ＲＡＭの動作にあっ
たタイミングのアドレス信号に変換するアドレスレシー
バであ、ｂ。

ＤＣＲはＤ−ＲＡＭのチップを選択するためのチップ選
択制御信号（以下、Ｃ８，〜Ｃ８ｍと称する。ｍ　＝＝
　２　”−Ｊ　）を送出するデコーダである。

ＲＡＳ−ＣＴはＤ−ＲＡＭの動作にあったタイミングの
チップ選択信号及びロウアドレス取込用信号を送出する
ＲＡＳコントロール回路である。

ＡＤＭは上記アドレス信号Ａ０〜Ａｉ並びにＡ　ｉ＋１
〜Ａｊを時系列的に多重化してＤ−ＲＡＭに送出するア
ドレスマルチプレクサである。

Ｒ２ＯはＤ−ＲＡＭのメモリ情報をリフレッシュするタ
イミングを決めるリフレッシュ同期発生回路である。

ＲＡＣはＤ−ＲＡＭのメモリ情報をリフレッシュするた
めにリフレッシュアドレス信号Ｒ６−１１ｔを送出する
リフレッシュアドレスカウンタである。

ＤＢＤはＣＰＵとＤ−ＲＡＭとの間のデータ入出力がＷ
Ｅ傷信号より切換えられるデータバスドライバである。

Ｃ−ＣＴは上記ＲＡＣ，ＡＤＭ、ＲＡＳ−ＣＴ。

ＤＢＤ　、Ｄ−ＲＡＭを制御する信号を送出するコント
ロール回路である。

次にダイナミックメモリシステム内におけるアドレス信
号の働きを説明する。

ＣＰＵから送出されるアドレス信号Ａ、−Ａｋはダイナ
ミックメモリシステム内でアドレス信号Ａｏ−Ａｊ　と
アドレス信号Ａ　ｊ　＋　ｔ　〜Ａ　ｋの２つの機能に
分離される。

すなわち、アドレス信号Ａ０〜ＡｊはＤ−ＲＡＭの各チ
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。

また、アドレス信号Ａ　ｊ　＋　１〜Ａｌ（はＤ　−Ｒ
ＡＭのチップからみた場合、そのチップ全体を選ぶか否
かのチップ選択信号になる。

ここでアドレス信号Ａ　ｏ　”’−Ａ　ｊはＤ−ＲＡＭ
のＩＣチップ内のマトリクスに合わせて、アドレス信号
Ａ０〜Ａｉ′？：ＩＣチップアレイのロウ選択に、Ａ　
ｉ　４１〜Ａｊ’＆ＩＣチツプアレイのカラム選択に割
り当てるように設計されている。

次にダイナミックメモリシステム内における回路動作を
説明する。

はじめにＲＡＳ信号、ＲＡＳ＋−ＲＡ８ｍ信号。

ＲＡＳａ信号、ＲＡＳｂ信号はロウアドレスストローブ
信号であり、ＣＡＳ信号はカラムアドレスストローブ信
号である。

まず、アドレス信号Ａ０〜Ａｉ　、Ａｉ＋ｔ〜Ａｊはそ
れぞれＲＡＲ，ＣＡＲを介してＡＤＭに印加される。

ＡＤＭにおいて、ＲＡＳｂ信号があるレベルになるとロ
ウアドレス信号Ａ０〜Ａｉが送出され、Ｄ−ＲＡＭのア
ドレス端子に印加される。このとき、カラムアドレス信
号Ａ　ｉ　＋　ｓ　”−Ａ　ｊは送出されないよう釦な
っている。

次にＲＡＳｂ信号が上記と逆レベルになるとカラムアド
レス信号Ａｉ＋１〜ＡｊがＡＤＭから送出され、上記ア
ドレス端子に印加される。このとき、ロウアドレス信号
Ａ０〜ＡｉはＡＤＭから送出されな〜・ようになってい
る。

このようにして上記アドレス信号Ａ、〜人ｉ及びＡｉｄ
１〜ＡｊはＲＡＳｂ信号のレベル忙より時系列的ＫＤ−
ＲＡＭのアドレス端子に印加される。

なお、ＡＤＭ及びＲＡＣにリフレッシュ制御信号ＲＣＳ
が印加されていないため、リフレッシュアドレス信号Ｒ
０〜Ｒ４はＡＤＭから送出されないようになっている。

また、チップ選択信号Ａｊ＋ｔ〜ＡｋはＤＣＲ”ｋ通し
て主としてＤ−ＲＡＭ内のチップを選択する、−ｊチップ選択制御信号Ｃ８，〜Ｃ８ｍ（ｍ＝２　　　）に
変換され、さらにＲＡＳａ信号によってタイミングが制
御されたＲＡＳ、−ＲＡＳｍ信号に変換され、チップ選
択用信号及びロウアドレス取込み用信号として使われる
。

次にＤ−ＲＡＭの各列におけるチップ内のアドレスの設
定動作を説明する。

まず、ロウアドレス信号Ａ（＋−ＡｉがＤ−ＲＡＭのす
べてのＩＣチップのアドレス端子に印加される。

その後、ＲＡＳ、　〜ＲＡＳｍ信号のうち、１つの信号
たとえばＲＡＳ、信号があるレベルになると最上段のＢ
個のＩＣが選択されると仮定する。

このとき、上記ＩＣ（ＩＣ，、、ＩＣ，、、・・・Ｉ　
ＣｓＢ　）チップ内のメモリマトリクスアレイのロウア
ドレスに上記ロウアドレス信号Ａ０〜Ａｉが取込まれる
。ここで、上記ロウアドレス信号Ａ０〜ＡｉがＲＡＳ、
信号よりも前に上記ＩＣに印加される理由はＲＡＳ、４
号が上記ロウアドレス信号Ａ０〜Ａｉよりも前に印加さ
れると、ロウアドレス信号以外の信号を取込む可能性が
あるからである。

次にカラムアドレス信号Ａ　ｉ　＋　ｔ〜ＡｊがＤ−Ｒ
ＡＭのすべてのＩＣチップのアドレス端子に印加される
。

その後、ＲＡＳ、信号から遅延したＣＡＳ信号があるレ
ベルになると上記最上段のｎｋ％Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａ　ｉ＋　１　＝　Ａ　ｊが取込まれる。

ここで、上記カラムアドレス信号Ａ　ｉ　＋　ｒ　−Ａ
　ｊがＣＡＳ信号よりも前に上記ＩＣ１Ｃ印加される理
由は上記理由と同様である。

また、ＣＡＳ信号の働きは、ロウアドレス信号へ〇〜人
ｉあるいはカラムアドレス信号Ａｉ＋ｒ〜Ａｊのどちら
の信号を送っているかを区分することにある。

以上の動作により、Ｄ−ＲＡＭの最上段ｎｋ、Ｂ個のチ
ップ内アドレスが設定される。

また、Ｄ−ＲＡＭの最上段７除＜ＩＣはＩｔＡＳ。

〜ＲＡＳｍ信号がＲＡＳ、のレベルと逆レベルのため選
択されないようになっている。

次に上記設定されたアドレスにおけるデータの書込み動
作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイネーブル
信号（以下、ＷＥ倍信号称する。〕のノ・イレベルまた
はロウレベルによって決定されるように設計されている
。

書込み動作は、ＷＥ倍信号あるレベルのときに上記設定
されたアドレスにＣＰＵからのデータＤ　１　＋〜ＤＩ
Ｒが印加されることによって行なわれろ。

読出し動作は、ＷＥ倍信号上記と逆レベルのときに書込
みを完了している上記それぞれのアドレスのデータＤｏ
ｌ”−ＤｏＢがＢピットで出力されることによって行な
われる。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号（バー、　
ｂａｒ　）が略号の上に付けられているものはその信号
が０”　（Ｌｏｗ　Ｌｅｖｅｌ　）のときに、その略号
のもつ意味の働きを実行し、ｂａｒ記号がない場合は１
”　（Ｈｉｇｈ　Ｌｅｖｅｌ）のときにそれｔ実行する
ことを意味している。

Ｃ−ＣＴはＣＰＵからの命令信号すなわちＲＥＲＣ８信
号をそれぞれ送出する。これらの送出されるコントロー
ル信号の働きを説明する。

ＣＡＳ信号は、ロウアドレス信号Ａ０〜Ａｉあるいはカ
ラムアドレス信号Ａｉ＋１〜Ａｊ　のどちらがＤ−ＲＡ
Ｍ内の各チップに送出されているかを区分するための信
号及びＩＣチップのカラムアドレス信号を取込むための
信号である。

ＲＡＳ３信号はＣ３Ｉ−Ｃ３ｍ信号をタイミングを合わ
せてＤ−ＲＡＭ内のＩＣチップアレイに供給するための
信号である。

ＷＥ倍信号Ｄ−ＲＡＭのＩＣチップ内のメモリセルから
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。

ＲＣ５信号はりフレッシュ動作の開始及びＡＤＭにおい
てアドレス信号Ａ。−Ａ　ｉ　、　Ａ　ｉ＋１〜Ａｊの
送出を禁止すると共にＲＡＣからのりフレッシーアドレ
ス信号Ｒ０〜Ｒ４’に送出するための信号である。

ＲＡＳｂ信号はＡ　Ｄ　Ｍからロウアドレス信号Ａ０〜
Ａ１及びカラムアドレス信号Ａｉ＋＋〜Ａｊを時系列多
重化信号に変換するための切換えタイミング信号である
とともに、ＲＡＳ　（ＲＡＳ＋　〜ＲＡＳｍ）信号の１
つが選択されたとき、ＡＤＭからはロウアドレス信号Ａ
０〜Ａｉが出力されているように、ロウアドレス信号Ａ
０〜Ａｉとカラムアドレス信号Ａｉ＋ｔ〜Ａｊの切換え
時期”ｆＲＡｓａ信号から遅延させた信号にしている。

次に前記ＷＥ倍信号データバスドライバ（ＤＢＤ）の関
係を説明する。

Ｃ−ＣＴから送出されたＷＥ倍信号Ｄ−ＲＡＭ及びＤＢ
Ｄに印加される。例先ばＷＥ倍信号高レベルの時、読出
しモードとなり、Ｄ−ＲＡＭのデータが出力され、ＤＢ
Ｄを介してＣＰＵへ送出される。このとき、入力データ
はＷＥ倍信号よりＤＢＤからＤ−ＲＡＭに取込まないよ
うに制御されている。またＷＥ倍信号低レベルの時、書
込みモードとなり、Ｄ−ＲＡＭのデータ入力端子にＣＰ
Ｕから入力データがＤＢＤ’に介して印加され、設定さ
れたアドレスにデータが書込まれる。このときＤ−ＲＡ
Ｍのデータ出力はＷＥ倍信号よりＤＢＤから出力されな
いように制御されている。

〔リフレッシュ動作〕

Ｄ−ＲＡＭのメモリセル回路ではＭＯＳキャパシタにチ
ャージを貯えることにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消失する。ここ
で問題なのは情報″１”（Ｈｉｇｈ　Ｌｅｖｅｌ）のチ
ャージが消失して、情報′１″と０″　（Ｌｏｗ　Ｌｅ
ｖｅｌ　）を判別する基準レベルより小さくなると情報
″１″が′０”と判別され、誤動作となってしまうこと
である。そこで、情報”１″を記憶させ続けるには電荷
が上記基準レベルより減少する前に電荷をリフレッシュ
する必要がある。そして、このリフレッシュ動作はメモ
リセルの情報蓄積時間内圧必ず行なわなければならない
。従って、このリフレッシュモードは読出しモードや書
込みモードより優先する。

次Ｋ　Ｉ７７レツシ工動作を第１図に従って説明する。

まず、リフレッシュ同期発生回路（以下、Ｒ２Ｏと称す
る。）はりフレッシェ要求信号（以下、ＲＥＦＲＥＱと
称する。）Ｙ（情報蓄積時間）／（リフレッシュサイク
ル数）の周期毎にＣＰＵへ送出している。（なお、リフ
レッシュサイクル数はカラムデータ線につながるワード
線の数と等価である。）ＣＰＵでは上記ＲＥＦＲＥＱを受けて、リフレッシュ指
示信号（以下、ＲＥＦＧＲＮＴと称する。）を送出する
。このときＣＰＵからはライトイネーブル信号（以下、
ＷＥ傷信号称する。）及びメモリ起動信号（以下、ＭＳ
と称する。）は送出されない。上記ＲＥＦＧＲＮＴがコ
ントロール回路（以下、Ｃ−ＣＴと称する。）に印加さ
れると、その出力信号であるリフレッシュ制御信号（以
下、ＲＣ３と称する。）はアドレスマルチプレクサ（以
下、ＡＤＭと称する。）及びリフレッシエアドレスカウ
ンタ（以下、ＲＡＣと称する。）に印加される。そうす
るとＡＤＭではＲＣ８信号によってランダム・アクセス
用のアドレス信号Ａ、〜Ａｊに代えてリフレッシュ専用
のアドレス信号Ｒ０〜Ｒ４をＤ−ＲＡＭに送る。

Ｄ−ＲＡＭＫおけるリフレッシエ方法は２つに大別され
る。その１つはＩＣチップアレイの各列毎（ＩＣｕ　、
　ＩＣ＋！　、・・・・・・、ＩＣｔａ′ｆｔ１列とす
る。）に順番にす７レツシエを行なう方法である。この
方法はりフレッシユに要する消費電力が少なくてすむ利
点があるが、リフレッシュに要する時間がかかるという
欠点がある。

もう１つの方法は、Ｄ−ＲＡＭの全ＩＣチップアレイを
同時にリフレッシュする方法である。この方法は第１図
には図示していないが、アドレスレシーバからのアドレ
ス信号Ａｊ＋１〜Ａｋがデコーダ（以下、ＤＣＲと称す
る。）を介さずＲＡＳコントロール回路（以下、ＲＡＳ
−ＣＴと称する。）に印加され、ＲＡＳ−ＣＴのすべて
の出力信号ＲＡＳ、−ＲＡＳｍがあるレベルになり、Ｄ
−ＲＡＭの全列のＩＣが同時に選択されることによって
リフレッシュを行なうものである。

この利点はりフレッシユに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。

次にＤ−ＲＡＭのＩＣ内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。

人ＤＭからＤ−ＲＡＭのアドレス端子にリフレッ７ユア
ドレス信号Ｒ０〜ＲＬが印加され、その後ＲＡＳ信号が
あるレベルになり、ＩＣマトリクスアレイの２Ｌ＋１本
のロウアドレスが順次選択される。このとき、ＣＡＳ信
号は上記と逆レベルとなっている。従って、選択された
ロウアドレスにつながっているメモリセルの情報をセン
スアンプ（図示せず）で１”及び０”のレベル差Ｙ広げ
るように増幅することによってリフレッシュを行なって
いる。

なお、ＷＥ傷信号リフレッシュ動作時にＤ−ＲＡＭ及び
ＤＢＤに送出されていないため、ＤＢＤからのデータの
入出力は行なわれない。

ＣＲＡＳ系信号及びＣＡＳ系信号の働き〕ＲＡＳ系信号
（以下、ＲＡＳ−φと称する。）及びＣＡＳ系信号（以
下、ＣＡＳ−φと称する。）の働きを第２図に従って説
明する。

（１）ＲＡＳ−φ φＡＲはアドレスバッファ制御信号であり、これはアド
レスバッファ（以下、ＡＤＢと称する。）に印加され、
ＡＤＨにラッチされている。ロウアドレス信号Ａ０〜Ａ
ｉに対応するレベルａ６　＋　ａＱ　１・・・・・・ａ
ｉ、ａｉをロウ・カラムデコーダ（以下、ＲＣ−ＤＣＲ
と称する。）へ送出するか否かを決定する信号である。

φ８はワード線制御信号であり、これはＲＣ−ＤＣＨに
印加され、メモリアレイ（以下、Ｍ−ＡＲＹと称する。

）のロウアドレスを選択するために選択された１つの信
号をＭ−ＡＲＹへ送出するか否かｔ決定する信号である
。

φＰＡはセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。

（２）ＣＡＳ−φ φＡＣはアドレスバッファ制御信号であり、これはＡＤ
Ｂに印加され、人ＤＢにラッチされている、カラムアド
レス信号Ａｉ＋１〜Ａｊ　に対応するレベＡ／ａ　１＋
１　＊　ａ　ｉ＋１　＋”””　ａ　Ｊ　ｔ　ａ　Ｊを
ＲＣ−ＤＣＲへ送出するか否かを決定する信号である。

φＹはカラムスイッチ制御信号であり、これはＲＣ−Ｄ
ＣＨに印加され、選択された１つの信号によってＭ−Ａ
ＲＹのカラムデータ線に接続されているカラムスイッチ
を選択する信号である。

φｏｐはデータ出力バッファ及び出力アンプ制御信号で
あり、これはデータ出力バッファ（以下、ＤＯＢと称す
る。）及び出力アンプ（以下、ＯＡと称する。）に用船
され、Ｍ−ＡＲＹからの読出しデータを出力データ（Ｄ
ｏｕｔ）端子へ送出する信号である。

φＲＷはデータ人力バッファ制御信号であり、これはデ
ータ入カバソファ（以下、ＤＩＢと称する。）に印加さ
れ、入力データ（Ｄｉｎ）端子からの書込みデータをＭ
−ＡＲＹへ送出させる信号である。

φＲＷはデータ出力バッファ制御信号であり、これはＤ
ＯＢに印加され、舊込み動作時に読出しデータｔデータ
出力（Ｄｏｕｔ）端子に出力しないようにする信号であ
る。

ＣＤ−ＲＡＭの構成及び動作〕Ｄ−ＲＡＭの構成を第２図に従って説明する。

点線で囲まれたブロックはＤ−ＲＡＭの集積回路（以下
、ＩＣと称する。）ン示している。

上記ＩＣにおいて、二点鎖線で囲まれたブロックはタイ
ミングパルス発生ブロックであり、Ｄ−ＲＡＭの各回路
の動作を制御する信号を発生する回路から構成されてい
る。

次にＤ−ＲＡＭの各回路の動作を第３図のタイミング図
に従って説明する。

ロウアドレス信号Ａ０〜Ａｉがアドレスバッファ（以下
、ＡＤＨと称する。）に取込まれ、ラッチされるとロウ
アドレス信号へ〇〜Ａｉより遅れてＲＡＳ信号がロウレ
ベルとなる。ここで、ＲＡＳ信号をロウアドレス信号Ａ
０〜Ａｉより遅らせる理由はメモリアレイにおけるロウ
アドレスとしてロウアドレス信号Ａ０〜Ａｉを確実に取
込むためである。

次にＲＡＳ信号から遅延した信号φＡＲがＡＤＢに印加
され、上記ラッチされたロウアドレス信号に対応したレ
ベルａ（１＃　ａＱ　Ｉ・・・・・・ａｉ　、　ａｉＹ
ロウ・カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。

）へ送出する。ＲＣ−ＤＣＨに上記レベルＣＲは選択さ
れたものだけでハイレベルに留り、選択されないものは
ロウレベルとなる動作を行なう。

そして、上記選択された信号はφＡＲから遅延した信号
φ８がＲＣ−ＤＣＲに印加されるとＭ−ＡＲＹへ送出さ
れる。ここで、φ８がφ人Ｒより遅らせる理由はＡＤＢ
の動作完了後、ＲＣ−ＤＣＲを動作させるためである。

こうしてＭ−ＡＲＹにおけるロウアドレスは、ＲＣ−Ｄ
ＣＨの２１＋１本の出力信号Ωうち、１本がハイレベル
となるため、それに対応したＭ−ＡＲＹ内の１本のロウ
アドレス線が選択されることによって設定される。

次にＭ−ＡＲＹにおける選択された１本のロウアドレス
線に接続されているメモリセルの２１”又は０″の情報
をセンスアンプ（以下、８人と称する。）でそれぞれ増
幅する。このＳＡの動作はφＰＡが印加されると開始す
る。

その後、カラムアドレス信号Ａｉ＋＋〜ＡｊがＡＤＢＩ
Ｃ取込まれ、ラッチされるとカラムアドレス信号Ａ　ｉ
＋１−　Ａ　ｊより遅れてＣＡＳ信号がロウレペルどな
る。ここで、ＣＡＳ信号ｔカラムアドレス信号Ａ１４１
〜人ｊより遅らせる理由はメモリアレイにおけるカラム
アドレスとしてカラムアドレス信号を確実に取込むため
である。

次にＣＡＳ信号から遅延した信号φＡＣがＡＤＢに印加
されると上記カラムアドレス信号に対応したレベ”ａｊ
＋１　＋　ａｉ＋１　、”’・・’　ａｊ　ｓ　ａｊを
ＲＣ−ＤＣＲへ送出する。そしてＲＣ−ＤＣＲは上記と
同様の動作な行なう。そして上記選択された信号はφム
Ｃから遅延した信号φＹがＲｅ　−ＤＣＲＫ印加される
とカラムスイッチ（以下、Ｃ−８Ｗと称する。）へ送出
される。こうしてＭ−ＡＲＹ＆ＩＣおけるカラムアドレ
スはＡＤ−ＤＣＲの２ｊ−１本の出力信号のうち、１本
がハイレベルとなるため、１つのＣ−５Ｗが選択され、
このＣ−５Ｗに接続されているカラムアドレス線すなわ
ちデータ線が選択されることによって設定される。

このようにして、Ｍ−ＡＲＹ内の１つのアドレスが設定
される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいてはＷＥ倍信号ハイレベルとなる。

このＷＥ倍信号ＣＡＳ信号がロウレベルになる前にハイ
レベルになるように設計されている。なぜなら、ＣＡＳ
信号がロウレベルになると結果的にＭ−ＡＲＹの１つの
アドレスが設定されるため、その前からＷＥ倍信号ハイ
レベルにしておき、読出し動作の準備をして読出し開始
時間を短くするためである。

また、ＣＡＳ系信号のφｏｐが出力アンプに印加される
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッファ（以下、Ｄ
ＯＢと称する。）を介してデータ出力（Ｄｏｕｔ）端子
に読出される。このようにして読出しが行なわれるが、
ＣＡＳ信号がハイレベルになると読出し動作は完了する
。

次に書込みモードにおいてはＷＥ倍信号ロウレベルとな
る。このロウレベルのＷＥ倍信号ロウレベルのＣＡＳ信
号によりつくられる信号φＲＷがハイレベルとなってデ
ータ人力バッファ（以下、ＤＩＢと称する。）に印加さ
れるとＤＩＲがアクティブになり、入力データ（Ｄｉｎ
）端子からの書込みデータを上記Ｍ−ＡＲＹの設定され
たアドレスに送出し、書込み動作が行なわれる。

このとき、上記φＲＷの反転記号、つまりロウレベルの
信号φＲＷがＤＯＢに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。

ＣＤ−ＲＡＭ）ランジスタ回路の構成と動作〕第４Ａ図
は本発明のＤ−ＲＡＭの回路構成の１実施例な示す。以
下、実施例に基づき本発明を説明する。

１、　メモリセルＭ−ＣＥＬの構成１ビツトのＭ−ＣＥＬは情報蓄積用のキャパシタＣＢと
アドレス選択用のＰ−ＭＯ８ＱＭとからなり、論理″１
”、′Ｏ”の情報はキャパシタＣ８に電荷があるか、な
いかの形で記憶される。

Ｐ−ＭＯ８ＱＭのゲートはワード線に接続され、ソース
・ドレインの一方はデータ線に、他方はキャパシタＣｓ
に接続されている。

２、　メモリセルＭ−ＥＣＬのスイッチング動作Ｐ−Ｍ
Ｏ８ＱＭのゲート電圧すなわちワード電圧が電源電圧Ｖ
ＣＣからしきい値電圧Ｖｔｈｐ（Ｐ−ＭＯ８ＱＭのしぎ
い値電圧）だけ低下するとＰ　−ＭＯＳ　ＱＭがオンし
、メモリセルＭ−ＣＥＬの選択が可能となる。

またメモリセルにＮ−ＭＯ８”ｋ使用した場合（図示せ
ず）には、ワード電圧をＯｖから（Ｖｃｃ　　Ｖｔｈｎ
）　（Ｖｔｈｎ　；　Ｎ−ＭＯ３ＱＭのしきい値電圧）
に変化させた時、Ｎ−ＭＯ８ＱＭがオンし、メモリセル
の選択が可能となる。

従って、Ｐ−ＭＯ３ＱＭのスイッチング速度はＶＣＣと
１Ｖｔｈｐｌの間だけで、論理１１１Ｆ＋１′０″の情
報を決定できるため、Ｎ−ＭＯ８ＱＭのスイッチング速
度よりかなり早い。なお、Ｐ−ＭＯ８ＱＭのスイッチン
グ動作の詳細説明は特願５４−１１９４０３に記載しで
あるので省略する。

３、センスアンプの構成センス７７１３人、、ＳＡ、はアドレス時に折返しデー
タ線ＤＬＩ−１，ＤＬｔ−１に生ずる電位変化の差をタ
イミング信号φＰＡＴφＰ＾　（センスアンプ制御信号
）で決まるセンス期間に拡大するセンスアンプであり、
１対の平行に配置された、折返しデータ線Ｄ　Ｌ　ｓ　
−ｔ　、　Ｄ　Ｌ　ｌ−１にその入出力ノードが結合さ
れている。

センスアンプＳＡ、と８人、は並列に接続されており、
両方で１つのセンスアンプと考えることもできるが、Ｓ
Ａ、がＮ−ＭＯ３で構成されているの九対し、ＳＡ、が
反対導電型のＰ−ＭＯ８で構成されているところが異な
っている。それぞれのセンスアンプは正帰還差動増幅動
作をするための１対の交差接続されたＦＥＴとそのソー
ス側に接続され、正帰還差動増幅動作を制御するための
ＦＥＴとから成る。

センスアンプＳＡ、とＳＡｔは前述したように１つのコ
ンプリメンタリ−センスアンプと考えることもできるの
で、隣合せて配置してもよいが、配線、トランジスタ、
ウェル領域などの配置、形状を考慮し、効率よく集積す
るために、第４図人のようにお互に離して（例えばＭ−
ＡＲＹの両端に）配置することもできる。

つマリ、Ｐ−ＭＯ８で構成されているセンスアンプＳＡ
、とメモリアレイＭ−ＡＲＹとＮ−ＭＯ８で構成されて
いるセンスアンプＳＡ、　とプリチャージ回路ＰＣとを
分離して配置できるため、チップ内の回路配置がＰ−Ｍ
Ｏ８部とＮ−ＭＯ８部とで分離可能となり、効率よく集
積することができる。

折返しデータ線ＤＬ　ｒ−＋　、　ＤＬ　１−１はＡｔ
、Ａｕ。

Ｍｏ、Ｔａ、Ｗ等の金属で形成されている。上記金属は
抵抗値が非常に小さいため、動作時の上記データ線の電
圧降下が小さく、誤動作を生じない。

４、　プリチャージ回路の構成プリチャージ回路ＰＣはデータ線を電源電圧ＶＣＣの約
半分（ＶＤＰ　）にプリチャージするための１対のＮ−
ＭＯ３Ｑｓｚ　＋Ｑｓ３　と両データ線間のプリチャー
ジ電圧のアンバランスを解消するためのＮ−ＭＯ８Ｑｓ
ｔとから成り、これらのＮ−ＭＯ８は図中畳の記号で示
したとおり、他のＮ−ＭＯ８より低いしきい値電圧をも
つよ５に設計されている。

折返しデータ線ＤＬＩ−ｓ　＋ＤＬｔ−ｔに結合される
メモリセルの数は検出精度を上げるため等しくされる。

各メモリセルは１本のワード線ＷＬと折返シデータ線の
一方との間に結合される。各ワード線ＷＬは１対のデー
タ線と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
は双方のデータ線に等しく現われ、差動型のセンスアン
プＳＡ、。

ＳＡ、によって相殺される。

５、回路動作第４Ａ図の回路動作は第４Ｂ図の動作波形図を参考にし
ながら説明する。

メモリセルの記憶信号を読み出す前にプリチャージ制御
信号φｐｃがハイレベルのとき（Ｖｃｃより高イ）　、
　Ｎ−ＭＯＳ　ＱＳ２　＋　Ｑｓ３が導通し、折返しデ
ータ線ＤＬＩ−１＋ＤＬＩ−１の浮遊容量Ｃ０゜Ｃｏが
約２　Ｖ　ＣＣにプリチャージされる。このときＮ−Ｍ
Ｏ３Ｑｓ１も同時に導通するのでＮ−ＭＯ８Ｑｓｚ　＋
　Ｑｓ３によるプリチャージ電圧にアンバランスが生じ
ても折返しデータ線Ｄ　Ｌ　１−１．　ＤＬ　１−１は
短絡され同電位に設定される。Ｎ−ＭＯ８Ｑｓ１乃至Ｑ
Ｓ３はそれぞれのソース・ドレイン間に電圧損失が生じ
ないよう畳印のないトランジスタに比／＜　Ｖ　ｔ　ｈ
が低く設定されている。

一方、メモリセル内のギャパシタＣ８は書き込まれた情
報が論理″Ｏ″の場合にほぼ零ボルトの電位を保ち、論
理゛１”の場合、はぼＶＣＣの電位ケ保っており、デー
タ線のプリチャージ電圧ｖｏｐは両記憶電位の中間に設
定され℃いろ。

従って、リード線制御信号φ工がハイレベルとなり、所
望のメモリセルをアドレスする場合、メモリセルに結合
される一方のデータ線の電位ｖＤＬは、Ｆｌｌｌの情報
が読出された時はＶＤＰより高くなり、Ｏ″の情報が読
出された時はＶＤＰより低くなる。上記データ線の電位
とＶＤＰの電位ヶ維持している他方のデータ線の電位と
比較することにより、アドレスされたメモリセルの情報
がｌ”であるか０”であるか判別することができる。

上記センスアンプＳＡ、、Ｓ人、の正帰還差動増幅動作
は、ＦＥＴ　ＱＳ７　＋　Ｑｓｓがタイミング信号（セ
ンスアンプ制御信号）φＰ＾、φＰＡによって導通し始
めると開始され、アドレシング時に与えられた電位差に
もとづき、高い方のデータ線電位（ＶＨ）と低い方のそ
れ（ＶＬ）はそれぞれＶＣＣと零電位ＶＧＮＤに向って
変化していき、その差が広がる。Ｎ　−ＭＯＳ　Ｑ８？
　ｙ　Ｑｓｓ　＋　Ｑｓｓ　からなるセンスアンプＳＡ
、はデータ線の電位を零電位ＶＧＮＤに下げるのに寄与
しており、またＰ−ＭＯ８Ｑｓ４ｅ　Ｑｓｓ　＋　Ｑｓ
ｓからなるセンスアンプＳＡ。

はデータ線の電位’ｔ　Ｖｃｃにもち上げるのに寄与し
ている。それぞれのセンスアンプＳＡ、　、　ＳＡ。

はンース接地モードで動作する。

こうして（Ｖｔ、−ＶＧＮＤ）の電位がセンスアンプＳ
Ａ、のＮ−ＭＯ８Ｑ８７　ｔＱｓｅのしきい値電圧Ｖｔ
ｈｎと等しくなったとき、センスアンプＳＡ。

の正帰還動作が終了する。また（　Ｖｃｃ　−ＶＨ）の
電位がセンスアンプＳＡ、のＰ−ＭＯ８Ｑｓｓ　ｔＱｓ
ｅのしきい値電圧Ｖｔｈｐと等しくなったとき、センス
アンプＳＡ、の正帰還動作が終了する。最終的にはＶＬ
は零電位に、ｖＨはＶＣＣに到達し、低インピーダンス
の状態で安定になる。

なお、センスアンプＳＡ、とＳＡ、は同時に動作を開始
させても、ＳＡ、をＳＡ、より先に動作開始させても、
ＳＡ！をＳ　Ａ　ｔ　より先に動作開始させてもどちら
でもよい。読出し速度の点では、ＳＡ、　と８人、を同
時に動作させた方が高速となるが、貫通電流が流れるた
め、消費電力が多くなる。一方、ＳＡ、またはＳＡ、の
動作開始時期を異ならせることによって、貫通電流がな
くなり、消費電力が減少する利点があるが、読出し速度
の点では上記よりやや劣る。

第４Ｃ図は本発明のＤ−ＲＡＭの回路構成の他の実施例
を示す。第４Ａ図と対応する部分は同一符号を付す。第
４Ａ図と相違するところはＳＡ。

の正帰還動作制御手段なＮ−ＭＯ８Ｑｓｅ　＋Ｑｓｔ。

の並列接続で構成している点である。

センスアンプＳＡ、及びＳＡ、の動作を第４Ｄ図に従っ
て説明する。折返しデータ線は予め、約１／２Ｖｃｃに
充電されているものとする。

センスアンプＳＡ、の正帰還動作制御手段のＦＥＴＱＢ
ｌｏがセンスアンプ制御信号φ、によって導通すること
によりＦＥＴＱＳ７またはＦＥＴＱｓｓの一方のみを導
通させ、低い方のデータ線の電位（ＶＬ）Ｙ零電位ＶＧ
ＮＤ方向に少し低下させる。

このとき、高い方のデータ線の電位（ＶＨ）はＦＥＴＱ
ｓ７またはＦＥＴ　　Ｑｓｓめ一方が非導通のため、変
化しない。なお、ＦＥＴＱＳＩＧのコンダクタンスはＦ
ＥＴＱｓｓのコンダクタンスよりも小さく設計されてい
る。

次にセンスアンプ制御信号φＰＡＫ、よってＦＥＴＱｓ
ｓ’に導通し始めるとセンスアンプＳＡ１が正帰還動作
を開始し、上記電位Ｖｔ、１に零電位ＶＧＮＤに向って
変化させる。

すなわち、センスアンプ制御信号φ１によって折返しデ
ータ線の電位の差を少し広げてから、センスアンプ制御
信号φＰＡを印加し、センスアンプＳＡ、の正帰還動作
を行なわせるようにすると、折返しデータ線の電位差が
小さくても、センスアンプＳＡ、で増幅することが可能
となる。言い換えるとセンスアンプの感度がよくなる。

次にセンスアンプ８Ａ、の正帰還差動増幅動作はＦＥＴ
　ＱＳ４がセンスアンプ制御信号φＰＡ又はφ１によっ
て導通し始めると開始され、高い方のデータ線の電位（
ＶＨ）はＶＣＣに向って上昇する。

データ線の電位は、最終的にｖＬは零電位に、ｖＨはＶ
ＣＣに到達し、低インピーダンスの状態で安定罠なる。

第４Ｅ図は本発明のＤ−ＲＡＭの回路構成の他の実施例
を示す。第４Ａ図と対応する部分は同一符号を付す。第
４Ａ図と相違するところは折返しデータ線にダミーセル
Ｄ−ＣＥＬを接続している点である。

ダミーセルＤ−ＣＥＬの構成はＰ　−ＭＯＳ　ＱＤＩと
Ｐ−ＭＯ３Ｑｏｚの直列接続回路からなり、Ｐ−ＭＯ８
ＱＤＩのゲートはダミーワード線に、ソ−ス・ドレイン
の一方はデータ線に、他方はＰ−ＭＯ８Ｑｎｚのソース
・ドレインの一方に接続されており、他方は接地されて
いる。

ダミーセルＤ−ＣＥＬには基準電位を蓄えろ容量Ｃｄｓ
は必要ない。なぜなら、データ線に基準電位乞プリチャ
ージさせるからである。ダミーセルＤ−ＣＥＬはメモリ
セルＭ−ＣＥＬと同じ製造条件、同じ設計定数で作られ
ている。

ダミーセルＤ−ＣＥＬはメモリ情報の書込み及び読出し
動作時等に折返しデータ線に発生する種々の雑音を相殺
する働きをもっている。

［：Ｄ−ＲＡＭトランジスタ回路の時系列的な動作］第
４Ａ図に従って、Ｄ−ＲＡＭ）ランジスタ回路の時系列
的な動作を説明する。

１、読み出し信号量情報の読み出しはＰ−ＭＯ８ＱＭをＯＮにしてＣｓＹ共
通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの電位
がＣＳに蓄積された電荷量に応じてどのような変化がお
きるかをセンスすることによって行なわれろ。データ線
ＤＬの浮遊容量Ｃ０に前もって充電されていた電位を電
源電圧の半分、つまり−！−ｖｃｃとするとａＳに蓄積
されていた情報が１”（Ｖｃｃの電位）であった場合、
アドレス時においてデータｉＤＬの電位（ＶＤＩ、）１
″はＶｃｃ　°　（Ｃｏ＋２　Ｃｓ）／２　（Ｃｏ　＋
Ｃｓ）となり、それがＯ”（０■）あった場合、（ＶＤ
Ｌ）“０”はＶｃｃ−Ｃｏ　／２　（Ｃ＠　＋Ｃ８）と
なる。ここで論理゛１″と論理″０″との間の差すなわ
ち検出される信号量△ｖｓは Δ■ｓ＝　（Ｖｌ）Ｌ、）”ｔ”　−（ＶＤＬ）”Ｏ″
＝■ｃｃ−Ｃ８／（ｃｏ＋Ｃ３）＝（Ｃｓ／Ｃｏ）　・Ｖｃｃ／（１＋（Ｃｓ／Ｃｏ）１
となろ。

メモリセルな小さくし、かつ共通のデータ線に多くのメ
モリセルをつないでも高集積大容量のメモリマトリクス
にしであるため、Ｃｓ＜Ｃｏ　、”’ｊなわち（Ｃｓ／
Ｃｏ）は１に対して殆んど無視できる値となっている。

従って、上式はΔｖｓ＝ｖｃｃ・（Ｃｓ／Ｃｏ）で表わ
され、ΔＶＳは非常に微少な信号となっている。

２、読み出し動作前述のプリチャージ動作と全く同一である。

タイミング信号（アドレスバッファ制御信号〕φ＾Ｒ（
第３図参照）のタイミングでアドレスバッファＡＤＢか
ら供給されたロウアドレス信号Ａ０ないしＡｊはロウ・
カラムデコーダＲＣ−ＤＣＨによってデコードされ、ワ
ード線制御信号φ８の立上りと同時にメモリセルＭ−Ｃ
ＥＬのアドレ／ングが開始される。

その結果、折返しデータ線ＤＬｌ−１、ＤＬＲ−１の間
には前述した通りメモリセルの記憶内容にもとづきほぼ
ΔＶｓの電圧差が生じる。

センシングタイミング信号（センスアンプ制御信号）φＰＡにより
Ｎ−ＭＯＳ　　Ｑｓ、が導通し始めると同時にセンスア
ンプＳＡ、は正帰還動作を開始し、アドレス時に生じた
△Ｖｓの検出信号ン増幅する。

この増幅動作と同時もしくは増幅動作開始後タイミンク
信号φＰＡによりセンスアンプＳＡ、が正帰還動作を開
始し、論理゛１″のレベルをＶＣＣに回復する。

データ出力動作タイミング信号（アドレスバッファ制御信号）φＡＣに
同期してアドレスバッファＡＤＢから送られてきたカラ
ムアドレス信号Ａｉ＋ｘないしＡｊはロウ・カラムデコ
ーダＲＣ−ＤＣＲで解読され、次いでタイミング信号（
カラムスイッチ制御信号）φＹによって選択されたカラ
ムアドレスにおけろメモリセルＭ−ＣＥＬの記憶情報が
カラムスイッチＣ−５Ｗ、７介してコモン入出力線ＣＤ
Ｌ。

ＣＤＬ、　　に伝達される。

次にタイミング信号（データ出力バッファ及び出力アン
プ制御信号ンφｃｐによって出力アンプ・データ出力バ
ッファＯＡ＆ＤＯＢが動作し、読み取った記憶情報がチ
ップの出力端子り。ｕｔに送り出される。なおこのＯＡ
＆ＤＯＢは書き込み時にはタイミング信号（データ出力
バッファ制御信号）φＲＷにより不動作にされる。

３、書き込み動作ロウアドレッシング期間プリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って折返しデータ
線ＤＬ１−ｓ　、　ＤＬｔ−ｔには入力書き込み情報Ｄ
ｉｎの論理値にかまわず本来書き込みを行なうべきメモ
リセルの記憶情報が読み出される。この読み出し情報は
後述の書き込み動作によって無視されることになりてい
るのでここまでの動作は実質的にはロウアドレスの選択
が行なわれていると考えてよい。

書き込み期間読み出し動作と同様タイミング信号（カラムスイッチ制
御信号）φＹに同期して選択されたカラムに位置する折
返しデータ線ＤＬ１−ｓ　、　ＤＬｔ−ｔがカラムスイ
ッチＣ−８Ｗ、ｖ介してコモン入出力線ＣＤＬ１．ＣＤ
Ｌ、に、結合される。

次にタイミング信号（データ人カバソファ制御信号）φ
ＲＷに同期してデータ人カバッ７アＤＩＢから供給され
る相補書き込み入力信号ｄｉｎ丁−がカラムスイッチＣ
−５Ｗ、を介してメモリセルＭ−ＣＥＬに書き込まれる
。このとき、センスアンプＳＡも動作しているがデータ
人力バッファＤＩＢの出力インピーダンスが低いので、
折返しデータ線ＤＬ１−ｔ　、　ＤＬｌ−１に現われる
情報はＤｉｎの情報によって決定される。

４、　リフレッシュ動作リフレッシュはメモリセルＭ−ＣＥＬに記憶された失な
われつつある情報を一旦カラム共通データ線ＤＬＫ読み
出し、読み出した情報をセンスアンプＳＡ、、ＳＡ、に
よって回復したレベルにして再びメそリセルＭ−ＣＥＬ
に書き込むことによって行なわれろ。従つ一’ＣＩＪフ
レツシエの動作は読み出し動作で説明したところのロウ
アドレツクングないしセンシング期間の動作と同様であ
る。ただしこの場合、カラムスイッチＣ−８Ｗ、は不動
作にして全カラム同時Ｋかつ各ロウ順番にリフレッシュ
が行なわれる。

〔２マット方式６４に−Ｄ−ＲＡＭ回路構成〕第５Ａ図
は、約６４にビットのメモリセルｔ。

それぞれ１２８列（ロウ）ｘ２５６行（カラム）：３２
．７６８ビツト（３２にビット）の記憶容量を持つ２つ
のメモリセルマトリクス（メモリアレイＭ−ＡＲＹ、、
Ｍ−ＡＲＹ、）Ｋ分けて配列したＤ−ＲＡＭ回路構成図
を示している。この図における主要なブロックは実際の
幾何学的な配置に合わせて描かれている。

各メモリアレイＭ−ＡＲＹ、、Ｍ−人ＲＹ、のロク系の
アドレス選択線（ワード線ＷＬ）には、ロウアドレス信
号人６　””　Ａ　６に基づいて得られる２’＝１２８
通りのデコード出力信号が、各ロウデコーダ（兼ワード
ドライバ）Ｒ−ＤＣＲ，、Ｒ−ＤＣＲ，より印加される
。

カラムデコーダＣ−ＤＣＲは、カラムアドレス信号人、
〜人、Ｓに基づいて１２８通りのデコード出力信号を提
供する。このカラム選択用デコード出力信号は、左右の
メモリアレイ並びに各メモリアレイ内の隣り合う上下の
カラムに対して、すなわち合計４つのカラムに対して共
通である。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号Ａ、およびＡ、が割り当てられる。例
えばＡ７は左右の選択、Ａ８は上下の選択に割り当てら
れる。

アドレス信号Ａ、、Ａ、に基づいて４通りの組み合せに
解読するのがφ、ｉｊ信号発生回路φｙｉｊ−８Ｇであ
り、その出力信号φｙ００　＠φ）１０１１φ　１Ｇ　
、φＹｌｌに基づい℃カラムを切り換えるのがカラムス
イッチセレクタＣ３Ｗ−８，、Ｃ３Ｗ−８，である。

このように、メモリプレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲおよびカラムスイ
ッチセレクタｃｓｗ−ｓ１．ｃｓｗ−８，の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、ＩＣチップ内で無駄な空白部分が生じないようにす
ることにある。つまり、カラムデコーダＣ−ＤＣＨの左
右一対の出力信号線を担う比較的大きな面積！有するＮ
ＯＲゲートの縦方向の配列間隔（ピッチ）’に、メモリ
セルのカラム配列ピッチに合わせることにある。

すなわち、デコーダを２段に分割することによつて、前
記ＮＯＲゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできろ。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される前記ＮＯＲゲートの数を減少さ
せることにより、１つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることにある
。

アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ０〜人、；人、〜人２．
を、それぞれ８種類の相補対アドレス信号　（ａｏ　＋
　　ａｏ）〜（ａ）、３丁）＋　　（ａｔｌａｇ）〜（
ａ１ｇ＋ａ＋ｓ）に加工し、ＩＣチップ内の動作に合わ
せたタイミングφＡＲ＋φＡＣでデコーダ回路に送出す
る。

〔２マット方式６４に−Ｄ−ＲＡＭ回路動作〕２マット
方式６４に−Ｄ−ＲＡＭにおけるアドレス設定過程の回
路動作ｔ、第５Ａ図、第５Ｂ図に従って説明する。

まずロウ系のアドレスバッファ制御信号φ＾８がハイレ
ベルに立上ることによって、ロウアドレス信号へ〇〜人
、に対応した７種類の相補対ロウアドレス信号（ａｏ　
＋　ａｏ　）　−（ａａ　＋　ａｓ　）が１アドレスバ
ツフアＡＤＢからロウアドレス線Ｒ−ＡＤＬを介してロ
ウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ。

に印加される。

次にワード線制御信号φ工がハイレベルに立上ることに
よって、ロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ，がア
クティブとなり、各メモリアレイＭ−ＡＲＹ、、Ｍ−Ａ
ＲＹ、のワード線ＷＬのうちそれぞれ１本ずつが選択さ
れ、ハイレベルにされる。

次にカラム系のアドレスバッファ制御信号φＡＣがハイ
レベルに立上ることによって、カラムアドレス信号人。

〜Ａ１５に対応した７稽類の相補対カラムアドレス信号
（ａｓ　ｌ　ａｏ　）　〜（ａ１５　、ａＨ）がアドレ
スバッファＡＤＢからカラムアドレス線Ｃ−ＡＤＬを介
してカラムデコーダＣ−ＤＣＲに印加される。

この結果カラムデコーダＣ−ＤＣＨの１２８対の出力信
号線のうち１対がノ・イレベルとなり、このハイレベル
信号がカラムスイッチセレクタＣ３ｗ−５，、ｃｓｗ−
ｓ、に印加される。

次にカラムスイッチ制御信号φＹがハイレベルに立上る
と、φｙｉｊ信号発生回路φｙｉｊ−８Ｇが動作可能と
なる。

一方、すでにアドレス信号人、に対応した相補対信号（
ａ？＋ａ？）はアドレスバッファ制御信号φＡＲがハイ
レベルになったときく、またアドレス信号Ａ８に対応し
た相補対信号（ａｉ　＋ａａ）はアドレスバッファ制御
信号φＡＣがハイレベルになったときに、それぞれφ、
ｉｊ信号発生回路φｙｉｊ−８Ｇに印加されている。従
ってカラムスイッチ制御信号φＹがハイレベルになると
、これとほぼ同時にφ、１ｊ信号発生回路φ、１ｊ−８
Ｇはカラムスイッチセレクタｃｓｗ−ｓ、、ｃｓｗ−ｓ
、に信号を送出する。

このようにして、カラムスイッチＣ−５Ｗ。

Ｃ−５Ｗ、における合計５１２のトランジスタ対のうち
一対が選択され、メモリアレイ内の一対のデータ線ＤＬ
がコモンデータ線ＣＤＬに接続される。

〔２マット方式Ｄ−ＲＡＭＩＣレイアウトパターン〕一個のＩＣチップの中でメモリアレイが２つに分けられ
たいわゆる２マット方式のＤ　−ＲＡＭＩＣレイアウト
パターンを第６図に従って説明する。

まず、複数のメモリセルによって構成された２つのメモ
リアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ２は互いに離間して
ＩＣチップの中に配置されている。

このＭ−ＡＲＹ、　とＭ−ＡＲＹｔとの間のＩＣチップ
中央部に共通のカラムデコーダＣ−ＤＣＲが配置されて
いる。

Ｍ−ＡＲＹ、のためのカラムスイッチＣ−５Ｗ。

はＭ−ＡＲＹ、とＣ−ＤＣＲとの間に配置されている。

一方、Ｍ−ＡＲＹ、のためのカラムスイッチＣ−５Ｗ、
は、Ｍ−ＡＲＹ、とＣ−ＤＣＲとの間に配置さねている
。

センスアンプＳＡ、、ＳＡ！は雑音、例えばＣ−ＤＣＨ
に印加される信号によって誤動作しないようにするため
、また配線のレイアウトを容易にするためにＩＣチップ
の左端部、右端部にそれぞれ配置されている。

ＩＣチップの上部左側には、データ人カバッファＤＩＢ
、ＩＪ−ド・ライト信号発生回路、Ｒ／Ｗ−８Ｇ、ＲＡ
Ｓ信号発生回路ＲＡＳ−８ＧおよびＲＡＳ系信号発生回
路ＳＧ、が配置されている。

そして、これらの回路に近接してＲＡＳ信号印加パッド
Ｐ−ＲＡＳ、ＷＥ信号印加パッドＰ−ＷＥ。

データ信号印加パッドＰ−Ｄｉｎが配置されている。

一方、ＩＣチップの上部右側には、データ出力バノファ
ＤＯＢ　、ＣＡＳ信号発生回路ＣＡＳ−８ＧおよびＣＡ
Ｓ系信号発生回路ＳＧ、が配置されている。そして、こ
れらの回路に近接してＶＳ８電圧供給パッドＰ−Ｖｓｓ
、ＣＡＳ信号印加パッドＰ−ＣＡＳ、データ信号取り出
しパッドＰ−Ｄｏｕｔおよびアドレス信号Ａ６供給パッ
ドＰ−人、が配置されている。

ＲＡＳ系信号発生回路ＳＧ、とＣＡＳ系信号発生回路Ｓ
Ｇ、との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ＳＧ、、ＣＡＳ系信号発生回路Ｓ
Ｇ！あるいはメインアンプＭＡのように占有面積の大き
い回路の上部にはＶｌ、発生回路ＶＢ、−Ｇが配置され
ている。なぜならば、ＶＢＢ−〇は少数キャリアを発生
し、この少数キャリアによってＭ−人ＲＹ、、Ｍ−ＡＲ
Ｙ、を構成するメモリセルが不所望な情報反転をこうむ
る危険がある。それゆえ、これを防止するためにＶＢＢ
発生回Ｗ！！ＶＢＢ−Ｇは上述したようにＭ−ＡＲＹＩ
Ｍ−ＡＲＹ、からできるだけ離れた位置に配置されてい
る。

ＩＣチップの下部左側にＭ−ＡＲＹ、のためのロウデコ
ーダＲ−ＤＣＲ，が配置されている。そして、このＲ−
ＤＣＲ，に近接してアドレス信号供給パッドＰ−Ａｏ　
、Ｐ−Ａ＋　、Ｐ−ＡｔおよびＶＣＣＣＣ電圧供給パラ
ドル　ＶＣＣが配置されている。

一方、ＩＣチップの下部右側には、Ｍ−ＡＲＹ。

のためのロウデコーダＲ−ＤＣＲ，が配置されている。

そして、このロウデコーダＲ−ＤＣＲ１に近接してアド
レス信号印加パッドＰ−Ａ１．Ｐ−Ａ、、Ｐ−Ａｓ　、
Ｐ−Ａｔが配置されている。

そして、Ｒ−ＤＣＲ，とＲ−ＤＣＲ，との間にはアドレ
スバッファＡＤＨが配置されている。

〔電源供給ラインのレイアウトパターン図〕６４にビッ
ト、Ｄ−ＲＡＭにおける、メモリアレイＭ−ＡＲＹとセ
ンスアンプＳＡ、、ＳＡ、を中心とした一部のレイアウ
トパターン図を第７Ａ図に従って説明する。Ｍ−ＡＲＹ
及びＳＡ、は−点鎖線で囲まれた別々のＮチャンネル型
ウェル領域内に形成されている。なお、カラムデコーダ
Ｃ−ＤＣＲを中心としてＭ−ＡＲＹ及びＳＡ、等は線対
称のレイアウトであるため、右側のウェル領域内のＭ−
ＡＲＹとＳＡ、、ＳＡ、等は省略する。

Ｎチャンネル型ウェルは電源電圧ＶＣＣが供給されるた
め、電源供給ラインｖｃｃ−Ｌが第７Ａ図のように形成
される。

第７Ａ図ではＭ−ＡＲＹｌ−ｔを１行とすると電源供給
ラインをＭ−ＡＲＹ３２行毎に形成している。

電源供給ラインの間隔が大きくなるほどウェル電圧は不
均一になるため、電源供給ラインを各Ｍ−ＡＲＹＩ行毎
に形成すればよいが、チップ面積が大きくなるので、各
Ｍ−ＡＲＹ等間隔おきになるよう、例えば８行毎、１６
行毎、３２行毎、６４行毎等に形成することが好ましい
。

ウェル電圧を均−和するために、電源供給ラインを、電
圧損失がほとんどないＡｔ、Ａｕ、Ｍ。

Ｍｏ、Ｔａ等の金属で形成して＼・ろ。上記金属で形成
されている電源供給ラインをフェル内に形成する場合、
Ａｔで形成されているデータ線に短絡しないように、デ
ータ線と平行に配置することが好ましい。

また上記Ｎチャンネル型つェル領域ｔメモリアレイＭ−
ＡＲＹとセンスアンプＳＡ、とで分離するのは以下の理
由である。

センスアンプＳＡ、におけるウェル領域内の電源供給ラ
インとセンスアンプＳＡ、内の正帰還動作制御手段（図
示せず）との間に電圧降下が生じ、電源供給ラインから
離れたセンスアンプＳ　Ａ　ｔはど上記電圧降下が大き
くなり、この電圧降下が雑音となる。もし、上記Ｎ型ウ
ェル領域内にメモリアレイＭ−ＡＲＹとセンスアンプＳ
Ａ、とを形成した場合、上記電圧降下により上記ウェル
電位が下がり、メモリセルのＰ−ＭＯ８ＱＭ（図示せず
）のしきい値電圧ＶＴ）Ｉ　’に’下げてしまう。そう
すると上記Ｐ−ＭＯ８ＱＭはオンしやすくなり、誤動作
の原因となる。

メモリアレイ開−人ＲＹとセンスアンプＳＡ。

を形成するＮチャンネル型つェル領域ｔそれぞれ独立に
形成することによって、上記センスアンプＳＡ、で発生
する雑音がメモリ動作に影響を与えないようにする。

第７Ｂ図は６４にビット、Ｄ−ＲＡＭにおけるメモリア
レイＭ−ＡＲＹとセンスアンプＳＡ。

ＳＡ、’に中心とした一部のレイアウトパターン図を示
す。

第７図と対応する部分は同一符号を付す。第７Ａ図と相
違するところは、同一フェル領域内にメモリアレイＭ−
ＡＲＹとセンスアンプＳＡ、’ｖ形成する点である。

チップ面積の点では第７Ａ図のレイアウトによるチップ
面積より小さくなる利点がある。ただ、上記で説明した
ようにセンスアンプＳＡ、で発生する雑音がメモリ動作
に影響を与えやすい欠点がある。

〔メモリセルの素子構造〕

第８Ａ図は一個のメモリセルＭ−ＣＥＬの素子構造を示
す斜断面図であり、１はＰ型半導体基板、２は比較的厚
い絶縁膜（以下フィールド絶縁膜という）、３は比較的
薄い絶縁膜（以下ゲート絶縁膜という）、４および５は
Ｐ＋型半導体領域、６は第１多結晶シリコン層、７はＰ
型表面反転層、８は第２多結晶７リコン層、９はＰＳＧ
（ＩＪン・シリケート・ガラス）層、１０はアルミニウ
ム層、１００はＮ型ウェル領域を示す。

一個のメモリセルＭ−ＣＥＬ中のＭＯ３ＱＭは、その基
板、ウェル領域、ドレイン領域、ンース領域、ゲート絶
縁膜およびゲート電極が上述のＰ型半導体基板１．Ｎ型
ウェル領域１００．Ｐ＋型半導体領域４．Ｐ＋型半導体
領域５．ゲート絶縁膜３および第２多結晶シリコン層８
によってそれぞれ構成される。第２多結晶シリコン層８
は、例えば第４Ａ図に示したワード線ＷＬｌ−２として
使用される。Ｐ＋型半導体領域５に接続されたアルミニ
ウム層１０は例えば第４Ａ図に示したデータ線ＤＬ１−
１　として使用される。

一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタＣ８
は、一方の電極、誘電体層および他方の電極が、第１多
結晶シリコン層６．ゲート絶縁膜３およびＰ型表面反転
層７によってそれぞれ構成される。すなわち、第１多結
晶シリコン層６には接地電圧ＶＳＳが印加されているた
め、この接地電圧ＶＳ８はゲート絶縁膜３を介しての電
界効果によってＮ型ウェル領域１００の表面にＰ型表面
反転層７を誘起せしめろ。

なお、上記メモリセ／Ｌ／Ｍ−ＣＥＬ中のＭＯ８ＱＭは
Ｐチャンネル型の場合を示したが、上記導電型を全て異
なる導電型に変えればＮチャンネル型のＭＯ８ＱＭを形
成することができろ。

〔ダミーセルの素子構造〕

第８Ｂ図は一個のダミーセルＤ−ＣＥＬの素子構造？示
す斜断面図である。第８Ｂ図において、特に、１１，１
２．１４はＰ＋型半導体領域、１７および１８は第２多
結晶シリコン層、１９はアルミニウム層を示す。

一個のダミーセルＤ−ＣＥＬ中のＭＯ８ＱＤＩは、その
基板、ウェル領域、ソース領域、ドレイン領域、ゲート
絶縁膜およびゲート電極がＰ型半導体基板１．Ｎ型つェ
ル領域Ｚｏｏ、Ｐ＋型半導体領域１１．Ｐ＋型半導体領
域１２．ゲート絶縁膜３および第２多結晶シリコン層１
７によってそれぞれ構成される。そして、この第２多結
晶シリコン層１７は、例えば第４Ｅ図に示したダミーワ
ード線ＤＷＬｓ−２としてＮ型ウェル領域１００上に延
びている。Ｐ＋型半導体領域に接続されたアルミニウム
層１９は、例えば第４Ｅ図に示したダミーデータ線Ｄ　
Ｌ　１−ｓ　　としてＰ型半導体基板１上に延びている
。

ダミーセルＤ−ＣＥＬ中のＭＯＳ　ＱＤ、はその基板、
ウェル領域、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極がＰ型半導体領域１、Ｎ
型ウェル領域１００．Ｐ＋型半導体領域１２、Ｐ＋型半
導体領域１４．ゲート絶縁膜３および第２多結晶シリコ
ン層１Ｂによってそれぞれ構成される。そして、この多
結晶シリコン層１８には、例えば第４Ｅ図のダミーセル
Ｄ−ＣＥＬ内に図示したディスチャージ信号φｄｃが印
加される。

なお、上記ダミーセルＤ−ＣＥＬ中のＭＯ８ＱＤＩおよ
びＱＤ２はＰチャンネル型の場合を示したが、上記導電
型を全て異なる導電型に変えればＮチャンネル型のＭＯ
Ｓ　　Ｑｏ１＋　ＱＤ２　　を形成することができる。

〔メモリアレイのレイアウトパターン〕メモリアレイＭ
−人ＲＹのレイアウトパターンを第９Ａ図に従って説明
する。

第９Ａ図に示すメモリアレイＭ−ＡＲＹは第８Ａ図に示
したメモリセルＭ−ＣＥＬの複数個がＮ型ウェル領域１
００に配列されたものである。

まず、メモリアレイＭ−ＡＲＹは以下のように構成され
ている。

Ｎ型ウェル領域１００の表面でＭＯ３ＱＭと記憶用キャ
パシタＣ８から構成された複数のメモリセルＭ−ＣＥＬ
間を互いに分離するため、フィールド絶縁膜２が第９Ｂ
図に示したパターンを基本として形成されている。

第１多結晶シリコン層６に接地電圧ＶＳＳを印加するた
めのコンタクトホールＣＨｏの下部にフィールド絶縁膜
２ａが例外的に配置されている。従って、このコンタク
トホールＣＨ０付近でのアルミニウム層と多結晶シリコ
ン層との相互反応に基づいて形成されるアルミ・シリコ
ン合金がコンタクトホールＣＨ，直下の絶縁膜を貫通し
Ｎ型ウェル領域１００の表面に不所望に到達するという
事故な防止することができる。

このフィールド絶縁膜２およびゲート絶縁膜３上にはメ
モリセルＭ−ＣＥＬ中の記憶用キャパシタＣＳの一方の
電極として使用する第１多結晶７ｊコン層６が第９０図
に示したパターンを基本として形成されている。

さらに、第１多結晶シリコン層６上には第９Ａ図のたて
方向く沿って第８人図中の第２多結晶シリコン層８によ
って形成されたところのワード線ＷＬｒ−ｔ〜Ｗ　Ｌ　
１−ｓが延びている。

さらに、上記記憶用キャパシタＣ８の一電極としての多
結晶シリコン層６上に上記コンタクトホールＣＨ０を介
して接地電圧Ｖｓｓｔ’供給するための電源供給線ＶＳ
Ｓ−Ｌが、第９Ａ図の横方向に延びている。

一方、第８図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬ１−１．ＤＬＩ−ｔが、第９Ａ
図に示すように上記電源供給線Ｖｓｓ−，，とほぼ平行
に延びている。データ線ＤＬ１−１はコンタクトホール
ＣＨＩ−介してメモリセルＭ−ＣＥＬ中のＭＯ８ＱＭの
ソース領域に接続され、データ線Ｔ５Ｔ：ｓ−ｔはコン
タクトホールＣＨｔ’ｉｔ介して他のメモリセＡ／Ｍ−
ＣＥＬ中のＭＯ３ＱＭのソース領域に接続されている。

また、データ線Ｄ　Ｌ　１−ｓ　ｓＤＬト２はデータ線
ＤＬｔ−１、ＤＬｔ−ｔと同様に第９Ａ図のよと方向に
延び、所定の部分でコンタクトホールな介してメモリセ
ルＭ−ＣＥＬ中のＭＯ８ＱＭのソース領域に接続されて
いる。

Ｎ型ウェル領域１００を電源電圧ＶＣＣにバイアスする
ため、メモリアレイ開−人ＲＹの端にデータ線にほぼ平
行に電源供給線ｖｃｃ−Ｌが第９人図の横方向に延びて
いる。

〔メモリアレイおよびダミーアレイのレイアウトパターン〕

メモリアレイＭ−ＡＲＹおよびダミーアレイＤ−ＡＲＹ
のレイアウトパターンを第９Ｄ図に示す。

第９Ａ図と対応する部分は同一符号を付す。第９Ａ図と
相違するところは、ダミーアレイＤ−ＡＲＹ”ｋ追加し
た点である。

第９Ｄ図に示すダミーセルＤ−ＣＥＬは以下のように構
成されている。

Ｎ型ウェル領域１００の表面の一部分にはフィールド絶
縁膜２が形成され、Ｎ型ウェル領域１００の表面の他の
部分にはゲート絶縁膜３が形成されている。

Ｐ　型半導体領域１４は複数のダミーセルＤ−ＣＥＬの
共通アースラインとして使用される。

フィールド絶縁膜２上には第８Ｂ図中の第２多結晶シリ
コン層１７によって形成されたところのダミーワード線
ＤＷＬ１−１が延びている。

ダミーワード線ＤＷＬｌ−１はダミーセルＤ−ＣＥＬ中
のＭＯ８Ｑｏｒのゲート電極を構成している。一方、第
４Ｅ図に示したディスチャージ制御信号φｄｃｆｔ印加
するために第８Ｂ図中の第２多結晶シリコン層１８によ
って形成されたところの制御信号線φｄｃ−ｔ＋ｔがダ
ミーワード線Ｄ　Ｗ　Ｌ　１−１から離されるとともに
これと平行に延びている。

制御信号線φａｃ−ＬｌはダミーセルＤ−ＣＥＬ中のＭ
ＯＳ　ＱＤＩのゲート電極を構成している。同様にダミ
ーワード線ＤＷＬｒ−ｔおよび制御信号φｄ（−Ｌｌと
平行にダミーワード１ＤＷＬｔ−ｚおよび制御信号線φ
ｄ（−１４が延びている。

そして、データ線ＤＬ１−１．ＤＬｓ−１，ＤＬＩ−１
ＤＬ１−ｖが第９Ｄ図に示すようにメモリアレイＭ−Ａ
ＲＹから延びている。ＤＩｇ−ｔはコンタクトホーＡ／
ＣＨ，を介してダミーセルＤ−ＣＥＬ中のＭＯ８ＱＤＩ
のソース領域に接続され、Ｄ　Ｌ　１＝ｘも同様にコン
タクトホールＣＨ，”ｋ介して他のＤ−ＣＥＬ中のＭＯ
８ＱＤＩのソース領域に接続されている。

（Ｃ−ＭＯＳダイナミックＲＡＭの製造プロセス〕Ｎ−
ＭＯ８とＰ−ＭＯＳとを有する相補型（以下、Ｃ−ＭＯ
Ｓと称する。〕ダダイナミックＲＡの製造プロセスを第
１０Ａ図〜第１０Ｗ図に従って説明する。各図において
、Ｘｌは第９Ａ図に示したメモリアレイＭ−ＡＲＹのＸ
、−Ｘ、切断部分の工程断面図、Ｘ、は第４Ａ図に示し
たセンスアンプＳＡのＣＭＯ３回路部分の工程断面図で
ある。

（酸化膜形成工程）第１０Ａ図に示すように半導体基板１０１の表面に酸化
膜１０２を形成する。半導体基板１０１および酸化膜１
０２の好ましい具体的な材料として（１００）結晶面を
有するＰ型巣結晶シリコン（Ｓｉ）基板および二酸化シ
リコン（Ｓｉｎ、）膜がそれぞれ使用される。

（酸化膜の選択的除去工程）第１０Ｂ図に示すように半導体基板と異なる導電型のウ
ェル領域を形成するために、ウェル形成領域の半導体基
板１０１上のＳｉｎ、膜１０２を除去する。それには、
まずエツチング用マスクとして窒化シリコン（ＳｉｓＮ
ｉ）膜１０３をＳｉｎ、膜の表面上に選択的に形成する
。この状態で、エッチ液によりＳ　ｉ　、Ｎ４膜１０３
がおおっていないＳｉｎ。

膜を除去する。

（基板の選択的除去工程）第１０Ｃ図に示すように半導体基板１０１内に半導体基
板の導電型と異なる導電型のウェル領域を形成するため
に、Ｓｉ、Ｎ、膜１０３をエツチング用マスクとして半
導体基板１０１をｗｅｔエッチ法またはｄｒｙエッチ法
により所望の深さまでエツチングする。

（Ｎ型ウェル領域形成工程）第１０Ｄ図に示すように半導体基板１０１内のエツチン
グされた領域に、Ｓｉ単結晶をエピタキシャル成長させ
る。また同時にヒ素をドープする。

このようにして、半導体基板１０１上に不純物濃度１０
　”　ｃｍ−”程度のＮ型のウェル領域が形成される。

その後、半導体基板１０１上のＳｉｎ、膜１０２及びＳ
ｉ、Ｎ４膜を除去する。

Ｎ型ウェル領域を形成することによって次の利点が上げ
られる。

（１）　　α線がメモリセルのキャパシタＣｓに吸収さ
れることによって、蓄積情報が反転するのを防止するた
め、Ｎ型ウェル領域内にメモリセルを構成するとα線に
よるＮ型ウェル以下で発生するホールはＰＮ接合でのバ
リヤで反射され、キャパシタＣｓへの上記ホールの影響
がなくなる。

また上記ウェル領域をエピタキシャルで形成することに
より、拡散で形成する場合と比べて次の利点が上げられ
ろ。

（１）ウェルの濃度を容易に制御できるため、濃度を均
一にすることができる。

（２）ウェル表面での接合容量を小さくすることができ
、メモリ動作のスピードが速くなる。

（３）　　ウェル表面での濃度を低くできるため、耐圧
が大きくなる。

（４）シきい値電圧の制御が容易になる。

（５）　　ウェルの深さを精度よく調節することができ
る。

次に別の方法によってＮ型ウェル領域を形成する工程を
第１０Ａ′〜ＩＯＣ’図に従って説明する。

第１０人′図は半導体基板１０１表面全面にヒ素をドー
プしなからＳｔ単結晶ｔエピタキシャル成長させろ。ヒ
素の不純物濃度は１０”ｃＭ−”である。

このようにして深さ約３μｍのＮ型ウェル領域が半導体
基板１０１上に形成される。

第１０Ｂ′図は所望のＮ型ウェル領域を形成するために
Ｎ型ウェル形成領域上にＳｉｎ、膜１０２及びホトレジ
スト膜１０４を形成する。その後、前記５ｉｆｔ膜及び
ホトレジスト膜１０４’にマスクとしてＮ型ウェル表面
上に２　Ｘ　１０　”　ｃｍ−”の不純物濃度を有する
ボロンをイオン打込みし、熱拡散を行なってボロンを拡
散させ半導体基板１０１と同じＰ型領域を形成させる。

第１０Ｃ′図は上記Ｓｉｎ、膜１０２及びホトレジスト
膜１０４を除去し、半導体基板１０１内に所望のＮ型ウ
ェル領域を形成する。

なお、Ｎ型ウェル領域形成方法は上記の２種類の方法に
限らず他の方法を用いてもよいことはもちろんである。

またウェル領域を拡散で形成させてもよいことはもちろ
んである。

（酸化膜および耐酸化膜形成工程）第１０Ｅ図に示すように半導体基板１０１及びＮ型ウェ
ル１００の表面にＳｉｎ、膜１０２及び酸素を通さない
絶縁膜すなわち耐酸化膜１０３’に形成する。

耐酸化膜１０３の好ましい具体的な材料として窒化シリ
コン（Ｓ　ｉｓ　Ｎａ　）膜が使用される。

上記Ｓｉｎ、膜１０２は下記の理由でＳｉ基板１０１の
表面酸化によって約５０ＯＡの厚さに形成される。すな
わち、Ｓｉ、Ｎ、膜１０３を直接Ｓｉ基板１０１の表面
に形成した場合、Ｓｉ基板１０１とＳ　ｉ、Ｎ４膜１０
３との熱膨張係数との違いによりＳｉ基板１０１の表面
に熱歪を与える。このため、Ｓｉ基板１０１の表面忙結
晶欠陥を与える。これを防止するためにＳｉ、Ｎ、膜１
０３の形成前にＳｉｎ。

膜１０２がＳｉ基板１０１の表面に形成される。

一方、Ｓｉ、Ｎ４膜１０３は後で詳しく述べるようにＳ
ｉ基板１０１の選択酸化用マスクとして使用するために
、例えばＣＶＤ　（Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅ
ｐｏｓ　ｉ　ｔ　ｉｏｎ　）法により約１４０ＯＡの淳
さに形成される。

（耐酸化膜の選択的除去およびイオン打込み工程）比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１０表面上のＳｉ、Ｎ４膜１０３を選択
的に除去するために、まずエツチング用マスクとしてホ
トレジスト膜１０４をＳｉ３Ｎ４膜１０３０表面上に選
択的に形成する。この状態で、例えば精度のよいエツチ
ングが可能なプラズマエッチ法により露出している部分
のＳｉ、Ｎ、膜１０３を除去する。

つづいて、フィールド絶縁膜が形成されるところのＳｉ
基板１０１０表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第１０Ｆ図に示すよ
うにホトレジスト膜１０４を残した状態で露出している
５ｉＯ１膜］０２’に通してＳｉ基板１０１中へ基板と
同じ導電型の不純物すなわちＰ型不純物を導入する。こ
のＰ型不純物の導入法としては、イオン打込みが好まし
い。例えばＰ型不純物であるボロンイオンが打込みエネ
ルギー７５　ｋｅＶでＳｉ基板１０１中へ打込まれる。

この時のイオンのドーズ量は３Ｘ１０”原子／譚２であ
る。

（フィールド絶縁物形成工程）Ｓｉ基板１０１０表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち、第１０Ｇ図に示すようにホト
レジスト膜１０４を除去した後、Ｓｉ、Ｎ４膜１０３を
マスクとしてＳｉ基板１０１の表面を熱酸化によって選
択的に酸化・し、庫さ約９５０　ＯＡ（７）ＳｉＯ，膜
１ｏ５（以下、フィールド５ｉｎｔ膜と称する。）を形
成する。このフィールド５ｉｎｔ膜１０５の形成時に、
イオン打込みされたボロンがＳｉ基板１０１内へ引き伸
し拡散され、所定の深さを有するＰ型反転防止層（図示
せず）がフィルドＳ　ｉＯを膜１０５の直下に形成され
る。

（耐酸化膜および酸化膜除去工程）フィールドＳｉｎ、膜１０５が形成されていないところ
のＳｉ基板１０１０表面を露出するために、Ｓｉ、Ｎ４
膜１０３を例えば熱リン酸（Ｈ，ＰＯ４）液を用いて除
去する。つづいて、Ｓ　ｒ　Ｏを膜１０２を例えばフッ
酸（ＨＦ）液を用いて除去し、第１０Ｈ図に示すように
Ｓｉ基板１０１０表面を選択的に露出する。

（第１ゲート絶縁膜形成工程）メモリセルＭ−ＣＥＬ中のキャパシタＣＳの誘電体層を
得るために露出したＳｉ基板１０１及びＮ型ウェル１０
０の表面に第１ゲート絶縁膜１０６を第１０Ｉ図に示す
ように形成する。すなわち、露出したＳｉ基板１０１及
びＮ型ウェルの表面を熱酸化することＫよって厚さ約４
３ＯＡの第１ゲト絶縁膜１０６をその表面に形成する。

従って、第１ゲート絶縁膜１０６はＳｉｎ、から成って
いる。

（第１導体層被着工程〕メモリセル中のキャパシタＣ８の一方の電極として使用
するために第１導体層１０７をＳｉ基板１０１上全面に
第１０Ｊ図に示すように形成する。

すなわち、第１導体層１０７として例えば多結晶シリコ
ン層をＣＶＤ法によりＳｉ基板１０１上全面に形成する
。この多結晶シリコン層の厚さは約４０００Ａ程度であ
る。つづいて、多結晶シリコン層１０７の抵抗値を小さ
くするため、この多結晶シリコン層１０７中に拡散法に
よりＮ型不純物、例えばリンを導入する。この結果、多
結晶シリコン層１０７の抵抗値は約１６０／口となる。

（第１導体層の選択除去工程）第１導体層すなわち第１多結晶シリコン層１０７を所定
の電極形状とするために第１０に図に示すようにホトエ
ツチング法によって第１多結晶シリコン層１０７を選択
的に除去し、電極１０８を形成する。この第１多結晶シ
リコン層１０７の選択的除去法として精度の良いエツチ
ングが可能なプラズマエツチングが適している。引きつ
づいて露出した第１ゲー）Ｓｉｎ、膜１０６もエツチン
グし、Ｎ型ウェル１０００表面を部分的に露出する。

（第２ゲート絶縁膜形成工程）メモリアレイＭ−ＣＥＬ　、ダミーアレイＤ−ＣＥＬ並
びに周辺回路部中のＭＯＳのゲート絶縁膜を得るために
露出したＳｉ基板１０１及びＮ型ウェル１００の表面に
第２ゲート絶縁膜１０９を第１０Ｌ図に示すように形成
する。すなわち、露出したＳｉ基板１０１及びＮ型ウェ
ル１００の表面を熱酸化することによって厚さ約５３Ｏ
Ａの第２ゲート絶縁膜１０９をその表面に形成する。従
って、第２ゲート絶縁膜１０９はＳｉｎ、から成ってい
る。第２ゲート絶縁膜すなわち第２ゲートＳｉｎｇ膜１
０９の形成と同時に第１多結晶シリコンから成る電極１
０８の表面も酸化され、その表面に厚さ約２２０ＯＡの
５ｉＯｚ膜１１０が形成される。

このＳｉｎ、膜１１０は電極ｌＯ８と後述する第２多結
晶シリコンから成る電極との層間絶縁の役目を果す。

（しきい値電圧制御イオン打込み工程）第１０Ｍ図に示
すようにＮ−ＭＯＳのしきい値電圧を制御するために、
Ｎ型ウェル表面上にホトレジスト膜１０４をイオン打込
み用マスクとして用いて、Ｎ−ＭＯＳの形成さねろＳｉ
基板１０１表面にＰ型不純物ンイオン打込み法によって
導入する。Ｐ型不純物は例えばポロンが使用される。

打込みエネルギーは３０　ｋｅＶでイオンのドーズ量は
４．５Ｘ１０”原子／ｃｒＲ１が好ましい。

（第２導体層被着工程）すべてのＭＯＳのゲート電極並びに配線層として使用す
るために第２導体層１１３をＳｉ基板１０１上全面に形
成する。すなわち、第１ＯＮ図に示すように第２導体層
１１３として例えば多結晶シリコン層＝ｋＣＶＤ法によ
りＳｉ基板１０１上全面に形成する。この多結晶シリコ
ン層１１３の厚さは約３５００Ａ程度である。つづいて
、抵抗値を小さくするため、この多結晶シリコン層１１
３中に拡散法によりＮ型不純物、例えばリンを導入する
。この結果、多結晶シリコン層１１３の抵抗値は約１０
Ω／口となる。

（第２導体層の選択除去工程）第２導体層すなわち第２多結晶シリコン層１１３を所定
の電極あるいは配線形状にするためにホトエツチング法
によって選択的に除去する。つまり、第１００ＬＱに示
すようにホトエツチング後のシリコン層１１３は第９Ｄ
図で示したワード線ＷＬＬ−ｔ〜ＷＬｔ−ａ、ダミーワ
ード線ＤＷＬ１−１　、ＤＷＬＩ−ｚ。

制御信号線φｄｃ−Ｌｘ、φｄ（−Ｌｘを形成する。さ
らに露出した第２ゲー）　Ｓｉｎ、膜１０９を除去し、
Ｓｉ基板１０１及びＮ型ウェル１００の表面を露出する
。

（表面酸化工程）ＭＯＳのソース領域並びにドレイン領域を形成すべき表
面が汚染されないようにするため、第１０Ｐ図に示すよ
うに露出したＳｉ基板１０１及びＮ型ウェル１００の表
面にその表面の熱酸化によって淳さ１００ＡのＳｉｎｇ
膜１１５を形成する。

ＳｉＯ＊膜１１５の形成と同時に第２多結晶シリコンか
ら成るワード線ＷＬＩ−１〜ＷＬ１−ｓ、ダミーワード
線ＤＷＬ　ｔ　−ｔ　、　ＤＷＬ　ｌ−ｚ　、制御信号
線φｄｃ−Ｌｉｔφｄａ−ｒ、ｘ、相補型ＭＯ８のゲー
ト電極の表面も酸化され、その結果それらの表面に厚さ
約３０ＯＡのＳ　ｉｏ、膜１１６が第１０Ｐ図に示すよ
うに形成される。

（ソース・ドレイン領域形成工程）ｔ−ｆ、Ｎ−ＭＯＳのソース・ドレイン領域Ｙ　Ｓ　ｉ
基板１０１内に選択的に形成するために第１０Ｑ図に示
すよう＆ＣＮ型ウェル１００上にイオン打込用マスク、
例えばＣＶＤ５ｉＯ，膜１１９が形成され、ＣＶ　Ｄ　
Ｓ　ｉｏ＊膜１１９がない領域ｆ）　Ｓ　ｉＯｔ　ＪＩ
１１１５を通してＮ型不純物、例えばヒ素ＹＳｉ基板１
０１内に導入する。このＮ型不純物の導入法としてはイ
オン打込みが好ましい。例えばヒ素イオンが打込みエネ
ルギー８０　ｋｅＶでＳｉ基板１０１内に打込まれる。

このときのイオンのドーズ量はｌＸｌ０”原子／ｅＷｌ
　”である。つづいて熱処理を行ない、イオン打込みさ
れたヒ素不純物は引き伸し拡散され、所定の深さを有す
るＮ＋型半導体領域１２０．１２１が形成される。これ
らＮ＋型半導体領域１２０．１２１がソース・ドレイン
領域となろ。

次にＰ−ＭＯＳのソース・ドレイン領域をＮ型ウェル１
００内に選択的に形成するために第１０Ｒ図に示すよう
にＮ型ウェル１００上以外のＳｉ基板１０１上にイオン
打込用マスク、例えばＣｖＤＳｉＯ，膜１１９が形成さ
れ、Ｎ型ウェル１００上のＳ　ｉｏ、膜１１５を通し−
ＣＰ型不純物、例えばボロンをイオン打込法によりＮ型
ウェル内に導入する。例えばボロンイオンが打込みエネ
ルギー８０、ｋｅＶでＮ型ウェル内に打込まれる。この
ときのイオンのドーズ量は３Ｘ１０”原子１０Ｎ”であ
る。

つづいて熱処理を行ない、イオン打込みされたボロン不
純物は引き伸し拡散され、所定の深さを有するＰ＋型半
導体領域１２２〜１２７が形成される。

これらＰ＋型半導体領域１２２〜１２７がソース、ドレ
イン領域となる。

なお、Ｐ−ＭＯＳのソース・ドレインｆｔＮＷＭＩＳＦ
ＥＴのソース・ドレインより後で形成する理由は上記熱
処理工程を１回だけにしてボロンが必要以上に拡散する
こを防ぐためである。

（コンタクトホール形成工程（１））第１導体層すなわち第１多結晶シリコン層１０８と後で
述べろ第３導体層との接続用コンタクトホールなＳ　ｉ
ｏ、膜１１０に形成する。すなわち、第１０Ｓ図に示す
ようにコンタクトホールＣＨ＋ｏｔをホトレジスト膜（
図示せず）をマスクとしてＳ　ｉｏ。

膜１１０中に選択的に形成する。なお、このコンタクト
ホールＣＨ，。、は第９Ａ図に示したコンタクトホール
ＣＨＩ）Ｋ対応している。

第１多結晶シリコン層１０８と第３導体層との接続用コ
ンタクトホールＣＨＩＧ＋のみを形成する理由は以下の
通りである。すなわち、前記したように第１多結晶シリ
コン層１０８の表面に形成されたＳ　ｉ０１膜１１０の
厚さは３００人である。一方、Ｓｉ基板１０１及びＮｆ
ｆ１ウエル１００の表面に形成された５ｉＯｚ膜１１５
の厚さ】００Ａである。

従って、これらのＳ　ｉ０２膜１１０，１１５’に同時
にエツチングすると第１多結晶シリコン膜１０８が完全
に露出するまでにＳｉＯ□膜１１５がオーバ−エッチさ
れてしまう危険がある。

これケ防止するために上述したようにコンタクトホール
ＣＨ１６１は独立に形成される。

（コンタクトホール形成工程（２））ソース・ドレイン領域と第３導体層との接続用コンタク
トホールをＳ　ｉｏ、膜１１５に形成する。

すなわち、所定のマスクを用いてＳｉｎ、膜１１５の選
択的エツチングにより第１０Ｔ図に示すようにコンタク
トホールＣＨ，。、〜ｃ）（ｔｏｙを形成する。

上記マスクはコンタクトホールＣＨＩＧ＋に対応スる部
分にも開口を有しているが、コンタクトホー＃　ＣＨ，
Ｏ，ＶＣオ’ｒｆ　’ｙ　Ｓ　ｉＯ！膜１１００オーバ
ーエッチは実際問題とならない。

なお、コンタクトホールｃ）（ｔｏｗは第９Ａ図のコン
タクトホールＣＨ，に対応している。

（層間絶縁膜形成工程）Ｓｉ基板１０１上全面に層間絶縁膜を形成する。

すなわち、第１０Ｕ図に示すように層間絶縁膜１１８、
例えば厚さ約８００ＯＡのリン・クリケート・ガ５ス（
ＰＳＧ）Ｍ’ｔＳｉ基板１０１上全面に形成する。この
ＰＳＧ膜１１８はＭＯＳの％性に影響を与えるナトリウ
ムイオンのゲッターを兼ねている。

（コンタクトホール形成工程（３））第２多結晶シリコン層と第３導体層との間およびソース
・ドレイン領域と第３導体層との間を接続するためにＰ
ＳＧ膜１１８にコンタクトホールを形成する。

すなわち、第１０Ｖ図に示すようにＰＳＧ膜１１　ｓ’
ｖ選択ｍにエッチし、コンタクトホールＣＨＩＯＩ〜Ｃ
Ｈ，。、を形成する。このコンタクトホールＣＨ＋ｏ＋
〜ＣＨＩＯ？　Ｙ：形成する際に使用されるマスクは前
記コンタクトホール形成工程（２）でコンタクトホール
ＣＨ＋　ｏ　＋〜Ｃ’Ｈ＋ｏｙを形成するために使用さ
れたマスクと同じものが使用される。つづいて、ＰＳＧ
膜１１８の平坦化を計るために約１０００℃の温度でＰ
ＳＧ膜１１８’Ｚ’熱処理する。

ところで、上記コンタクトホール形成工程（２）で説明
したＳ　ｉＯを膜１１５に対するコンタクトホール形成
はＰＳＧ膜１１８に対するコンタクトホール形成と同時
に達成することも可能である。しかしながら、Ｓ　ｉｏ
、膜１１５に対するコンタクトホールが完成される間に
ＰＳＧ膜１１８もエッチされてしまう。すなわち、ＰＳ
Ｇ膜１１８のオーバーエッチが生じる。従って、このオ
ーバーエッチを防止するために上述したようにＰＳＧ膜
１１８に対するコンタクトホール形成とＳ　ｉｏ、膜】
１５に対するコンタクトホール形成は別々に行なうこと
が好ましい。

（第３導体層形成工程）第９Ａ図に示した電源供給線ｖｓｓ−ＬＴ　データ線Ｄ
Ｌｔ−ｔ　、ＤＬｔ−１，ＤＬｌ−１，ＤＬｔ−２’を
形成するため罠、まずＳｉ基板１０１上全面に第３の導
体層、例えば厚さ１２０００Ａのアルミニウム層を形成
する。つづいて、このアルミニウム層を選択的にエッチ
し、第１０Ｗ図に示すように電源供給線Ｖｓｓ−Ｌｌデ
ータ線ＤＬｔ−ｔ　および配線層１２７を形成する。

【図面の簡単な説明】

第１図はダイナミックメモリシステム図、第２図はＤ−
ＲＡＭブロックダイアグラム、第３図はＤ−ＲＡＭのタ
イミングダイアグラム、第４Ａ図は本発明の一実施例の
Ｄ−ＲＡＭブロックダイアグラム、第４Ｂ図は本発明の
一実施例のＤ−ＲＡＭタイミングダイアグラム、第４Ｃ
図は本発明の他の実施例のＤ−ＲＡＭブロックダイアグ
ラム、第４Ｄ図は本発明の他の実施例のＤ−ＲＡＭタイ
ミングダイアグラム、第４Ｅ図は本発明の他の実施例の
Ｄ−ＲＡＭブロックダイアグラム、第５Ａ図は２マット
方式６４ＫＤ−ＲＡＭの回路構成図、第５Ｂ図は２マッ
ト方式６４ＫＤ−ＲＡＭタイミングダイアダラム、第６
図は２マット方式Ｄ−ＲＡＭＩＣレイアウトパターン図
、第７Ａ図、第７Ｂ図は２マット方式Ｄ−ＲＡＭＩＣレ
イアウトパターン部分図、第８Ａ図はメモリセルの素子
構造図、第８Ｂ図はダミーセルの素子構造図、第９λ図
はメモリアレイのレイアウトパター７＃１ｇ９Ｂ図はフ
ィールド絶縁膜のパターン図、第９ｃ図は記憶用キャパ
シタＣｓの電極パターン図、第９Ｄ図はメモリアレイ及
びダミーアレイのレイアウドパターン図、第１０Ａ図〜
第１０Ｗ図、第１０人′図〜第１０Ｃ′図はＣ−ＭＯＳ
ダイナミックＲＡＭの製造プロセス図である。ＳＡ、、ＳＡ２・・・センスアンプ、ＰＣ・・・プリチ
ャージ回路、ＣＤＬ　、ＣＤＬ・・・コモンデータ線、
Ｍ−ＣＥＬ・・・メモリセル、Ｄ−ＣＥＬ・・・ダミー
セル、ＭＡ・・・メインアンプ、ＭＳ・・・メモリ起動
信号、ｎｋ・・・ｎｋビット集積回路、Ｘ、・・・メモ
リアレイ形成部、Ｘ、・・・ＣＭＯ８形成部、ＣＨ・・
・コンタクトホール、ｖｃｃ−Ｌ・・・ウェル電源供給
ライン、ｖｓｓ−Ｌ・・・接地電圧供給線、ＤＬ、ＤＬ
・・・データ線、ＷＬ・・・ワード線、ＲＥＦＧＲＮＴ
・・・リフレッシュ指示信号、ＲＥＦＲＥＱ・・・リフ
レッシュ要求信号、ＷＥ・・・ライトイネーブル信号、
ＣＳ、〜ＣＳｍ−°。チップ選択制御信号、１００・・・Ｎ型ウェル領域、２
．１０５・・・フィールド絶縁膜、３・・・ゲート絶縁
膜、６・・・第１多結晶シリコン層、７・・・Ｐ型表面
反転層、８，１７，１８．１１４・・・第２多結晶シリ
コン層、９．１１８・・・ＰＳＧ層、１０，１９，１２
７・・・アルミニウム層、４，５，１１，１２，１４・
・・Ｐ＋型半導体領域、６・・・Ｓｉｎ、膜。第図第４Ｂ図第４図第図第図第８八図第８５図第Ａ図

Claims

【特許請求の範囲】１、複数のデータ線対とそれぞれデータ線対の両方に交
差するようにされた複数のワード線と複数のメモリセル
とを有するメモリアレイと、データ線対にあられれる信
号量の差を増幅する差動アンプと、上記差動アンプの動
作を制御する制御手段と、プリチャージ回路とを備えて
なる半導体メモリであって、上記差動アンプは、上記制御手段によって動作されたと
き上記信号量の差を増幅するように正帰還動作するＰチ
ャンネルＦＥＴ対とＮチャンネルＦＥＴ対を有し、上記プリチャージ回路は、上記正帰還動作が開始される
前において各データ線対をメモリセルに記憶される２値
情報の中間の電位にせしめるように構成されてなる、ことを特徴とする半導体メモリ。２、上記メモリセルは、情報保持用のキャパシタと、か
かるキャパシタを対応のデータ線に結合せしめるスイッ
チＦＥＴとを有するダイナミック型のメモリセルからな
ることを特徴とする特許請求の範囲第１項記載の半導体
メモリ。３、上記プリチャージ回路は、データ線対の間に設けら
れたプリチャージ用ＦＥＴを少なくとも備えてなること
を特徴とする特許請求の範囲第１項又は第２項記載の半
導体メモリ。