JPH023160A

JPH023160A - 半導体メモリ

Info

Publication number: JPH023160A
Application number: JP63114654A
Authority: JP
Inventors: Katsuhiro Shimohigashi; 下東　勝博; Hiroo Masuda; 弘生増田; Kunihiko Ikuzaki; 生崎　邦彦; Hiroshi Kawamoto; 洋川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1990-01-08
Also published as: JPH0444835B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体メモリ、特にＭＯＳＦＥＴ（Ｍｅｔａ
ｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅ
ｌｄ　−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）で代表
されるＭＩＳＦＥＴ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏ
ｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ＦｉｅｌｄＥｆｆｅ
ｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下ＭＯ８と略記する）
で構成された半導体メモリに関する。

なお、以下ＰチャンネルＭＯ８ＦＥＴ並びにＮチャンネ
ルＭＯ８ＦＥＴはそれぞｔｔＰ−ＭＯ８゜Ｎ−ＭＯ３と
呼び、両者を組み合わせた相補型（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ　）　Ｍ　ＯＳ　Ｆ　Ｅ　ＴはＣＭＯ８と呼ぶ
。また、センスアンプに接続された１対のデータ線が互
いに平行に形成されているものを折返しデータ線と名付
けることにする。

本発明の１つの目的は、α線による誤動作の確率を低減
できる半導体メモリを提供することである。

本発明の他の目的はセンス時に論理１１１＋１の読出し
情報並びに論理′０”の読出し情報のいずれに対しても
両電源電圧に近い出力電位が安定な状態で得られるセン
スアンプを提供することである。

本発明の他の目的は上記安定動作するセンスアンプとα
線に強いメモリセルとが同一の製造プロセスで得られる
半導体メモリを提供することである。

本発明の他の目的はメモリセルの情報の読出しスピード
を高速くでき、かつ消費電力を低減できる半導体メモＩ
Ｊ　’に提供することである。

本発明の他の目的は折返しデータ線に上記安定動作する
センスアンプを接続した、新規かつ雑音を低減できる半
導体メモＩＪ　Ｙ提供することである。

本発明の他の目的は折返しデータ線にコンプリメンタリ
センスアンプを接続してチップレイアウトを効率よく行
なった小型の半導体メモリを提供することである。

本発明の一実施例によればＰ型半導体基板に同一プロセ
スで形成された複数のＮｆｆ１ウエル領域が設けられ、
それらの各表面にメモリセルとなるＰチャンネルＭＩＳ
ＦＥＴとコンプリメンタリセンスアンプのＰチャンネル
ＦＥＴ対が形成された半導体メモリが提供さねる。この
ようなメモリによれば通常のコンプリメンタリＭＯ８Ｉ
Ｃプロセスを使用するだけでα線に強いメモリセルと高
速かつ安定なセンスアンプとが同時に得られる。

またメモリセ、／Ｉ／Ｙ　Ｐ　−ＭＯＳにして、ワード
電圧を電源電圧ＶＣＣと（Ｖｃｃ−ＩＶｔｈｐｌ　）の
範匠で変化させるだけで、情報２１”、２０″の選択が
可能となるため、高速動作可能なメモリが得られる。

本発明の他の実施例によれば、折返しデータ線にコンプ
リメンタリ　センスアンプを接続した半導体メモリが提
供される。このようなメモリによればデータ線のピッチ
方向に対して、従来のほぼ２倍のレイアウト上の面積的
余裕がでてくるので高集積化が可能となる。

本発明の他の実施例によれば上記折り返しデータ線をメ
モリセルの論理′ｌ″と′Ｏ″の中間の電位にプリチャ
ージする手段欠備えた半導体メモリが提供される。この
ようなメモリによれば論理１１”と′０′の電位の半分
だけデータ線の電位が変化すれば読出し時間が決まるた
め、高速かつ低消費電力のメモリが得られる。

また、ワード線とデータ線とのカップリングノイズは折
り返しデータ線にそれぞれプラスとマイナスのノイズが
発生するため、相殺される。

さらに、データ線をメモリセ〃の論理′１”と′０″の
中間の電位にプリチャージして、基準電位とするため、
ダミーセルも不要とすることもでき、チップ面積の小さ
いメモリが得られる。

本発明の他の実施例によれば上記センスアンプのＰチャ
ンネルＦ　Ｅ　Ｔ対の正帰還動作とＮチャンネルＦＥＴ
対の正帰還動作の開始時期な異ならせているため、貫通
電流が無くなり、低消費電力のメモリか得られる。

本発明の他の実施例によれば上記コンプリメンタリ　セ
ンスアンプのＰチャンネルＦＥＴ対とＮチャンネルＦＥ
Ｔ対をメモリアレーの両端に配置してなる半導体メモリ
が提供される。このようなメモリによればチップ内のレ
イアウトをＰチャンネル群とＮチャンネル群とに分離す
ることができるため、効率よく集積化することが可能と
なる。

本発明の他の実施例によれば上記折り返しデータ線をＡ
ｔで形成しているため、配線抵抗が非常に小さく、信頼
性の高い動作が可能となる。

本発明の他の実施例によｊばメモリセルを形成するＮ型
ウェル領域をエピタキシャル構造にした半導体メモリが
提供される。このようなメモリによれば所望の濃度で均
一なウェルを得ることができるため、しきい値電圧を制
御で診ろとともに接合容量を拡散の場合より小さくでき
るため高速なメモリが得られる。またウェル表面濃度を
拡散の場合より小さくできるため、耐圧の大きなメモリ
が得られる。

本発明の他の実施例によれば上記複数のＮ型ウェル領域
にウェルバイアス用配線をデータ線と平行に形成した半
導体メモリが提供される。このようなメモリによればウ
ェル電圧がほば均一になり、かつウェル抵抗を小さくで
きるため、雑音の影響の少ないメモリが得られろ。

本発明の他の実施例によれば上記メモリセルを形成する
ウェル領域と上記センスアンプを形成するウェル領域を
分離した半導体メモリが提供さねる。このようなメモリ
によればセンスアンプで発生した雑音がメモリセルに影
Ｉａ、ｆｊ！：与えないため、信頼度の高い動作が可能
となる。

〔ダイナミックメモリシステムの構成及び動作〕ダイナ
ミックメモリシステムの構成を第１図に従って説明する
。まず、点線で囲まれたブロックダイアグラムはダイナ
ミックメモリシステムを示しており、このシステムはＤ
−ｒ（ＡＭ　ＩＣＡＲＲ人Ｙ（以下、Ｄ−ＲＡＭと称す
る。）並びに計算機の中央処理装置（以下、ＣＰＵと称
する、図示せず。）とＤ−Ｉ’ｔＡＭとの間のインター
フェイス回路から構成されている。

次に上記ダイナミックメモリシステムとＣＰＵとの間の
入出力信号を説明する。まず、アドレス信号Ａ、−Ａｋ
はＤ−ＲＡＭのアドレスを選択する信号である。ＲＥＦ
ＧＲＮＴはＤ−ＲＡＭのメモリ情報をリフレッシュさせ
ろ、リフレッシュ指示信号である。ＷＥはライトイネー
ブル信号であり、Ｄ−ＲＡＭＩＣおけるデータの読出し
及び書込み命令信号である。ＭＳはＤ−ＲＡＭのメモリ
動作を開始させる、メモリ起動信号である。Ｄ、〜Ｄ。

はＣＰＵとＤ−ＲＡＭとを結ぶデータバスにおける入出
力データである。ＲＥＦＲＥＱはＤ−ＲＡＭのメモリ情
報のりフレッシェ要求信号である。

次にダイナミックメモリシステムＹＤ−ＲＡＭと上記イ
ンターフェイス回路に分けて説明する。

まず、Ｄ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと
称する。なお、１にビットは２１’＝１０２４ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎＸｍ
）ワード×Ｂビットのマトリクス構成されたＩＣプレイ
より成っている。

次にインターフェイス回ｗｒヲ説明する。ＲＡＲはＣＰ
Ｕから送出されるアドレス信号Ａ０〜Ａｋのうちアドレ
ス信号Ａ０〜人、″４ｒ：受信し、Ｄ−ＲＡＭの動作に
あったタイミングのアドレス信号に変換スるロウアドレ
スレシーバであり、ＣＡＲは上記アドレス信号Ａ、−Ａ
ｋのうち、アドレス信号Ａ　ｉ　＋　１〜Ａｊを受信し
、Ｄ−ＲＡＭの動作にあったタイミングのアドレス信号
に変換するカラムアドレスレシーバであり、ＡＤＨは上記アドレス信号Ａ０〜Ａｋのうち、アドレス
信号Ａｊ＋ｌ〜Ａｋを受信し、Ｄ　−ＲＡ　Ｍの動作に
あったタイミングのアドレス信号に変換するアドレスレ
ジ−パテアル。

ＤＣＲはＤ−ＲＡＭのチップを選択するためのチップ選
択制御信号（以下、Ｃ３Ｉ−Ｃ３ｍと称する。ｍ　＝　
２　”Ｊ　）を送出するデコーダである。

ＲＡＳ−ＣＴはＤ−ＲＡＭの動作にあったタイミングの
チップ選択信号及びロウアドレス取込用信号を送出する
ＲＡＳコントロール回路である。

ＡＤＭは上記アドレス信号Ａ０〜Ａｉ並びにＡｉ＋１〜
Ａｊｆｔ時系列的に多重化してＤ　−ＲＡ　ＭＫ送出す
るアドレスマルチプレクサである。

Ｒ２ＯはＤ−ＲＡＭのメモリ情報をリフレッシュするタ
イミングを決めるリフレッシュ同期発生回路である。

ＲＡＣはＤ−ＲＡＭのメモリ情報をリフレッシュするた
めにリフレッシエアドレス信号Ｒ０〜Ｒ４ヲ送出するリ
フレッシュアドレスカウンタである。

ＤＢＤはＣＰＵとＤ−ＲＡＭとの間のデータ入出力がＷ
Ｅ傷信号より切換えられるデータバスドライバである。

Ｃ−ＣＴは上記ＲＡＣ、人ＤＭ、ＲＡＳ−ＣＴ。

ＤＢＤ　、　Ｄ−ＲＡＭ１９ｒ：制御する信号を送出す
るコントロール回路である。

次にダイナミックメモリシステム内におけるアドレス信
号の働きｔ説明する。

ＣＰＵから送出されるアドレス信号人０〜Ａｌ（はダイ
ナミックメモリシステム内でアドレス信号Ａ０〜Ａｊと
アドレス信号Ａｊ＋１〜人にの２つの機能に分離される
。

すなわち、アドレス信号Ａ０〜人ｊはＤ−ＲＡＭの各チ
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。

また、アドレス信号人ｊ＋ｒ〜λにはＤ−ＲＡＭのチッ
プからみた場合、そのチップ全体を選ぶか否かのチップ
選択信号になる。

ここでアドレス信号Ａ０〜ＡｊはＤ−ＲＡＭのＩＣチッ
プ内のマトリクスに合わせて、アドレス信号人。〜Ａｉ
をＩＣチップアレイのロウ選択に、人ｉ＋ｓ〜ＡｊＹＩ
Ｃチップアレイのカラム選択に割り当てるように設計さ
ねている。

次にダイナミックメモリシステム内における回路動作を
説明する。

ローブ信号であり、ＣＡＳ信号はカラムアドレスストロ
ーブ信号である。

まず、アドレス信号人。〜Ａ　ｉ　、　Ａ　ｉ＋１〜Ａ
ｊはそれぞれＲＡＲ，ＣＡＲＹ介してＡＤＭに印加され
ろ。

ＡＤＭにおいて、ＲＡＳｂ信号があるレベル廻なるとロ
ウアドレス信号Ａ０〜Ａｉが送出され、Ｄ−ＲＡＭのア
ドレス端子に印加される。このとき、カラムアドレス信
号Ａ　ｉ　＋　１〜Ａｊは送出されないよう罠なってい
る。

次にＲＡＳｂ信号が上記と逆レベルになるとカラムアド
レス信号Ａ　ｉ、、〜ＡｊがＡＤＭから送出サレ、上記
アドレス端子に印加される。このとき、ロウアドレス信
号人。〜Ａｉは人ＤＭから送出されないようになってい
る。

このようにして上記アドレス信号人。〜Ａｉ及びＡｉ＋
１〜人ｊはＲＡＳｂ信号のレベルにより時系列的にＤ−
ＲＡＭのアドレス端子に印加される。

なお、ＡＤＭ及びＲＡＣにリフレッシュ制御信号Ｒ６，
が印加されていないため、す７レツク工アドレス信号Ｒ
０〜Ｒ４はＡＤＭから送出されないよう罠なっている。

また、チップ選択信号Ａ　ｊ　＋１〜Ａ　ｋはＤＣＲ’
ａ’通して主としてＤ−ＲＡＭ内のチップを選択する、
−ｊチップ選択制御信号Ｃ８，−Ｃ８ｍ（ｍ＝２　　　）に
変換され、さらにＲＡＳａ信号によってタイミングが制
御されたＲＡＳ、〜ＲＡＳｍ信号に変換され、チップ選
択用信号及びロウアドレス取込み用信号として使われろ
。

次にＤ−ＲＡＭの各列におけろチップ内のアドレスの設
定動作を説明する。

まず、ロウアドレス信号Ａ０〜ＡｉがＤ−ＲＡＭのすべ
てのＩＣチップのアドレス端子に印加される。

その後、ＲＡＳ、　〜ＲＡＳｍ信号のうち、１つの信号
たとえばＲＡＳ、信号があるレベルになると最上段のＢ
個のＩＣが選択されると仮定する。

このとき、上記Ｉ　Ｃ（Ｉ　Ｃｏ　、Ｉ　Ｃ１！　−・
・・Ｉ　ＣｓＢ　）チップ内のメモリマトリクスアレイ
のロウアドレスに上記ロウアドレス信号人。−Ａｉが取
込まれる。ここで、上記ロウアドレス信号人。〜Ａｉが
ＲＡＳ、信号よりも前に上記ＩＣに印加される理由はＲ
ＡＳ、信号が上記ロウアドレス信号へ〇〜人ｉよりも前
に印加されると、ロウアドレス信号以外の信号を取込む
可能性があるからである。

次にカラムアドレス信号人ｉ＋１〜ＡｊがＤ−ＲＡＭの
すべてのＩＣチップのアドレス端子に印加される。

その後、ＲＡＳ、信号から遅延したＣＡＳ信号があるレ
ベルになると上記最上段のｎｋ、Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号人ｉ＋１〜Ａｊが取込まれる。ここで、上
記カラムアドレス信号Ａ　ｉ　＋１〜ＡｊがＣＡＳ信号
よりも前に上記ＩＣに印加される理由は上記理由と同様
である。

また、ＣＡＳ信号の働きは、ロウアドレス信号Ａ　６　
””　Ａ　ｉあるいはカラムアドレス信号Ａｉ＋ｔ〜Ａ
ｊのどちらの信号を送っているかを区分することにある
。

以上の動作により、Ｄ−ＲＡＭの最上段ｎｋ。

Ｂ個のチップ内アドレスが設定される。

また、Ｄ−ＲＡＭの最上段を除＜ＩＣはＲＡＳ。

〜ＩｔＡＳｍ信号がＲＡＳ、のレベルと逆レベルのため
選択されないようになっている。

次に上記設定されたアドレスにおけるデータの書込み動
作及び続出し動作を説明する。

データの書込み動作及び読出し動作はライトイネーブル
信号（以下、ＷＥ傷信号称する。）のノ１イレペルまた
はロウレベルによって決定されるように設計されている
。

書込み動作は、ＷＥ傷信号あるレベルのときに上記設定
されたアドレスにＣＰＵからのデータＤＨ〜ＤＩＭが印
加されることによって行なわねる。

読出し動作は、ＷＥ傷信号上記と逆レベルのときに書込
みを完了している上記それぞれのアドレスのデータＤｏ
ｔ〜ＤｏｓがＢビットで出力されることによって行なわ
れる。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号（バー、　
ｂａｒ　）が略号の上に付けられているものはその信号
が０″　（Ｌｏｗ　Ｌｅｖｅ　ｌ　）のときに、その略
号のもつ意味の働きｔ実行し、ｂａｒ記号がない場合は
′″１″　（Ｈｉｇｈ　Ｌｅｖｅｌ）のときにそれ？実
行することを意味している。

Ｃ−ＣＴはＣＰＵからの命令信号すなわちＲＥＲｃｓ信
号ンそれぞれ送出する。これらの送出されるコントロー
ル信号の働きｔ説明する。

ＣＡＳ信号は、ロウアドレス信号Ａ０〜人ｉあるいはカ
ラムアドレス信号Ａｉ＋１−Ａｊ　のどちらがＤ−ＲＡ
Ｍ内の各チップに送出されているかを区分するための信
号及びＩＣチップのカラムアドレス信号を取込むための
信号である。

ＲＡＳａ信号はＣ８１〜Ｃ８ｍ信号をタイミングを合わ
せてＤ−ＲＡＭ内のＩＣチップアレイに供給するための
信号である。

ＷＥ傷信号Ｄ−ＲＡＭのＩＣチップ内のメモリセルから
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。

１’Ｌｃｓ信号はリフレッシュ動作の開始及びＡＤＭに
おいてアドレス信号人。−Ａ　ｉ　、　Ａ　ｉ　＋１〜
Ａｊの送出’Ｙ！止すると共にＲＡＣからのリフレッシ
ュアドレス信号Ｒ，−Ｒｔを送出するための信号である
。

ＲＡＳｂ信号はＡＤＭからロウアドレス信号Ａ０〜Ａｉ
及びカラムアドレス信号Ａｉｄ１〜Ａｊを時系列多重化
信号に変換するための切換えタイミング信号であるとと
もに、ＲＡＳ　（ＲＡＳ、　〜ＲＡＳｍ）信号の１つが
選択されたとき、ＡＤＭからはロウアドレス信号Ａ。−
Ａｉが出力されているように、ロウアドレス信号Ａ０〜
Ａｉとカラムアドレス信号Ａｉ＋１〜人ｊの切換え時期
”ｋＲＡｓａ信号から遅延させた信号にしている。

次に前記ＷＥ傷信号データバスドライバ（ＤＢＤ）の関
係を説明する。

Ｃ−ＣＴから送出されたＷＥ傷信号Ｄ−ＲＡＭ及びＤＢ
Ｄに印加される。例えばＷＥ傷信号高レベルの時、読出
しモードとなり、Ｄ−ＲＡＭのデータが出力され、ＤＢ
Ｄ’に介してＣＰＵへ送出される。このとき、入力デー
タはＷＥ傷信号よりＤＢＤからＤ−ＲＡＭに取込まない
ように制御されている。またＷＥ傷信号低レベルの時、
書込みモード°となり、Ｄ−ＲＡＭのデータ入力端子に
ＣＰＵから入力データがＤＢＤを介して印加され、設定
されたアドレスにデータが書込まれる。このとを！Ｄ−
ＲＡＭのデータ出力はＷＥ傷信号よりＤＢＤから出力さ
れないように制御されている。

〔リフレッシュ動作〕

Ｄ−ＲＡＭのメモリセル回路ではＭＯＳキャパシタにチ
ャージを貯えろことにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消、失する。こ
こで問題なのは情報１１′（Ｈｉｇｈ　Ｌｅｖｅｌ）の
チャージが消失して、情報′１″と′Ｏ″　（Ｌｏｗ　
Ｌｅｖｅｌ　）を判別する基準レベルより小さくなると
清報１１”が′０″と判別され、誤動作となってしまう
ことである。そこで、情報′ｌ″を記憶させ続けるには
電荷が上記基準レベルより減少する前に電荷’ｋ　ＩＪ
フレッシュする必要がある。そして、このリフレッシュ
動作はメモリセルの情報蓄積時間内に必ず行なわなけれ
ばならない。従って、このリフレッシュモードは読出し
モードや書込みモードより優先する。

次にリフレッシュ動作を第１図に従って説明する。

まず、リフレッシュ同期発生回ｌＮ１（以下、Ｒ２Ｏと
称する。）はりフレッシＳ要求信号（以下、ＲＥＦＲＥ
Ｑと称する。）を（清報蓄積時間）／（リフレッシュサ
イクル数）の周期毎にＣＰＵへ送出している。（なお、
リフレッシュサイクル数はカラムデータ線につながるワ
ード線の数と等価である。）ＣＰＵでは上記ＲＥＦＲＥＱ　’に受けて、リフレッシ
ュ指示信号（以下、ＲＥＦＧＲＮＴと称する。）を送出
する。このときＣＰＵからはライトイネーブル信号（以
下、ＷＥ倍信号称する。）及びメモリ起動信号（以下、
ＭＳと称する。）は送出されない。上記ＲＥＦＧＲＮＴ
がコントロール回路（以下、Ｃ−ＣＴと称する。）に印
加されると、その出力信号であるリフレッシュ制御信号
（以下、ＲＣ８と称する。）はアドレスマルチプレクサ
（以下、ＡＤＭと称する。）及びリフレッシュアドレス
カウンタ（以下、ＲＡＣと称する。）に印加される。そ
うすると人ＤＭではＲＣ３信号によってランダム・アク
セス用のアドレス信号Ａ０〜Ａｊに代えてリフレッシュ
専用のアドレス信号Ｒ０〜ＲＬをＤ−ＲＡＭに送る。

Ｄ−ＲＡＭにおけるリフレッシュ方法は２つに大別され
る。その１つはＩＣチップアレイの各列毎（ＩＣｕ　、
　ＩＣｔｔ　、・・・・・・、ＩＣＬ、を１列とする。

）に順査にリフレッシュを行なう方法である。この方法
はりフレッシユに要する消費電力が少なくてすむ利点が
あるが、リフレッシュに要する時間がかかるという欠点
がある。

もう１つの方法は、Ｄ−ＲＡＭの全ＩＣチップアレイを
同時にリフレッシュする方法である。この方法は第１図
には図示していないが、アドレスレシーバからのアドレ
ス信号Ａｊ＋１−Ａｋがデコーダ（以下、ＤＣＲと称す
る。〕を介さずＲＡＳコントロール回路（以下、ＲＡＳ
−ＣＴと称する。）に印加され、ＲＡＳ−ＣＴのすべて
の出力信号ＲＡＳ、　〜ＲＡＳｍがあるレベルになり、
Ｄ−ＲＡＭの全列のＩＣが同時に選択されることによっ
てリフレッシュを行なうものである。

この利点はりフレッシュに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。

次にＤ−ＲＡＭのＩＣ内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。

ＡＤＭからＤ−ＲＡＭのアドレス端子にリフレッシュア
ドレス信号Ｒ０〜Ｒｔが印加され、七の後ＲＡＳ信号が
あるレベルになり、ＩＣマトリクスアレイの２１＋１本
のロウアドレスが順次選択される。このと、き、ＣＡＳ
信号は上記と逆レベルとなっている。従って、選択され
たロウアドレスにつながっているメモリセルの情報をセ
ンスアンプ（図示せず）で１”及びＯ”のレベル差を広
げるように増幅することＫよってリフレッシュを行なっ
ている。

なお、ＷＥ倍信号りフレッシュ動作時にＤ−ＲＡＭ及び
ＤＢＤに送出されていないため、ＤＢＤからのデータの
入出力は行なわれない。

ＣＲＡＳＲＡＳ系信号ＡＳ系信号の働き〕ＲＡＳ系信号
（以下、ＲＡＳ−φと称する。〕及びＣＡＳ系ＣＡＳ系
信号ＣＡＳ−φと称する。）の働きを第２図に従って説
明する。

（１）ＲＡＳ−φ φムＲはアドレスバッファ制御信号であり、これはアド
レスバッファ（以下、ＡＤＢと称する。）に印加され、
ＡＤＢにラッチされている。ロウアドレス信号Ａ、−Ａ
ｉに対応するレベル８６　＋　３６１・・・・・・ａｉ
、ａｉ　’Ｓ’ロウ・カラムデコーダ（以下、ＲＣ−Ｄ
ＣＲと称する。）へ送出するか否かを決定する信号であ
る。

φ８はワード線制御信号であり、これはＲＣ−ＤＣＲに
印加され、メモリアレイ（以下、Ｍ−人ＲＹと称する。

）のロウアドレスを選択するために選択された１つの信
号ＹＭ−ＡＲＹへ送出するか否かを決定する信号である
。

φＰＡはセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。

（２）ＣＡＳ−φ φ人Ｃはアドレスバッファ制御信号であり、これはＡＤ
Ｂに印加され、ＡＤＢにラッチさねている、カラムアド
レス信号Ａｉ＋１〜人ｊＫ対応するレベ／’　ａ　ｉ＋
ｌ　＋　ａ　ｉ＋１　＋　””・・ａ　ｊ　Ｈτ了ＹＲ
Ｃ−ＤＣＲへ送出するか否かを決定する信号である。

φＹはカラムスイッチ制御信号であり、これはＲＣ−Ｄ
ＣＨに印加され、選択された１つの信号によってＭ−Ａ
ＲＹのカラムデータ線に接続されているカラムスイッチ
を選択する信号である。

φｏｐはデータ出力バッファ及び出力アンプ制御信号で
あり、これはデータ出力バッファ（以下、ＤＯＢと称す
る。）及び出力アンプ（以下、ＯＡと称する。）に印加
され、Ｍ−ＡＲＹからの読出しデータを出力データ（Ｄ
ｏｕｔ）端子へ送出する信号である。

φＲＷはデータ人力バッファ制御信号であり、これはデ
ータ人力バッファ（以下、ＤＩＢと称する。）に印加さ
れ、入力データ（Ｄｉｎ）端子からの書込みデータＹＭ
−ＡＲＹへ送出させる信号である。

φａｗはデータ出力バッファ制御信号であり、これはＤ
ＯＢに印加され、舊込み動作時に読出しデータ音データ
出力（Ｄｏｕｔ）端子に出力しないようにする信号であ
る。

ＣＤ−ＲＡＭの構成及び動作〕Ｄ−ＲＡＭの構成′？：第２図に従って説明する。

点線で囲まれたブロックはＤ−ＲＡＭの集積回路（以下
、ＩＣと称する。〕を示している。

上記ＩＣにおいて、二点鎖線で囲まれたブロックはタイ
ミングパルス発生ブロックであり、Ｄ−ＲＡＭの各回路
の動作を制御する信号を発生する回路から構成されてい
る。

次にＤ−ＲＡＭの各回路の動作を第３図のタイミング図
に従って説明する。

ロウアドレス信号人。〜Ａｉがアドレスバッファ（以下
、ＡＤＢと称する。）に取込まれ、ラッチされるとロウ
アドレス信号人。〜人ｉより遅れてＲＡＳ信号がロウレ
ベルとなる。ここで、ＲＡＳ信号をロウアドレス信号Ａ
０〜Ａｉより遅らせる理由はメモリアレイにおけるロウ
アドレスとしてロウアドレス信号Ａ０〜Ａｉを確実に取
込むためである。

次にＲＡＳ信号から遅延した信号φムａがＡＤＢに印加
され、上記ラッチされたロウアドレス信号に対応したレ
ベルａａ　ｌ　ａＱ　Ｉ・・・・・ａｉ、ａｉをロウ・
カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。）へ送
出する。ＲＣ−ＤＣＨに上記レベルａｏｐ　　ａＯ＋　
　ａｉ　Ｈａｉ　が印加されろとＲＣ−ＤＣＲは選択さ
れたものだけでハイレベルに留り、選択されないものは
ロウレベルとなる動作を行なう。

そして、上記選択された信号はφムＲから遅延した信号
φ８がＲＣ−ＤＣＲに印加されるとＭ−ＡＲＹへ送出さ
れろ。ここで、φ工がφＡＲより遅らせる理由はＡＤＢ
の動作完了後、ＲＣ−ＤＣＲを動作させるためである。

こうしてＭ−ＡＲＹにおけるロウアドレスは、ＲＣ−Ｄ
ＣＨの２１＋１本の出力信号のうち、１本がハイレベル
となるため、それに対応したＭ−ＡＲＹ内の１本のロウ
アドレス線が選択されろことによって設定される。

次にＭ−人ＲＹにおける選択された１本のロウアドレス
線に接続されているメモリセルの１１″又は１０”の情
報をセンスアンプ（以下、８人と称する。）でそれぞれ
増幅する。この８人の動作はφＰＡが印加されると開始
する。

その後、カラムアドレス信号Ａｉ＋ｓ〜人ｊがＡＤＢに
取込まれ、ラッチされるとカラムアドレス信号Ａ　ｉ＋
１〜Ａｊより遅れてＣＡＳ信号がロウレベルどなる。こ
こで、ＣＡＳ信号ｔカラムアドレス信号Ａｉ＋＋〜人ｊ
より遅らせる理由はメモリアレイにおけるカラムアドレ
スとしてカラムアドレス信号を確実に取込むためである
。

次にＣＡＳ信号から遅延した信号φＡＣがＡＤＢＫ印加
されろと上記カラムアドレス信号に対応したレベルａ　
ｉ＋１　＊　ａ　ｌ＋Ｉ　Ｈ・・””　ａＪ　＋　ａｊ
をＲＣ−ＤＣＲへ送出する。そしてＲＣ−ＤＣＲは上記
と同様の動作を行なう。そして上記選択された信号はφ
ムＣから遅延した信号φＹがＲＣ−ＤＣＲに印加される
とカラムスイッチ（以下、Ｃ−８Ｗと称する。）へ送出
されろ。こうしてＭ−ＡＲＹにおけるカラムアドレスは
ＡＤ−ＤＣＲの２」−１本の出力信号のうち、１本がハ
イレベルとなるため、１つのＣ−５Ｗが選択され、この
Ｃ−３Ｗに接続されているカラムアドレス線すなわちデ
ータ線が選択されることによって設定される。

このようにして、Ｍ−ＡＲＹ内の１つのアドレスが設定
される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいてはＷＥ倍信号ハイレベルとなる。

このＷＥ倍信号ＣＡＳ信号がロウレベルになる前にハイ
レベルになるように設計されている。なぜなら、ＣＡＳ
信号がロウレベルになると結果的にＭ−人ＲＹの１つの
アドレスが設定すれるため、その前からＷＥ倍信号ハイ
レベルにしておき、続出し動作の準備乞して読出し開始
時間を短くするためである。

また、ＣＡＳ系信号のφｏｐが出力アンプに印加される
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッ７ア（以下、Ｄ
ＯＢと称する。）を介してデータ出力（Ｄｏｕｔ）端子
に続出されろ。このよ５Ｋして読出しが行なわれるが、
ＣＡＳ信号がハイレベルになると読出し〜動作は完了す
る。

次に書込みモードにおいてはＷＥ倍信号ロウレベルとな
る。このロウレベルのＷＥ　（ＦｌとロウレベルのＣＡ
Ｓ信号によりつくられる信号φＲＷがハイレベルとなっ
てデータ入力パッ７ア　（以下、ＤＩＢと称する。）に
印加さり、６とＤＩＢがアクティブになり、入力データ
（Ｄｉｎ）端子からの書込みデータを上記Ｍ　−Ａ　Ｒ
Ｙの設定されたアドレスに送出し、ｄ込み動作が行なわ
ｆする。

このとき、上記φＲＷの反転記号、つまりロウレベルの
信号φＲＷがＤＯＢに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。

ＣＤ−ＲＡＭトランジスタ回路の構成と動作〕第４Ａ図
は本発明のＤ−ＲＡＭの回路構成の１゛実施を示す。以
下、実施例に基づき本発明を説明する。

１　メモリセルＭ　−ＣＥ　Ｌの構成１ビットのＭ−ＣＥＬは情報蓄積用のキャパシタＣｓと
アドレス選択用のＰ−ＭＯ８Ｑｍとからなり、論理″１
”　、”０″の情報はキャパシタＣｓ　ＶＣＩＫ荷があ
るか、ないかの形で記憶されろ。

Ｐ−ＭＯ８ＱＭのゲートはワード線に接続され、ソース
・ドレインの一方はデータ線に、他方はキャパシタＣ８
に接続されている。

２、　メモリセルＭ−ＥＣＬのスイッチング動作Ｐ−Ｍ
Ｏ８ＱＭのゲート電圧すなわちワード電圧が電源電圧Ｖ
ＣＣからしきい値電圧Ｖｔｈｐ（Ｐ−ＭＯ８ＱＭのしき
い値電圧）だけ低下するとＰ−ＭＯ８ＱＭがオンし、メ
モリセルＭ−ＣＥＬの選択が可能となる。

またメモリセルにＮ−ＭＯ８’に使用した場合（図示せ
ず）には、ワード電圧をＯＶから（Ｖｃｃ−Ｖ　ｔｈｎ
）　（Ｖｔｈｎ　：　Ｎ　−ＭＯＳ　ＱＭのしきい値電
圧）に変化させた時、Ｎ−ＭＯ８ＱＭがオンし、メモリ
セルの選択が可能となる。

従って、Ｐ−ＭＯ８ＱＭのスイッチング速度はＶＣＣと
１Ｖｔｈｐｌの間だけで、論理゛１”′Ｏ″の情報を決
定できるため、Ｎ−ＭＯ８ＱＭのスイッチング速度より
かなり早い。なお、Ｐ−ＭＯ８ＱＭのスイッチング動作
の詳細説明は特願５４−１１９４０３に記載しであるの
で省略する。

３、　センスアンプの構成センスアンプＳＡ、、ＳＡ、はアドレス時忙折返しデー
タ線Ｄ　Ｌ　ｌ−ｒ　、　Ｄ　Ｌ　１−１　　に生ずる
電位変化の差をタイミング信号φＰＡ＋φＰＡ　　（セ
ンスア／グ制？１ｉ４Ｉ信号）で決まるセンス期間に拡
大するセンスアンプであり、１対の平行に配置さねた、
折返しデータ線Ｄ　Ｌ　ｓ　−ｓ　、　Ｄ　Ｌ　１−１
にその入出力ノードが結合されている。

センスアンプＳＡ、とＳＡ、は並列に接続されており、
両方で１つのセンスアンプと考えることもできるが、Ｓ
Ａ　　がＮ−ＭＯ３で構成されているのに対し、ＳＡ、
が反対導電型のＰ−ＭＯ８で構成さねているところが異
なっている。それぞれのセンスアンプは正帰還差動増幅
動ｆ′Ｆ、をするための１対の交差接続されたＦＥＴと
そのソース側に接続され、正帰還差動増幅動作を制御す
るためのＦＥＴとから成る。

センスアンプＳＡ、とＳＡ、は前述したように１つのコ
ンプリメンタリ−センスアンプと考えることもできるの
で、隣合せて配置してもよいが、配線、トランジスタ、
ウェル領域などの配置、形状を考慮し、効率よく集積す
るために、第４図人のようにお互に離して（例えばＭ−
ＡＲＹの両端に）配置することもできる。

つまり、Ｐ−ＭＯ８で構成さねているセンスアンプＳＡ
、とメモリアレイＭ−ＡｒＬＹとＮ−ＭＯ８で構成され
ているセンスアンプＳＡ、とプリチャージ回路ＰＣとを
分離して配置できるため、チップ内の回路配置がＰ−Ｍ
Ｏ８部とＮ−ＭＯ３部とで分離可能となり、効率よく集
積することができる。

折返しデータｌｉｄ　Ｄ　Ｌ　Ｉ−＋　、　Ｄ　Ｌ　ｒ
−ｓはＡ　Ｉ−＋　Ａ　ＬＩ　ＴＭｏ、Ｔａ、Ｗ等の金
属で形成されている。上記金属は抵抗値が非常に小さい
ため、動作時の上記データ線の電圧降下が小さく、誤動
作乞生じない。

４、　プリチャージ回路の構成プリチャージ回路ＰＣはデータｉを電源電圧ＶＣＣの約
半分（Ｖｐｐ　）にプリチャージするための１対のＮ　
−ＭＯＳ　　Ｑｓｚ　、　Ｑｓ３　　と両データ線間の
プリチャージ電圧のアンバランスを解消するためのＮ−
ＭＯ８Ｑｓ１とから成り、これらのＮ−ＭＯ８は図中斧
の記号で示したとおり、他のＮ−ＭＯ８より低いしきい
値電圧をもつように設計されている。

折返しデータ線ＤＬ＋−１，ＤＬ１１に結合されるメモ
リセルの数は検出精度！上げるため等しくされろ。各メ
モリセルは１本のワード線ＷＬと折返しデータ線の一方
との間に結合される。各ワードｇＷＬは１対のデータ線
と交差しているので、ワード線ＷＬに生じる雑音成分が
静電結合によりデータ線にのっても、その雑音成分は双
方のデータ組に等しく現われ、差動型のセンスアンプＳ
Ａ、。

ＳＡ、によって相殺されろ。

５、回路動作第４Ａ図の回路動作は第４Ｂ図の動作波形図を参考にし
ながら説明する。

メモリセルの記憶信号を読み出す前にプリチャージ制御
信号φｐｃがハイレベルのとき（Ｖｃｃより高い）　、
Ｎ−ＭＯ８Ｑｓｌ、ＱＳ３が導通し、折返しデータ線Ｄ
ＬＩ−１＋ＤＬ１−ｔの浮遊容量ｃｏ。

Ｃｏが約−！−ｖｃｃにプリチャージされる。このとき
Ｎ−ＭＯ８ＱＳＩも同時に導通するのでＮ−ＭＯ８Ｑ８
２　＋　ＱＳ３によるプリチャージ電圧にアンバランス
が生じても折返しデータ線ＤＬｌ−ｔ　、　ＤＬ　ｔ−
＋は短絡され同電位に設定されろ。Ｎ　−ＭＯＳ　Ｑｓ
ｌ乃至Ｑ３３はそれぞれのソース・ドレイン間に電圧損
失が生じないよう畳印のないトランジスタに比／（Ｖ　
ｔ　ｈが低く設定されている。

一方、メモリセル内のキャパシタＣｓは書き込まれた情
報が論理゛０”の場合にほぼ零ボルトの電位を保ち、論
理ＩＴＩＰＩの場合、はぼＶＣＣの電位を保っており、
データ線のプリチャージ電圧ＶＤＰは両記憶電位の中間
に設定さねている。

従って、リード線制御信号φ、がハイレベルとなり、所
望のメモリセルをアドレスする場せ、メモリセルに結合
される一方のデータ線の電位ＶＤＬは、１″の情報が読
出された時はＶＤＰより高くなり、０″の情報が読出さ
れた時はＶＤＰより低くなる。上記データ線の電位とＶ
ＤＰの電位ケ維持している他方のデータ線の電位と比較
することにより、アドレスされたメモリセルの情報が′
１″であるか２０″であるか判別することができろ。

上記センスアンプＳＡ、、ＳＡ、の正帰還差動増幅動作
は、ＦＥＴ　Ｑｌ＋７　、　Ｑｓａがタイミング信号（
センスアンプ制御信号）φＰＡＩφＰ人によって導通し
始めろと開始され、アドレシング時に与えられた電位差
にもとづき、高い方のデータ線電位（ＶＨ，）と低い方
のそれ（ＶＬ）はそれぞれＶＣＣと零電位Ｖ　ＧＮＤに
向って変化していき、その差が広がる。Ｎ−ＭＯ３ＱＳ
７　＋Ｑｓｓ＋Ｑｓｅ　からなるセンスアンプＳＡ、は
データ線の電位を零電位ＶＧＮＤに下げるのに寄与して
おり、またＰ−ＭＯ３ＱＳ４　＋　Ｑ８Ｂ　＋　Ｑｓａ
からなるセンスアンプＳＡ。

はデータ線の電位をｖｃｃにもち上げるのに寄与してい
る。それぞれのセンスアンプＳＡ、　、　ＳＡ。

はソース接地モードで動作する。

こうして（Ｖ　ｔ、　−ＶＧＮＤ）の電位がセンスアン
プＳＡ、のＮ−ＭＯ３ＱＳ？　、Ｑｓｓのしきい値電圧
Ｖｔｈｎと等しくなったとき、センスアンプＳＡの正帰
還動作が終了する。また（’／ＣＣＶＨ）の電位がセン
スアンプＳＡ、のＰ　−Ｍ　ＯＳ　　Ｑ　ｓ　ｓ　＋Ｑ
ｓｓ　のしきい値電圧Ｖ　ｔｈｐと等しくなったとき、
センスアンプＳＡ、の正帰還動作が終了する。最終的に
はｖＬは零電位に、ｖＨはＶＣＣに到達し、低インピー
ダンスの状態で安定になる。

なお、センスアンプＳＡ、とＳＡ、は同時に動作を開始
させても、ＳＡ、４８人、より先に動作開始させても、
ＳＡ、’ｖｓＡ、より先に動作開始させてもどちらでも
よい。読出し速度の点では、ＳＡ、　とＳＡ、Ｙ同時に
動作させた方が高速となるが、貫通電流が流れるため、
消費電力が多くなる。一方、ＳＡ、　またはＳＡ、の動
作開始時期を異ならせることによって、貫通’ｍ流がな
くなり、消費電力が減少する利点があるが、続出し速度
の点では上記よりやや劣る。

第４Ｃ図は本発明のＤ−ＲＡＭの回路構成の他の実施例
を示す。第４人図と対応する部分は同一符号を付す。第
４Ａ図と相違するところはＳＡ。

の正帰還動作制御手段なＮ　−ＭＯＳ　Ｑｓｅ　！　Ｑ
ｓｔ。

の並列接続で構成している点である。

センスアンプＳＡ、及びＳＡ、の動作を第４Ｄ図に従っ
て説明する。折返しデータ線は予め、約１／２Ｖｃｃに
充電されているものとする。

センスアンプＳＡ、の正帰還動作制御手段のＦＥＴＱＳ
ＩＯがセンスアンプ制御信号φ、にょって導通すること
によりＦＥＴＱｓｙまたはＦＥＴＱｓａの一方のみを導
通させ、低い方のデータ線の電位（ＶＬ）Ｙ零電位ＶＧ
ＮＤ方向に少し低下させる。

このとき、高い方のデータ線の電位（ｖａ）はＦＥＴＱ
ｓｙまたはＦＥＴ　　Ｑｓｓの一方が非導通のため、変
化しない。なお、ＦＥＴＱｇｌｏのコンダクタンスはＦ
ＥＴ　　Ｑｓａのコンダクタンスよりも小さく設計され
ている。

次にセンスアンプ制御信号φＰＡによってＦＥＴＱｓｓ
を導通し始めるとセンスアンプＳＡ、が正帰還動作を開
始し、上記電位ｖＬを零電位Ｖ。ＮＤに向って変化させ
ろ。

すなわち、センスアンプ制御信号φ１によって折返しデ
ータ線の電位の差ｌ少し広げてから、センスアンプ制御
信号φＰＡを印加し、センスアンプＳＡ、の正帰還動作
を行なわせるようにすると、折返しデータ線の電位差が
小さくても、センスアンプＳＡ、で増幅することが可能
となる。言い換えるとセンスアンプの感度がよくなる。

次にセンスアンプＳＡ、の正帰還差動増幅動作はＦＥＴ
　Ｑｓａがセンスアンプ制御信号φＰＡ　又はφ１によ
って導通し始めろと開始され、高い方のデータ線の電位
（ＶＨ）はＶＣＣに向って上昇する。

データ線の電位は、最終的にｖＬは零電位に、ｖＨはＶ
ＣＣに到達し、低インピーダンスの状態で安定になる。

第４Ｅ図は本発明のＤ−ＲＡＭの回路構成の他の実施例
を示す。第４人図と対応する部分は同一符号を付す。第
４Ａ図と相違するところは折返しデータ線にダミーセル
Ｄ−ＣＥＬＹ接続している点である。

ダミーセルＤ−ＣＥＬの構成はＰ　−ＭＯＳ　ＱＤＩと
Ｐ−ＭＯ８ＱＤＩの直列接続回路からなり、Ｐ−ＭＯ３
ＱＤＩのゲートはダミーワード線に、ン−ス・ドレイン
の一方はデータ線に、他方はｔ’　−ＭＯ３ＱＤ２のソ
ース・ドレインの一方に接続４Ｓねており、他方は接地
されている。

ダミーセルＤ−ＣＥＬには基準電位を蓄える容量Ｃｄｓ
は必要ない。なぜなら、データ線に基準電位をプリチャ
ージさせるからである。ダミーセルＤ−ＣＥＬはメモリ
セルＭ−ＣＥＬと同じ製造条件、同じ設計定数で作られ
ている。

ダミーセルＤ−ＣＥＬはメモリ情報の書込み及び読出し
動作時等に折返しデータ線に発生する種々の雑音な相殺
する働きをもっている。

ＣＤ−ＲＡＭ）ランジスタ回路の時系列的な動作〕第４
Ａ図に従って、Ｄ　−ＲＡＭ　）ランジスタ回路の時系
列的な動作を説明する。

１、読み出し信号量情報の読み出しはＰ−ＭＯ８ＱＭをＯＮにしてＣ８を共
通のカラムデータ［ＤＬにつなぎ、データ線ＤＬの電位
がＣｓＫ蓄積された電荷量に応じてどのような変化がお
きるかをセンスすることによって行なわれる。データ線
ＤＬの浮遊容量Ｃ０に前もって充電されていた電位を電
源電圧の半分、つまり−■ｃｃとするとＣ８に蓄積され
ていた情報が１”（Ｖｃｃの電位）であった場合、アド
レス時ニオイテデータ１ＤＬＯｔ位（ＶＤＬ）　＝１″
はＶｃｃ　・（Ｃｏ　＋　２　Ｃｓ）　／２　（ｃｏ　
＋　Ｃｓ）となり、それがＯ″（Ｏｖ）あツタ場合、（
ｖＤＬ）　’Ｏ”はＶｃｃ−Ｃｏ　／２　（Ｃｏ　＋Ｃ
ｓ）となる。ここで論理゛１″と論理″０″との間の差
すなわち検出される信号量ΔＶ、は ΔＶｓ＝　（ＶＤＬ）”１”　−（ＶＤｔ、）’ｏｎ＝
Ｖｃｃ−Ｃｓ／（Ｃｏ＋Ｃ５）＝　（Ｃｓ／Ｃｏ）　・Ｖｃｃ／　（１＋　（Ｃｓ／Ｃ
ｏ月となる。

メモリセルを小さくし、かつ共通のデータ線に多くのメ
モリセル乞つないでも高集積大容量のメモリマトリクス
にしであるため、Ｃｓ＜Ｃｏ、すなわち（Ｃｓ／Ｃｏ）
はｌに対して殆んど無視できる値となっている。従って
、上式はΔｖＳ＝ｖＣＣ・（Ｃｓ／Ｃｏ）で表わされ、
Δ■８は非常に微少な信号となっている。

２、読み出し動作前述のプリチャージ動作と全く同一である。

ロウアドレス期間タイミング信号（アドレスバッファ制御信号）φ人ａ（
第３図参照）のタイミングでアドレスバッファＡＤＢか
ら供給されたロウアドレス信号Ａ０ないしＡｊはロウ・
カラムデコーダＲＣ−ＤＣＲによってデコードされ、ワ
ード線制御信号φＸの立上りと同時にメモリセルＭ−Ｃ
ＥＬのアドレシングが開始されろ。

その結果、折返しデータ線ＤＬ１−ｔ　、　ＤＬｔ−１
の間には前述した通りメモリセルの記憶内容にもとづき
ほぼΔｖｓＬｆ）を圧着が生じる。

センシングタイミング信号（センスアンプ制御信号）φＰ人により
Ｎ　−Ｍ　ＯＳ　　Ｑ　ｓ　ｓが導通し始めると同時に
センスアンプＳＡ、は正帰還動作を開始し、アドレス時
に生じたΔ■ｓの検出信号を増幅する。

この増幅動作と同時もしくは増幅動作開始後タイミンク
信号φＰＡによりセンスアンプＳＡ、が正帰還動作を開
始し、論理゛１′のレベルをＶＣＣに回復する。

データ出力動作タイミング信号（アドレスバッファ制御４．１号）φＡ
Ｃに同期してアドレスバッファＡＤＢから送られてきた
カラムアドレス信号Ａ　ｉ＋１ないしＡｊはロウ・カラ
ムデコーダＲＣ−ＤＣＲで解読され、次いでタイミング
信号（カラムスイッチ制御信号）φＹによって選択され
たカラムアドレスにおけるメモリセルＭ−ＣＥＬの記憶
情報がカラムスイッチｃ−ｓｗ、ｙ介してコモン入出力
ｉ　ＣＤＬ。

ＣＤＬ、に伝達される。

次にタイミング信号（データ出力バッファ及び出力アン
プ制御信号）φｃｐによって出力アンプ・データ出力バ
ッファＯＡ＆ＤＯＢが動作し、読み取った記憶情報がチ
ップの出力端子り。ｕｔに送り出される。なおこのＯＡ
＆ＤＯＢは書き込み時にはタイミング信号（データ出力
バッファ制御信号）φＲＷにより不動作にされろ。

３．８き込み動作ロウアドレッシング期間プリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って折返しデータ
線ＤＬｒ　−ｔ　、　ＤＬｔ−＊には入力書き込み情報
Ｄｉｏの論理値にかまわず本来書き込み乞行なうべきメ
モリセルの記憶情報が読み出されろ。この読み出し情報
は後述の書き込み動作によって無視されることになって
いるのでここまでの動作は実質的にはロウアドレスの選
択が行なわれていると考えてよい。

曹ぎ込み期間読み出し動作と同様タイミング信号（カラムスイッチ制
御信号）φｙｌｃ同期して選択されたカラムに位置する
折返しデータ線ＤＬ１−１　、ＤＬｔ−１がカラムスイ
ッチｃ−ｓｗ、ｖ介してコモン入出力線ＣＤＬ、、ＣＤ
Ｌ、に結合される。

次にタイミング信号（データ人カバク７ア制御信号）φ
ＲＷに同期してデータ人力バッファＤＩＢから供給され
ろ相補書き込み入力信号ｄｉｎｄｉｎがカラムスイッチ
ｃ−ｓｗ、ｙ介してメモリ＊ルＭ　−ＣＥ　Ｌに書き込
まれろ。このとき、センスアンプＳＡも動作しているが
データ人力バッファＤＩＢの出力インピーダンスが低〜
・ので、折返しデータ組ＤＬｌ−１，ＤＬｔ−１に現わ
れる情報はＤｉｎ　の情報によって決定される。

４、　リフレッシュ動作リフレッシュはメモリセルＭ−ＣＥＬに記憶された失な
われつつある情報７−旦カラム共通データｉＤＬに読み
出し、読み出した情報をセンスアンプＳＡ、、ＳＡ、に
よっ℃回復したレベルにして再びメモリセルＭ−ＣＥＬ
Ｋ書き込むことによって行なわれる。従ってリフレッシ
ュの動作は読み出し製作で説明したところのロウアドレ
ッシングないしセンシング期間の動作と同様である。た
だしこの場合、カラムスイッチＣ−５Ｗ　　は不動作に
して全カラム同時にかつ各ロウノ貝番にリフレッシュが
行なわれる。

Ｃ２７７ト方式６４　Ｋ　−Ｄ　−ＲＡＭＯｏｋｔ２Ｎ
１１１１ｇ）第５Ａ図は、約６４にビットのメモリセル
を、それぞれ１２８列（ロウ）ｘ２５６行（カラム）＝
３２．７６８ビツト（３２にビット）の記憶容量を持つ
２つのメモリセルマトリクス（メモリアレイＭ　−Ａ　
ＲＹ　Ｉ、　Ｍ　−Ａ　ＲＹ　ｔ　）に分けて配列した
Ｄ−ＲＡＭ回路構成スを示している。この図におけろ主
要なブロツクは実際の幾何学的な配置に合わせて描かれ
ている。

各メモリアレイＭ−ＡＲＹ、、Ｍ−人ＲＹ、のロウ系の
アドレス選択ｌ＠（ワード１ＷＬ）Ｋ＆！、ロウアドレ
ス信号へ〇〜Ａ６に基づいて得られる２’＝１２８通り
のデコード出力信号が、各ロウデコーダ（兼ワードドラ
イバ）Ｒ−ＤＣＲ，、Ｒ−ＤＣＲ，より印加される。

カラムデコーダＣ−ＤＣＲは、カラムアドレス信号人、
〜Ａ、１１に基づいて１２８通りのデコード出力信号を
提供する。このカラム選択用デコード出力信号は、左右
のメモリアレイ並びに各メモリアレイ内の隣り合う上下
のカラムに対して、すなわち合計４つりカラムに対して
共通である。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号人、およびＡ、が割り肖てられる。例
えばＡ、は左右の選択、Ａ６は上下の選択に割り当てら
れる。

アドレス信号Ａ、、Ａ、に基づいて４通りの組み合せに
解読するのがφ、ｉｊ信号発生回路φ、１ｊ−３Ｇであ
り、その出力信号φｙＯＱ　、φア０１゜φｙｔｏ　ｌ
φｙｌｌに基づいてカラムを切り換えるのがカラムスイ
ッチセレクタｃｓｗ−ｓ、、ｃｓｗ−８ｔである。

このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲおよびカラムスイ
ッチセレクタｃｓｗ−ｓ１．ｃｓｗ−８，の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、ＩＣチップ内で無駄な空白部分が生じないようにす
ることにある。つまり、カラムデコーダＣ−ＤＣＨの左
右一対の出力信号ａを担う比較的大きな面積を有するＮ
ＯＲゲートの縦方向の配列間隔（ピッチ）を、メモリセ
ルのカラム配列ピッチに合わせることにある。

すなわち、デコーダを２段に分割することによって、前
記ＮＯＲゲー１’構成するトランジスタの数が低減され
、その占有面積を小さくできろ。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される前記ＮＯＲゲートの数ヲ減少さ
せることにより、１つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることにある
。

アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ。−人、；Ａ８〜Ａ＋ｓ
’Ｙ、それぞれ８種類の相補対アドレス信号　（ａｏ　
、ａｏ）〜（ａ）、３丁）：　　＜ａｓｒａ＠）〜（ａ
＋ｓ＋ａ＋ｓ）に加工し、ＩＣチップ内の動作に合わせ
たタイミングφＡＲ，φ＾Ｃでデコーダ回路に送出する
。

〔２マット方式６４に−Ｄ−ＲＡＭ回路動作〕２マット
方式６４に−Ｄ−ＲＡＭにおけるアドレス設定過程の回
路動作を、第５Ａ図、第５Ｂ図に従って説明する。

まずロウ系のアドレスバッファ制御信号φ＾Ｒがハイレ
ベルに立上ることによって、ロウアドレス信号Ａ。−Ａ
６に対応した７種類の相補対ロウアドレス信号（ａｏ＋
ａｏ）〜（ａａうａｓ）が−アドレスバッファＡＤＢか
らロウアドレス線Ｒ−ＡＤＬを介してロウデコーダＲ−
ＤＣＲ，，Ｒ−ＤＣＲ。

に印加されろ。

次にワード編制ｍ信号φ、がハイレベルに立上ることに
よって、ロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ１がア
クティブとなり、各メモリアレイＭ−ＡＲＹ、、Ｍ−人
ＲＹ、のワード線ＷＬのうちそれぞれ１本ずつが選択さ
れ、ノ１イレペルにされる。

次にカラム系のアドレスバッファ制御信号φＡＣがハイ
レベルに立上ることによって、カラムアドレス信号Ａ、
〜人Ｉ、に対応した７糧類の相補対カラムアドレス信号
（ａｌｌ＋ａ９）〜（”１５＋ａｌ！＋　）がアドレス
バッファＡＤＢからカラムアドレス線Ｃ−ＡＤＬを介し
てカラムデコーダＣ−ＤＣＨに印加される。

この結果カラムデコーダＣ−ＤＣＨの１２８対の出力信
号縁のうち１対が７・イレペルとなり、このハイレベル
信号がカラムスイッチセレクタＣ３ｗ−５，、ｃｓｗ−
ｓ、に印加される。

次にカラムスイッチ制御信号φ丁がハイレベルに立上る
と、φｙｉｊ信号発生回路φ、１ｊ−３Ｇが動作可能と
なる。

一方、すでにアドレス信号人、に対応した相補対信号（
ａｖ　＋　ａｙ）はアドレスバッファ制御信号φ＾Ｒが
ハイレベルになったときに、またアドレス信号Ａ、に対
応した相補対信号（ａｓ　＋３ｍ）はアドレスバッファ
１ｕｌｌ　ｍ　信号φＡｃがノ・イレペルになったとき
に、それぞれφｙｉｊ信号発生回鮎φｙｌｊ−５Ｇに印
加されている。従ってカラムスイッチ制御信号φＹがハ
イレベルになると、これとほぼ同時にφｙｉｊ信号発生
回路φ、１ｊ−８Ｇはカラムスイッチセレクタｃｓｗ−
ｓ、、ｃｓｗ−ｓ、にイ言号を送出する。

このようにして、カラムスイッチＣ−５Ｗ。

Ｃ−５Ｗ、における合計５１２のトランジスタ対のうち
一対が選択され、メモリアレイ内の一対のデータ線ＤＬ
がコモンデータ巌ＣＤＬに接続される。

〔２マット方式Ｄ−ＲＡＭＩＣレイアウトパターン〕一個のＩＣチップの中でメモリアレイが２つに分けられ
たいわゆる２マット方式のＤ　−ＲＡＭＩＣレイアウト
パターンを第６図に従って説明する。

まず、複数のメモリセルによって構成された２つのメモ
リアレイ開−人ＲＹ、、Ｍ−ＡＲＹ２は互いに離間して
ＩＣチップの中に配置さ１ている。

このＭ−人ＲＹ、とＭ−ＡＲＹ、との間のＸＣチップ中
央部に共通のカラムデコーダＣ−ＤＣＲが配置されてい
る。

Ｍ−ＡＲＹ、のためのカラムスイッチＣ−５Ｗ。

はＭ−人ＲＹ、とＣ−ＤＣＲとの間に配置されている。

一方、Ｍ−人ＲＹ　２のためのカラムスイッチＣ−３ｗ
、は、Ｍ−人ＲＹ　ｔ　とＣ−ＤＣＲとの間に配置され
ている。

センスアンプＳＡ　　　ＳＡ、は雑音、例えばＣ−ＤＣ
Ｈに印加される信号によって誤動作しないようにするた
め、また配縁のレイアウトを容易にするためにＩＣチッ
プの左端部、右端部にそれぞれ配置されている。

ＩＣチップの上部左側には、データ人カバソファＤ　Ｉ
　Ｂ　、　ＩＪ−ド・ライト信号発生回路、　Ｒ／ＷＳ
Ｇ、ＲＡＳ信号発生回路ＲＡＳ−８ＧおよびＲＡＳ系信
号発生回路ＳＧ、が配置されている。

そして、これらの回路に近接してＲＡＳ信号印加バッド
Ｐ−ＲＡＳ、ＷＥ倍信印加パッドＰ−ＷＥ。

データ信号印加パッドＰ−Ｄｉｎが配置さねている。

一方、ＩＣチップの上部右側には、データ出カバソファ
ＤＯＢ　、ＣＡＳ信号発生回ｆ６ＣＡＳ−８ＧおよびＣ
ＡＳ系信号発生回＠ＳＧ、が配置さ１ている。そして、
これらの回路に近接してＶ３８電圧供給パッドｐ−ｖｓ
ｓ　、ＣＡＳ信号印加バッドＰ−ＣＡＳ　、データ信号
取り出しパッドＰ−Ｄｏｕｔおよびアドレス信号Ａ６供
給パッドＰ−Ａ、が配置されている。

ＲＡＳ系信号発生回路ＳＧ、とＣＡＳ系信号発生回路Ｓ
Ｇ、との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ＳＧ、、ＣＡＳ系信号発生回′１
１１１８Ｇ、あるいはメインアンプＭＡのように占有面
積の大きい回路の上部にはＶＢＢ発生回路ＶＢ８−Ｇが
配置されている。なぜならば、ＶＢＢ−Ｇは少数キャリ
アを発生し、この少数キャリアによってＭ−ＡＲＹ、、
Ｍ−ＡＲＹ、を構成するメモリセルが不所望な情報反転
をこうむる危険がある。それゆえ、これを防止するため
にＶａｆ１発生回路Ｖ、、−Ｇは上述したようにＭ−Ａ
ＲＹ。

Ｍ−人ＲＹ、からできるだけ離れた位置に配置されてい
る。

ＩＣチップの下部左側にＭ−ＡＲＹ、のためのロウデコ
ーダＲ−ＤＣＲ，が配置されている。そして、このＲ−
ＤＣＲＩ　に近接してアドレス信号供給パッドＰ−人。

、Ｐ−人ＩＭＰ−人、およびＶＣＣＣＣ電圧供給パラド
ル　Ｖｃｃが配置されている。

一方、ＩＣチップの下部右側には、Ｍ−人ＲＹ。

のためのロウデコーダＲ−Ｄ　ＣＲ１が配置されている
。そして、このロウデコーダＲ−ＤＣＲ，に近接してア
ドレス信号印加バッドＰ−Ａ３．Ｐ−Ａ４．ｐ−Ａｓ　
、Ｐ−Ａ？が配置されている。

そして、Ｒ−ＤＣＲ，とＲ−ＤＣＲ，との間にはアドレ
スバッファＡＤＢが配置されている。

〔電源供給ラインのレイアウトパターン図〕６４にビッ
ト、Ｄ−ＲＡＭＫおけろ、メモリアレイＭ−ＡＲＹとセ
ンスアンプＳ人、、ＳＡ、を中心とした一部のレイアウ
トパターン図を第７Ａ図に従って説明する。Ｍ−人ＲＹ
及びＳＡ、は−点鎖線で囲まれた別々のＮチャンネル型
ウェル領域内に形成されている。なお、カラムデコーダ
Ｃ−ＤＣＲＹ中心としてＭ−ＡＲＹ及びＳＡ、等は線対
称のレイアウトであるため、右側のウェル領域内のＭ−
ＡＲＹとＳＡ、、ＳＡ、等は省略する。

Ｎチャンネル型ウェルは電源電圧ＶＣＣが供給されるた
め、電源供給ラインｖｃｃ−Ｌが第７Ａ図のように形成
される。

第７Ａ図ではＭ−ＡＲＹＩ−ｔを１行とすると電源供給
ラインＹＭ−ＡＲＹ３２行毎に形成している。

電源供給ラインの間隔が大きくなるほどウェル電圧は不
均一になるため、電源供給ラインを各Ｍ−ＡＲＹＩ行毎
に形成すればよいが、チップ面積が大きくなるので、各
Ｍ−人ＲＹ等間隔おきになるよう、例えば８行毎、１６
行毎、３２行毎、６４行毎等に形成することが好ましい
。

ウェル電圧を均一にするために、電源供給ラインを、電
圧損失がほとんどないｋｌ　、　Ａｕ　、　Ｍ　。

Ｍｏ、Ｔａ等の金属で形成している。上記金属で形成さ
れている電源供給ラインをウェル内に形成する場合、ｋ
ｌで形成されているデータ線に短絡しないように、デー
タ線と平行に配置することが好ましい。

また上記Ｎチャンネル型ウェル領域をメモリアレイＭ−
ＡＲＹとセンスアンプＳＡ、とで分離するのは以下の理
由である。

センスアンプＳＡ、におけるウェル領域内の電源供給ラ
インとセンスアンプＳＡ、内の正帰還動作制御手段（図
示せず）との間に電圧降下が生じ、電源供給ラインから
離れたセンスアンプＳＡ、＋まと上記電圧降下が大きく
なり、この電圧降下が雑音となる。もし、上記Ｎ型ウェ
ル領域内にメモリアレ４Ｍ−人ＲＹとセンスアンプＳ人
、とを形成した場合、上記電圧降下により上記ウェル電
位が下がり、メモリセルのＰ−ＭＯ３ＱＭ（図示せず）
のしきい値電圧Ｖｒｕ　乞下げてしまう。そうすると上
記Ｐ−ＭＯ８Ｑｘはオンしやすくなり、誤動作の原因と
なる。

メモリアレイＭ−ＡＲＹとセンスアンプＳＡ。

を形成するＮチャンネル型ウェル領域をそれぞれ独立に
形成することによって、上記センスアンプＳＡ、で発生
する雑音がメモリ動作に影響を与えないようにする。

第７Ｂ図は６４にビット、Ｄ−ＲＡＭにおけろメモリア
レイ開−人ＲＹとセンスアンプＳ人。

Ｓｈ、ｗ中心とした一部のレイアウトパターン図乞示す
。

第７図と対応する部分は同一符号を付す。第７Ａ図と相
違するところは、同一ウェル領域内にメモリアレイへ（
−ＡＲＹとセンスアンプＳＡ、Ｙ形成する点である。

チップ面積の点ではｍ７Ａ図のレイアウトによるチップ
面積より小さくなる利点がある。ただ。

上記で説明したようにセンスアンプＳＡ、で発生する雑
音がメモリ動作に影響を与えやすい欠点がある。

〔メモリセルの素子構造〕

第８人図は一個のメモリセルＭ−ＣＥＬの素子構造を示
す斜断面図であり、ｌはＰ型半導体基板、２は比較的厚
い絶縁膜（以下フィールド絶縁膜といラン、３は比較的
薄い絶縁膜（以下ゲート絶縁膜という）、４および５は
Ｐ＋型半導体領域、６は第１多結晶シリコン層、７はＰ
型表面反転層、８は第２多結晶シリコン層、９はＰＳＧ
（ＩＪン・シリケート・ガラス）層、１０はアルミニウ
ム層、１００はＮ型ウェル領域を示す。

一個のメモリセルＭ−ＣＥＬ中のＭＯ８ＱＭは、その基
板、フェル領域、ドレイン領域、ソース領域、ゲート絶
縁膜およびゲート電極が上述のＰ型半導体基板１．Ｎ型
ウェル領域１００．Ｐ＋型半導体領域４．Ｐ＋型半導体
領域５．ゲート絶縁膜３および第２多結晶シリコンｒａ
８によってそれぞれ構成される。第２多結晶クリコン層
８は、例えば第４Ａ図に示したワード線Ｗ　Ｌ　１−２
　　として使用さねろ。Ｐ＋型半導体領域５に接続され
たアルミニウム層１０は例えば第４Ａ図に示したデータ
線ＤＬ＋−１として使用されろ。

一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタＣＳ
は、一方の電極、誘電体層および他方の電極が、ｍｌ多
結晶シリコンｗＩ６．ゲート絶縁膜３およびＰ型表面反
転層７によってそれぞれ構成される。すなわち、第１多
結晶シリコン層６には接地電圧Ｖ３ｇが印加されている
ため、この接地電圧Ｖ３８はゲート絶縁膜３を介しての
電界効果によってＮ型ウェル領域１００の表面にＰ型表
面反転層７を誘起せしめろ。

なお、上記メモリセルＭ−ＣＥＬ中のＭＯ３ＱＭはＰチ
ャンネル型の場合を示したが、上記導電型を全て異なる
導電型に変えればＮチャンネル型のＭＯ３Ｑ、ｇ形成す
ることができろ。

〔ダミーセルの素子構造〕

第８Ｂ図は一個のダミーセルＤ−ＣＥＬの素子構造を示
す斜断面図である。第８Ｂ図において、特に、１１，１
２．１４はＰ＋型半導体領域、１７および１８は第２多
結晶シリコン層、１９はアルミニウム／８を示す。

一個のダミーセルＤ−ＣＥＬ中のＭＯ８ＱＤ工は、その
基板、ウェル領域、ソース領域、ドレイン領域、ゲート
絶縁膜およびゲート電極がＰ型半導体基板１．Ｎ型ウェ
ル領域１００．Ｐ＋型半導体領域１１．Ｐ＋型半導体領
域１２．ゲート絶縁膜３および第２多結晶シリコン層１
７によってそれぞれ構成される。そして、この第２多結
晶シリコン層１７は、例えば第４Ｅ図に示したダミーワ
ード線ＤＷＬｌ−２としてＮ型ウェル領域１００上に延
びている。Ｐ＋型半導体領域に接続されたアルミニウム
／ｆｉ１９は、例えば第４Ｅ図に示したダミーデータ線
ＤＬｌ−１としてＰ型半導体基板１上に延びている。

ダミーセ＃Ｄ−ＣＥＬ中のＭＯ３ＱＤ２はその基板、ウ
ェル領域、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極がＰ型半導体領域１、Ｎ
型ウェル領域１００．Ｐ＋型半導体領域１２、Ｐ＋型半
導体領域１４．ゲート絶縁膜３および第２多結晶シリコ
ン層１８によってそれぞれ構成される。そして、この多
結晶シリコン層１８には、例えば第４Ｅ１．Ｎのダミー
セルＤ−ＣＥＬ内に図示したディスチャージ信号φｄｃ
が印加される。

なお、上記ダミーセルＤ−ＣＥＬ中のＭＯ３Ｑ　ｏ　１
およびＱＤＩはＰチャンネル型の場合を示したが、上記
導電型を全て異なる導電型に変えればＮチャンネル型の
ＭＯＳ　　ＱＤＩ　＋　ＱＤＩ　　を形成することがで
きろ。

〔メモリアレイのレイアウトパターン〕メモリアレイＭ
−ＡＲＹのレイアウトパターンを第９Ａ図に従って説明
する。

第９Ａ図に示すメモリアレイ開−人ＲＹは第８Ａ図に示
したメモリセルＭ−ＣＥＬの複数個がＮ型ウェル領域１
００に配列されたものである。

まず、メモリアレイＭ−ＡＲＹは以下のように構成さね
ている。

Ｎ型ウェル領域１００の表面でＭＯ３ＱＭと記憶用キャ
パシタＣｓから構成さねた複数のメモリセルＭ−ＣＥＬ
間を互いに分離するため、フィールド絶縁膜２が第９Ｂ
図に示したパターンを基本として形成されている。

第１多結晶シリコン層６に接地電圧ＶＳ３を印加するた
めのコンタクトホールＣＨ０の下部にフィールド絶縁膜
２ａが例外的に配置されている。従って、このコンタク
トホールＣＨ０付近でのアルミニウム層と多結晶シリコ
ン層との相互反応に基づいて形成されろアルミ・７リコ
ン合金がコンタクトホールＣＨ，直下の絶縁膜を文通し
Ｎ型ウェル領域１００の表面に不所望に到達するという
事故を防止することができろ。

このフィールド絶縁膜２およびゲート絶縁膜３上にはメ
モリセルＭ−ＣＥＬ中の記憶用キャパシタＣＳの一方の
電極として使用する第１多精晶／Ｊコン層６が第９Ｃ図
に示したパターンを基本として形成されている。

さらに、第１多結晶シリコン層６上には第９Ａ図のたて
方向に沿って第８人図中の第２多結晶シＪコン層８によ
って形成されたところのワード線ＷＬ　ｔ　−ｔ　−Ｗ
Ｌｔ−ｓが延びている。

さらに、上記記憶用キャパシタＣＢの一電極としての多
結晶シリコン層６上に上記コンタクトホールＣＨ０を介
して接地電圧ＶＳＳを供給するための電源供給線Ｖ８Ｓ
−Ｌが、第９Ａ図の横方向に延びている。

一方、第８図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬｒ−１，ＤＬｔ−ｔが、第９Ａ
図に示すように上記電源供給線ｖａｓ−ｔ、とほぼ平行
に延びている。データ線ＤＬｓ−１はコンタクトホール
Ｃ）Ｉｌ−介してメモリセルＭ−ＣＥＬ中のＭ　ＯＳ　
ＱＭのソース領域に接続され、データ線丁ロー１はコン
タクトホールＣＨ，Ｙ介して他のメモリセルＭ−ＣＥＬ
中のＭＯ３ＱＭのソース領域に接続されている。また、
データ線ＤＬｌ−ａ。

ＤＬｌ−２はデータ線ＤＬ＋−ｔ　、ＤＬｔ−ｔと同様
に第９Ａ図のよこ方向く延び、所定の部分でコンタクト
ホールな介してメモリセルＭ−ＣＥＬ中のＭＯ８ＱＭの
ソース領域に接続されている。

Ｎ型ウェル領域１００を電源電圧ＶＣＣにバイアスする
ため、メモリアレイＭ−ＡＲＹの端にデータ線にほぼ平
行に電源供給線ｖｃｃ−ｔ、が２ｇ９人図の横方向に延
びている。

〔メモリアレイおよびダミーアレイのレイアウトパターン〕

メモリアレイ開−人ＲＹおよびダミーアレイＤ−人ＲＹ
のレイアウトパターンを第９Ｄ図に示す。

第９Ａ図と対応する部分は同一符号を付す。第９Ａ図と
相違するところは、ダミーアレイＤ　−Ａ　ＲＹを追加
した点である。

第９Ｄ図に示すダミーセルＤ−ＣＥＬは以下のように構
成されている。

Ｎ型ウェル領域１００の表面の一部分にはフィールド絶
縁膜２が形成され、Ｎ型ウニ）Ｖ領域１００の表面の他
の部分にはゲート絶縁膜３が形成されている。

Ｐ＋型半導体領域１４は複数のダミーセルＤ−ＣＥＬの
共通アースラインとして使用されろ。

フィールド絶縁膜２上には第８Ｂ図中の第２多結晶シリ
コン層１７によって形成されたところのダミーワード線
ＤＷＬＩ−１が延びている。

タミー’７−）”１ＤＷＬｘ−１’ｔ’！、タミーセ＃
Ｄ−ＣＥＬ中のＭＯ３Ｑｏｔのゲート電極を構成してい
る。一方、第４Ｅ図に示したディスチャージ制御イＳ号
φｄｃＹ印加するためにｇ８Ｂ図中の第２多結晶シリコ
ン層１８によって形成されたところの制御イＳ号巌φｄ
（−Ｌｌがダミーワード線Ｄ　Ｗ　Ｌ　ｔ　−１から離
されるとともにこれと平行に延びている。

制仰楢号線φｄｏ−ＬＬはダミーセルＬ）−ＣＥＬ中の
ＭＯＳ　ＱＤＩのゲート′成極をＪ９を放している。同
様にダミーワード線ＤＷＬＩ−１および制御信号φｄｃ
−Ｌｌと平行にダミーワード？ｔＢ　Ｄ　Ｗ　Ｌ　ｔ　
−ｔおよび制御ｉ１１信号腺φｄ（−Ｌ２が延びている
。

そして、データ線ＤＬ１−１．ＤＬｔ−１，ＤＬｔ−ｉ
Ｄ　Ｌ　Ｌ−１が１ＪＱＤ図に示すようにメモリアレイ
Ｍ−ＡＲＹから延びている。Ｄ　Ｌ　１−　ｔはコンタ
クトホールＣＨ，”２介してダミーセルＤ−ＣＥＬ中の
ＭＯＳ　ＱＤＩのソース領域に接続され、ＤＬｔ−ｘも
同様にコンタクトホールＣＨ４７に介して他のＤ−ＣＥ
Ｌ中のＭＯＳ　ＱＤＩのソース領域に接続されている。

〔Ｃ−ＭＯＳダイナミックＲＡＭの製造プロセス〕Ｎ−
ＭＯ３とＰ−ＭＯＳとを有する相補型（以下、Ｃ−ＭＯ
Ｓと称する。）ダイナミックＲＡＭの製造プロセスをｍ
ｌＯＡ図〜第１０Ｗ図に従って説明する。各図において
、Ｘｌは第９Ａ図に示［５たメモリアレイＭ　−Ａ　Ｒ
ＹのＸ、−Ｘ、切断部分の工程断面図、Ｘ、はｇ４Ａ図
に示したセンスアンプＳＡのＣＭＯ３回路部分の工程断
面図である。

（酸化膜形成工程）第１０Ａ図に示すように半導体基板１０１の表面に酸化
膜１０２を形成する。半導体基板１０１および酸化膜１
０２の好ましい具体的な材料として（１００）結晶面を
有するＰ型単結晶シリコン（Ｓｉ）基板および二酸化シ
リコン（Ｓｉｎ、）膜がそれぞれ使用される。

（酸化膜の選択的除去工程）第１０Ｂ図に示すように半導体基板と異なる導電型のウ
ェル領域を形成するために、ウェル形成領域の半導体基
板１０】上のＳｉｎ！膜１０２を除去する。それには、
まずエツチング用マスクとして窒化シリコン（Ｓ！５Ｎ
４）　１１１０３をＳｉｎ、膜の表面上に選択的に形成
する。この状態で、エッチ液によりＳｉ、Ｎ、膜１０３
がおおっていないＳｉｎ。

膜を除去する。

（基板の選択的除去工程）第１０Ｃ図に示すように半導体基板１０１内に半導体基
板の導電型と異なる導電型のウェル領域ケ形成するため
に、Ｓｉ、Ｎ、膜１０３χエツチング用マスクとして半
導体基板１０１’ｋｗｅｔエッチ法またはｄｒｙエッチ
法により所望の深さまでエツチングする。

（Ｎ型つェル領域形成工８）第１０Ｄ図に示すように半導体基板１０１内のエツチン
グされた領域に、Ｓｉ単結晶をエビタキ７ヤル成長させ
る。また同時にヒ素をドープする。

このようにして、半導体基板１０１上に不純物濃度１０
　ｌｌＩｃｍ−”程度のＮ型のウェル領域が形成さねろ
。その後、半導体基板１０１上のＳｉｎ、膜１０２及び
Ｓｉ、Ｎ、膜を除去する。

Ｎ型ウェル領域を形成することによって次の利点が上げ
られる。

（１１α線がメモリセルのキャパシタＣ８に吸収されろ
ことによって、蓄積情報が反転するのを防止するため、
Ｎ型ウェル領域内にメモリセルを構成するとα線による
Ｎ型ウェル以下で発生するホールはＰＮ接合でのバリヤ
で反射され、キャパシタＣＳへの上記ホールの影響がな
くなる。

また上記ウェル領域をエピタキシャルで形成することに
より、拡、１！Ｌで形成する場合と比べて次の利点が上
げられる。

＋１１　　ウェルの濃度を容易に制御できるため、濃度
を均一にすることができろ。

（２）　　ウェル表面での接合容ｆＺ小さくすることが
でき、メモリ動作のスピードが速くなる。

（３）　　ウェル表面での濃度を低くできるため、耐圧
が大きくなる。

（４）シきい値電圧の制御が容易になる。

（５）　　ウェルの深さｔ精度よく調節することができ
る。

次に別の方法によってＮ型ウェル領域を形成する工程を
第１０人′〜ＩＯＣ’図に従って説明する。

２ｇ１０人′図は半導体基板１０１表面全面にヒ素をド
ープしなからＳｉ単結晶ｔエピタキシャル成長させる。

ヒ素の不純物濃度は１０Ｉｓｚ−”である。

このようにして深さ約３μｍのＮ型ウェル領域が半導体
基板１０１上に形成される。

第１０Ｂ’図は所望のＮ型ウェル領域を形成するために
Ｎ型ウェル形成領域上にＳｉｎ、膜１０２及びホトレジ
スト［１０４Ｙ形成する。その後、前記５ｉｏｔ膜及び
ホトレジスト膜１０４′ｆｔマスクとしてＮ型ウェル表
面上に２　Ｘ　１０　”　ｃｍ−”の不純物濃度を有す
るボロンをイオン打込みし、熱拡散を行なってボロンを
拡散させ半導体基板１０１と同じＰ型頭域を形成させろ
。

第１０Ｃ′図は上記Ｓ　ｉｏ、膜１０２及びホトレジス
ト膜１０４を除去し、半導体基板１０１内に所望のＮ型
ウェル領域を形成する。

なお、Ｎ型ウェル領域形成方法は上記の２種類の方法に
限らず他の方法を用いてもよいことはもちろんである。

またウェル領域を拡散で形成させてもよいことはもちろ
んである。

（酸化膜および耐酸化膜形成工程）第１０Ｅ図に示すように半導体基板１０１及びＮ型ウェ
ル１００の表面にＳｉｎ、膜１０２及び酸素を通さない
絶縁膜すなわち耐酸化膜１０３を形成する。

耐酸化膜１０３の好ましい具体的な材料として窒化シリ
コン（ＳｉｓＮ４）膜が使用される。

上記Ｓｉｎ、膜１０２は下記の理由でＳｉ基板１０１０
表面酸化によって約５０ＯＡの厚さに形成されろ。すな
わち、Ｓｉ、Ｎ４膜１０３を直接Ｓｉ基板１０１の表面
に形成した場合、Ｓｉ基板１０１とＳｉ、Ｎ４膜１０３
との熱膨張係数との違いによりＳｉ基板１０１の表面に
熱歪を与えろ。このため、Ｓｉ基板１０１０表面に結晶
欠陥ヶ与えろ。これを防止するためにＳｉ、Ｎ４膜１０
３の形成前にＳｉｎ。

膜１０２がＳｉ基板１０１の表面に形成さねろ。

一方、Ｓｉ、Ｎ、膜１０３は後で詳しく述べるようにＳ
ｉ基板１０１の選択酸化用マスクとして使用するために
、例えばＣＶＤ　（Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）法により約１４０ＯＡの厚さに形成
されろ。

（耐酸化膜の選択的除去およびイオン打込み工程）比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１０表面上のＳｉ、Ｎ４膜１０３を選択
的に除去するために、まずエツチング用マスクとしてホ
トレジストＩＪ　１０４　Ｙ：　Ｓ　１ｓＮ４膜１０３
の表面上に選択的に形成する。この状態で、例えば精度
のよいエツチングが可能なプラズマエッチ法により露出
している部分の５ｉｓＮ＋膜１０３を除去する。

つづいて、フィールド絶縁膜が形成されろところのＳｉ
基板１０１０表面に基板と反対導電型の層いわゆる反転
層が形放さねないようにするため、第１０Ｆ図に示すよ
うにホトレジスト膜１０４を残した状態で露出している
Ｓｉｎ、膜１０２を通してＳｉ基板１０１中へ基板と同
じ導電型の不純物すなわちＰ型不純物を導入する。この
Ｐ型不縄物の導入法としては、イオン打込みが好ましい
。例えばＰ型不純物であるボロンイオンが打込みエネル
ギー７５　ｋｅＶでＳｉ基板１０１中へ打込まれろ。

この時のイオンのドーズ量は３Ｘ１０１２原子／Ｃｍ　
”である。

（フィールド絶縁物形成工程）Ｓｉ基板１０１の表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち、第１０Ｇ図に示すようにホト
レジスト膜１０４を除去した後、Ｓｉ、Ｎ、膜１０３を
マスクとしてＳｉ基板１０１０表面を熱酸化によって選
択的に酸化し、淳さ約９５０ＯＡのＳ　ｉｏ、膜】０５
（以下、フィールド５ｉＯｔｐＩＡと称する。）を形成
する。このフィールドＳｉｎ、膜１０５の形成時に、イ
オン打込みされたボロンがＳｉ基板１０１内へ引き伸し
拡散され、所定の深さを有するＰ型反転防止層（図示せ
ず）がフィルドＳｉｎ、膜１０５の直下に形成される。

（耐酸化膜および酸化膜除去工程〕フィールドＳｉｎ、　［１０５が形成されていない、！
−ころのＳｉｇ板１０１０表面を露出するために、Ｓ　
ｉ３Ｎ４ｇ　１０３　Ｙ　例ｔハＭ　’Ｊ　７　ｅ　（
Ｈ４Ｆ　０４　）液を用いて除去する。つづいて、５ｉ
ｎｔ膜１０２を例えばフッ酸（ＨＦ）液を用いて除去し
、第１０Ｈ図に示すようにＳｉ基板１０１０表面を選択
的に露出する。

（第１ゲート絶縁膜形成工程）メモリセルＭ−ＣＥＬ中のキャパ７りｃｓの誘電体層を
得ろために露出したＳｉ基板１０１及びＮ型ウェル１０
０の表面に第１ゲート絶縁膜１０６乞第１０８工図に示
すように形成する。すなわち、露出したＳｉ基板１０１
及びＮ型ウェルの表面を熱酸化することによってＨさ約
４３０大の第１ゲート絶縁膜１０６をその表面に形成す
る。従って、第１ゲート絶縁膜１０６はＳｉｎ、から成
っている。

（第１導体層被着工程〕メモリセル中のキャパシタＣｓの一方の電極として使用
するために第１導体層１０７ｋＳｉ基板１０１上全面に
第１ＯＪ図に示すように形成する。

すなわち、第１導体層１０７として例えば多結晶クリコ
ン層￥：ＣＶＤ法によりＳｉ基板１０１上全面に形成す
る。この多結晶シリコン層の厚さは約４０００Ａ程度で
ある。つづいて、多結晶シリコン層１０７の抵抗値を小
さくするため、この多結晶シリコン層１０７中に拡散法
によりＮ型不純物、例えばリンを導入する。この結果、
多結晶７リコン層１０７の抵抗値は約１６Ω／口となる
。

（第１導体層の選択除去工程）第１導体層すなわち第１多結晶シリコン層１０７を所定
の電極形状とするために第１０に図に示すようにホトエ
ツチング法によってｍｌ多結晶７９３７層１０７を選択
的に除去し、電極１０８を形成する。この第１多結晶シ
リコン層１０７の選択的除去法として精度の良いエツチ
ングが可能なプラズマエツチングが適している。引きつ
づいて露出した第１ゲー）　Ｓｉｎ、膜１０６もエツチ
ングし、Ｎ型ウェル１００の表面を部分的に露出する。

（第２ゲート絶縁膜形成工程）メモリアレイＭ−ＣＥＬ　、ダミーアレイＤ−ＣＥＬ並
びに周辺回路部中のＭＯＳのゲート絶縁膜を得ろために
露出したＳｉ基板１０１及びＮ型ウェル１００の表面に
第２ゲート絶縁膜１０９を第１、　ＯＬ図に示すように
形成する。すなわち、露出したＳｉ基板１０１及びＮ型
ウェル１００の表面を熱酸化することによって厚さ約５
３ＯＡの第２ゲート絶縁膜１０９をその表面に形成する
。従って、２ｇ２ゲート絶縁膜１０９はＳｉｎ、から成
っている。第２ゲート絶縁膜すなわち第２ゲートＳｉｎ
。

膜１０９の形成と同時に第１多結晶シリコンから放る電
極１０８の表面も酸化され、その表面に厚さ約２２００
人の８１０．膜１１０が形成されろ。

このＳｉｎ、膜１１０は電極１０８と後述する第２多結
晶シリコンから成る電極との層間絶縁の役目を果す。

（しきい値電圧！制御イオン打込み工程）第１０Ｍ図に
示すようにＮ−ＭＯＳのしきい値電圧を制御するために
、Ｎ型ウェル表面上にホトレジスト膜１０４’２イオン
打込み用マスクとして用いて、Ｎ−ＭＯＳの形成さねる
Ｓｉ基板１０１表面にＰ型不純物をイオン打込み法によ
って導入する。Ｐ型不純物は例えばボロンが使用さねろ
。

打込みエネルギーは３０　ｋｅＶでイオンのドーズ量は
４．５Ｘ１０”原子／Ｃｌ１１”が好ましい。

（第２導体層被着工程）すべてのＭＯＳのゲート電極並びに配線層として使用す
ルタメに８ｒ！２導体Ｊｔｌｌ１３？：Ｓｉ基板１０１
上全面に形成する。すなわち、第１ＯＮ図に示すように
第２導体層１１３として例えば多結晶シリコン層’２Ｃ
ＶＤ法によりＳｉ基板１０１上全面に形成する。この多
結晶シリコン／１１１３の厚さは約３５００Ａ程度であ
る。つづいて、抵抗値を小さくするため、この多結晶シ
リコン層】１３中に拡散法によりＮ型不純物、例えばリ
ンを導入する。この結果、多結晶シリコン層１１３の抵
抗１直は約１００／口となる。

（第２導体層の選択除去工程）第２導体層すなわち第２多結晶シリコン層】１３を所定
の電極あるいは配線形状にするためにホトエツチング法
によって選択的に除去する。つまり、第１００図に示す
ようにホトエツチング後のシリコン層１】３は第９Ｄ図
で示したワード線ＷＬｌ−１〜ＷＬｚ−ａ、ダミーワー
ド纒ＤＷＬ　１−ｔ　、　ＤＷＬ　ｌ−２。

制御信号線φｄ（Ｌｌ　ｒφｄａ−ＬＡＹ：形成する。

さらに；に出した第２ゲートＳｉｎ、膜１０９を除去し
、Ｓｉ基板１０１及びＮ型ウェル１００の表面を露出す
る。

（表面酸化工程）ＭＯＳのソース領域並びにドレイン領域を形成すべき表
面が汚染されないようにするため、第１０Ｐ図に示すよ
うに露出したＳｉ基板１０１及びＮ型ウェル１００の表
面にその表面の熱酸化によって厚さ１００ＡのＳｉｎ、
膜１１５を形成する。

Ｓｉｎ、膜１１５の形成と同時に第２多結晶シリコンか
ら成るワード線ＷＬ　１−ｔ　−ＷＬ　ｌ−ｓ　、ダミ
ーワード線ＤＷＬ　ｓ−ｔ　、　ＤＷＬ　１−ｚ　、制
御信号線φｄｃ−ＬＬ　ｌφｄ（−Ｌ２ｒ相補型Ｍ　Ｏ
Ｓのゲート電極の表面も酸化され、その結果それらの表
面に厚さ約３００人のＳｉｎ、膜１１６が第１０Ｐ図に
示すように形成されろ。

（ソース・ドレイン領域形成工程〕まず、Ｎ−ＭＯＳのソース・ドレイン領域ｙａ′ｓｉ基
板１０１内に選択的に形成するために第１０Ｑ図に示す
ようにＮ型ウェル１００上にイオン打込用マスク、例え
ばＣＶＤ５ｉＯ，膜１１９が形成され、ＣＶ　Ｄ　Ｓ　
ｉｃｙ膜１１９がｔｘイ領域ノＳｉＯ，膜１１５を通し
てＮ型不純物、例えばヒ木ｙ＜Ｓｉ基板１０１内に導入
する。このＮ型不純物の導入法としてはイオン打込みが
好ましい。例えばヒ素イオンが打込みエネルギー８０　
ｋｅＶでＳｉ基板１０１内に打込まれろ。このときのイ
オンのドーズ伍はｌＸｌ０”ｊＸ子／の２である。つづ
いて熱処理を行ない、イオン打込みされたヒ素不純物は
引き伸し拡散さね、所定の深さを有するＮ＋型半導体領
域１２０．１２１が形成されろ。これらＮ＋型半導体領
域１２０．１２１がソース・ドレイン領域となろ。

次にＰ−ＭＯＳのソース・ドレイン領域をＮ型ウェル１
００内に選択的に形成するために第】ＯＲ図に示すよう
にＮ型つニＡ／１００上以外のＳｉ基板１０１上にイオ
ン打込用マスク、例えばＣｖＤＳｉＯ，膜１１９が形成
され、Ｎ型ウェル１００上のＳ　ｉｏ、膜１１５を通し
てＰ型不純物、例えばボロンをイオン打込法によりＮ型
ウェル内に導入する。例えばボロンイオンが打込みエネ
ルギー８０　ｋｅＶでＮ型ウェル内に打込まれる。この
ときのイオンのドーズ債は３Ｘ］０１＠原子／ｍｔであ
る。

つづいて熱処理１行ない、イオン打込みされたボロン不
純物は引き伸し拡散され、所定の深さを宵するＰ＋型半
導体領域１２２〜１２７が形成されろ。

これらＰ＋型半導体領域１２２〜１２７がソース、ドレ
イン領域となる。

なお、Ｐ−ＭＯＳのソース・ドレイン７ｋＮ型ＭＩＳＦ
ＥＴのソース・ドレインより後で形成する理由は上記熱
部理工８を１回だけにしてボロンが必要以上に拡散する
こを防ぐためである。

（コンタクトホール形成工程（１））第１導体層すなわち第１多結晶シリコンＮ１０８と後で
述べろ第３導体層との接続用コンタクトホール？：ｓｉ
ｏ、膜１】０に形成する。すなわち、第１０Ｓ図に示す
ようにコンタクトホー／Ｉ／ＣＨ１゜１をホトレジスト
膜（図示せず）をマスクとしてＳ　ｉｏ。

膜１１０中に選択的に形成する。なお、このコンタクト
ホールＣＨ＋ｎ＋は第９Ａ図に示したコンタクトホール
ＣＨ０に対応している。

第１多結晶シリコン層１０８と第３導体層との接続用コ
ンタクトホールＣＨ，，，のみｌ形成する理由は以下の
通りである。すなわち、前記したように第１多結晶シリ
コン層１０８の表面に形成されたＳ　ｉｏｚ膜１１０の
厚さは３００人である。一方、Ｓｉ基板１０１及びＮｍ
ウェル１００の表面に形成されたＳ　ｉｏ２膜１１５の
厚さ１００人である。

従って、これらのＳ　ｉｏ、膜１１０，１１５を同時に
エツチングすると第１多結晶シリコン膜１０８が完全に
露出するまでにＳ　ｉｏ、膜１１５がオーバ−エッチさ
れてしまう危険がある。

これを防止するために上述したようにコンタクトホール
ＣＩ−Ｉ、。、は独立に形成される。

（コンタクトホール形成工程（２））ソース・ドレイン領域と第３導体層との接続用コンタク
トホール’？：　Ｓ　ｉ　Ｏを膜１１５に形成する。

すなわち、所定のマスクを用いてＳ　ｉｏ、膜１１５の
選択的エンチングにより第１０Ｔ図に示すようにコンタ
クトホールＣＨＩＯ！〜ＣＨ，。、を形成する。

上記マスクはコンタクトホールＣＨ，。、に対応−ｆろ
部分にも開口を有しているが、コンタクトホールＣＨ，
。１におけろＳ　ｉＯ，膜１１０のオーバーエッチは実
際問題とならない。

なお、コンタクトホールＣＨＨｔは第９Ａ図のコンタク
トホールＣＨ，に対応している。

（層間絶縁膜形成工程）Ｓｉ基板１０１上全面に／−聞納縁膜を形成する。

すなわち、第１０Ｕ図に示すように層間絶縁膜１１８、
例えば厚さ約８００ＯＡのリン・シリケート・ガラス（
Ｐ　Ｓ　Ｇ）膜をＳｉ基板１０１上全面に形成する。こ
のＰＳＧ膜１１８はＭＯＳの特性に影響を与えるナトリ
ウムイオンのゲッターを兼ねている。

（コンタクトホール形成工程（３））第２多結晶シリコン層と８ｇ３導体層との間およびソー
ス・ドレイン領域と第３導体層との間を接続するために
ＰＳＧ膜１１８にコンタクトホールを形成する。

すなわち、第１０Ｖ図に示すようにＰＳＧ膜１１８を選
択的にエッチし、コンタクトホールＣＨ，。１〜ＣＨ＋
ｏｙ　乞形成する。このコンタクトホールＣＨ，。１〜
ＣＨ，。、？：影形成る際に使用されろマスクは前記コ
ンタクトホール形成工程（２）でコンタクトホールＣＨ
ＩＧＩ〜ＣＨ，。、？：影形成るために使用されたマス
クと同じものが使用されろ。つづいて、ＰＳＧｇｌ１８
の平坦化を酎るために約１０００Ｃの温反でＰＳＧ膜１
１８を熱処理する。

ところで、上記コンタクトホール形成工程（２）で説明
したＳ　ｉｏ、膜１１５に対するコンタクトホール形成
はＰＳＧｌｉｇｌ１８に対するコンタクトホール形成と
同時に達成することも可能である。しかしながら、Ｓｉ
ｎ、膜１１５に対するコンタクトホールが完成さねる間
にＰＳＧ膜１１８もエッチさねてしまう。すなわち、Ｐ
ＳＧ膜１１８のオーバーエッチが生じろ。従って、この
オーバーエッチを防止するために上述したようにＰＳＧ
膜１１８に対するコンタクトホール形成とＳ　ｉｏ、膜
】１５に対するコンタクトホール形成は別々に行なうこ
とが好ましい。

（第３導体層形成工程）ｍ９Ａ図に示した１を源供給線ＶＩＩＳ−Ｌ　ｌ　デー
タ線ＤＬｔ−ｔ　、ＤＬｔ−ｓ　、ＤＬｔ−１，ＤＬｔ
−ｘを形成するために、まずＳｉ基板１０１上全面に第
３の導体層、例えば厚さ１２０００Ａのアルミニウム層
乞形成する。つづいて、このアルミニウム層を選択的に
エッチし、第１０Ｗ図に示すように電源供Ｘ＠線Ｖｓｓ
−Ｌｌデータ線ＤＬｔ−１および配線層１２７を形成す
る。

【図面の簡単な説明】

第１図はダイナミックメモリシステム図、第２図はＤ−
ＲＡＭブロックダイアグラム、第３図はＤ−ＲＡＭのタ
イミングダイアグラム、第４Ａ図は本発明の一実施例の
Ｄ−ＩＩＡＭブロックダイアグラム、第４Ｂ図は本発明
の一実施例のＤ−ＲＡＭタイミングダイアグラム、第４
Ｃ図は本発明の他の実施例のＤ−ＲＡＭブロックダイア
グラム、ｍＪＤ図は本発明の他の実施例のＤ−ＲＡＭタ
イミングダイアグラム、第４Ｅ図は本発明の他の実施例
のＤ−ＲＡＭブロックダイアグラム、第５Ａ図は２マッ
ト方式６４　Ｋ　Ｄ−ＲＡＭの回路構成図、第５Ｂ図は
２マット方式６４ＫＤ−ＲＡＭタイミングダイアグラム
、第６図は２マット方式Ｄ　−ＲＡＭＩＣレイアウトハ
タ−７図、ｍ７Ａ図、第７Ｂ図は２マット方式Ｄ−ＲＡ
ＭＩＣレイアウトパターン部分図、第８Ａ図はメモリセ
ルの素子構造図、第８Ｂ図はダミーセルの素子構造図、
第９Ａ図はメモリアレイのレイアウトパターン図、第９
Ｂ図はフィールド絶縁膜のパターン図、第９Ｃ図は記憶
用キャパシタＣｓの電極パターン図、第９Ｄ図はメモリ
アレイ及びダミーアレイのレイアウドパターン図、第１
０Ａ図〜第１０Ｗ図、第１０Ａ′図〜第１００’図はＣ
−ＭＯＳダイナミックＲＡＭの製造プロセス図である。８人、、ＳＡ、・・・センスアンプ、ＰＣ・・・プリチ
ャージ回路、ＣＤＬ、ＣＤＬ・・・コモンデータ線、Ｍ
−ＣＥＬ・・・メモリセル、Ｄ−ＣＥＬ・・・ダミーセ
ル、ＭＡ・・・メインアンプ、ＭＳ・・・メモリ起動信
号、ｎｋ・・・ｎｋピッ）［積回路、Ｘ、・・・メモリ
アレイ形成部、Ｘ！・・・ＣＭＯ５形底部形成Ｈ・・・
コンタクトホール、ｖｃｃ−Ｌ・・・ウェル電源供給ラ
イン、ｖｓｓ−Ｌ・・・接地電圧供給線、ＤＬ、ＤＬ・
・・データ線、ＷＬ・・・ワード線、ＲＥＦＧＲＮＴ・
・・リフレッ７ユ指示信号、ＲＥ　Ｆ　ｌ’ｔ　Ｅ　Ｑ
・・・リフレッシュ要求信号、ＷＥ・・・ライトイネー
ブル信号、ｃｓ、−ｃｓｍ・・・チップ選択制御信号、
１００・・・Ｎ型ウェル領域、２．１０５・・・フィー
ルド絶縁膜、３・・・ゲート絶縁膜、６・・・第１多結
晶シリコンｊ鰭、７・・・Ｐ型表面反転層、８．１７，
１８，１１４・・・第２多結晶シリコン層、９．１１８
・・・ＰＳＧ層、１０，１９，１２７・・・アルミニウ
ム層、４，５．１１，１２，１４・・・Ｐ“型半導体領
域、６・・・Ｓｉｎ、膜。第図＜　ＫｅＡｏ　Ｃｙｃｔｚ’＞第４図図＜ＷＰ／ＴＥＣとＣＬＥン、第４Ｄ図第図第図第図第８へ図第Ａ図第８３図第９図事件の表示昭和６３年特許願発明の名称半導体メモリ補正をする者１１４６５４号１、明細書第８３頁第１行目乃至第２行目Ｆ第１０Ａ図
〜第１０Ｗ図、第１０Ａ′図〜第１０Ｃ′図は」を「第
１０Ａ図〜第ｉｏｚ図はＪと補正する。２、願書に添付する図面の第１ＯＡ’図を訂正図面のと
おり第１０Ｘ図に補正する。３、願書に添付する図面の第１０Ｂ″図を訂正図面のと
おり第１０Ｙ図に補正する。４、願書に添付する図面の第１０Ｃ’図を訂正図（５１
０）株式会社補正命令の日付昭和６３年１０月２５日補正の対象

Claims

【特許請求の範囲】１、複数のデータ線対と、それぞれデータ線対の両方に
交差するようにされた複数のワード線と、それぞれ情報
保持用のキャパシタとかかるキャパシタを対応のデータ
線に結合せしめるスイッチ用ＦＥＴとからなる複数のメ
モリセルとを有するメモリアレイと、正帰還増幅動作す
るように結合されたＰチャンネルＦＥＴ対とＮチャンネ
ルＦＥＴ対を備えデータ線対にあらわれる信号量の差を
増幅する差動アンプと、上記差動アンプの動作を制御す
る制御手段と、プリチャージ回路とを備えてなる半導体
メモリであって、上記メモリセルの上記スイッチ用ＦＥＴは、上記キャパ
シタに情報が書き込まれるとき上記キャパシタに結合さ
れた電極がドレイン電極として作用するようにそのチャ
ンネル導電型が決定されてなるＦＥＴからなり、上記プリチャージ回路は、上記正帰還動作が開始される
前において各データ線対をメモリセルに記憶される２値
情報の中間の電位にせしめるように構成されてなる、ことを特徴とする半導体メモリ。