JPH0444835B2

JPH0444835B2 -

Info

Publication number: JPH0444835B2
Application number: JP63114654A
Authority: JP
Inventors: Katsuhiro Shimohigashi; Hiroo Masuda; Kunihiko Ikuzaki; Hiroshi Kawamoto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1992-07-22
Also published as: JPH023160A

Description

【発明の詳細な説明】本発明は、半導体メモリ、特にMOSFET
（Metal−Oxide−Semiconductor Field−Effect
Transistor）で代表されるMISFET（Metal
Insulator Semiconductor Field Effect
Transistor、以下MOSと略記する）で構成され
た半導体メモリに関する。

なお、以下ＰチヤンネルMOSFET並びにＮチ
ヤンネルMOSFETはそれぞれＰ−MOS、Ｎ−
MOSと呼び、両者を組み合わせた相補型
（Complementary）MOSFETはCMOSと呼ぶ。
また、センスアンプに接続された１対のデータ線
が互いに平行に形成されているものを折返しデー
タ線と名付けることにする。

本発明の１つの目的は、α線による誤動作の確
率を低減できる半導体メモリを提供することであ
る。

本発明の他の目的はセンス時に論理“１”の読
出し情報並びに論理“０”の読出し情報のいずれ
に対しても両電源電圧に近い出力電位が安定な状
態で得られるセンスアンプを提供することであ
る。

本発明の他の目的は上記安定動作するセンスア
ンプとα線に強いメモリセルとが同一の製造プロ
セスで得られる半導体メモリを提供することであ
る。

本発明の他の目的はメモリセルの情報の読出し
スピードを高速にでき、かつ消費電力を低減でき
る半導体メモリを提供することである。

本発明の他の目的は折返しデータ線に上記安定
動作するセンスアンプを接続した、新規かつ雑音
を低減できる半導体メモリを提供することであ
る。

本発明の他の目的は折返しデータ線にコンプリ
メンタリセンスアンプを接続してチツプレイアウ
トを効率よく行なつた小型の半導体メモリを提供
することである。

本発明の一実施例によればＰ型半導体基板に同
一プロセスで形成された複数のＮ型ウエル領域が
設けられ、それらの各表面にメモリセルとなるＰ
チヤンネルMISFETとコンプリメンタリセンス
アンプのＰチヤンネルFET対が形成された半導
体メモリが提供される。このようなメモリによれ
ば通常のコンプリメンタリMOS ICプロセスを使
用するだけでα線に強いメモリセルと高速かつ安
定なセンスアンプとが同時に得られる。

またメモリセルをＰ−MOSにして、ワード電
圧を電源電圧Vccと（Vcc―Vthp―）の範囲で変
化させるだけで、情報“１”，“０”の選択が可能
となるため、高速動作可能なメモリが得られる。

本発明の他の実施例によれば、折返しデータ線
にコンプリメンタリセンスアンプを接続した半
導体メモリが提供される。このようなメモリによ
ればデータ線のピツチ方向に対して、従来のほぼ
２倍のレイアウト上の面積的余裕がでてくるので
高集積化が可能となる。

本発明の他の実施例によれば上記折り返しデー
タ線をメモリセルの論理“１”と“０”の中間の
電位にプリチヤージする手段を備えた半導体メモ
リが提供される。このようなメモリによれば論理
“１”と“０”の電位の半分だけデータ線の電位
が変化すれば読出し時間が決まるため、高速かつ
低消費電力のメモリが得られる。

また、ワード線とデータ線とのカツプリングノ
イズは折り返しデータ線にそれぞれプラスとマイ
ナスのノイズが発生するため、相殺される。

さらに、データ線をメモリセルの論理“１”と
“０”の中間の電位にプリチヤージして、基準電
位とするため、ダミーセルも不要とすることもで
き、チツプ面積の小さいメモリが得られる。

本発明の他の実施例によれば上記センスアンプ
のＰチヤンネルFET対の正帰還動作とＮチヤン
ネルFET対の正帰還動作の開始時期を異ならせ
ているため、貫通電流が無くなり、低消費電力の
メモリが得られる。

本発明の他の実施例によれば上記コンプリメン
タリセンスアンプのＰチヤンネルFET対とＮ
チヤンネルFET対をメモリアレーの両端に配置
してなる半導体メモリが提供される。このような
メモリによればチツプ内のレイアウトをＰチヤン
ネル群とＮチヤンネル群とに分離することができ
るため、効率よく集積化することが可能となる。

本発明の他の実施例によれば上記折り返しデー
タ線をAlで形成しているため、配線抵抗が非常
に小さく、信頼性の高い動作が可能となる。

本発明の他の実施例によればメモリセルを形成
するＮ型ウエル領域をエピタキシヤル構造にした
半導体メモリが提供される。このようなメモリに
よれば所望の濃度で均一なウエルを得ることがで
きるためしきい値電圧を制御できるとともに接合
容量を拡散の場合より小さくできるため高速なメ
モリが得られる。またウエル表面濃度を拡散の場
合より小さくできるため、耐圧の大きなメモリが
得られる。

本発明の他の実施例によれば上記複数のＮ型ウ
エル領域にウエルバイアス用配線をデータ線と平
行に形成した半導体メモリが提供される。このよ
うなメモリによればウエル電圧がほぼ均一にな
り、かつウエル抵抗を小さくできるため、雑音の
影響の少ないメモリが得られる。

本発明の他の実施例によれば上記メモリセルを
形成するウエル領域と上記センスアンプを形成す
るウエル領域を分離した半導体メモリが提供され
る。このようなメモリによればセンスアンプで発
生した雑音がメモリセルに影響を与えないため、
信頼度の高い動作が可能となる。

〔ダイナミツクメモリシステムの構成及び動作〕

ダイナミツクメモリシステムの構成を第１図に
従つて説明する。まず、点線で囲まれたブロツク
ダイアグラムはダイナミツクメモリシステムを示
しており、このシステムはＤ−RAM IC
ARRAY（以下、Ｄ−RAMと称する。）並びに計
算機の中央処理装置（以下、CPUと称する、図
示せず。）とＤ−RAMとの間のインターフエイ
ス回路から構成されている。

次に上記ダイナミツクメモリシステムとCPU
との間の入出力信号を説明する。まず、アドレス
信号A₀〜A_kはＤ−RAMのアドレスを選択する信
号である。REFGRNTはＤ−RAMのメモリ情報
をリフレツシユさせる、リフレツシユ指示信号で
ある。はライトイネーブル信号であり、Ｄ−
RAMにおけるデータの読出し及び書込み命令信
号である。MSはＤ−RAMのメモリ動作を開始
させる、メモリ起動信号である。D₁〜D₈はCPU
とＤ−RAMとを結ぶデータバスにおける入出力
データである。REFREQはＤ−RAMのメモリ情
報のリフレツシユ要求信号である。

次にダイナミツクメモリシステムをＤ−RAM
と上記インターフエイス回路に分けて説明する。
まず、Ｄ−RAMはnkビツト集積回路（以下、nk
と称する。なお、1kビツトは2¹⁰＝1024ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎ
×ｍ）ワード×Ｂビツトのマトリクス構成された
ICアレイより成つている。

次にインターフエイス回路を説明する。RAR
はCPUから送出されるアドレス信号A₀〜A_Kのう
ちアドレス信号A₀〜A_iを受信し、Ｄ−RAMの動
作にあつたタイミングのアドレス信号に変換する
ロウアドレスレシーバであり、CARは上記アド
レス信号A₀〜A_kのうち、アドレス信号A_i+1〜A_j
を受信し、Ｄ−RAMの動作にあつたタイミング
をアドレス信号に変換するカラムアドレスレシー
バであり、 ADRは上記アドレス信号A₀〜A_kのうち、アド
レス信号A_i+1〜A_kを受信し、Ｄ−RAMの動作に
あつたタイミングをアドレス信号に変換するアド
レスレシーバである。

DCRはＤ−RAMのチツプを選択するためのチ
ツプ選択制御信号（以下、CS₁〜CS_nと称する。
ｍ＝2^k-j）を送出するデコーダである。

RAS−CTはＤ−RAMの動作にあつたタイミ
ングのチツプ選択信号及びロウアドレス取込用信
号を送出するRASコントロール回路である。

ADMは上記アドレス信号A₀〜A_i並びにA_i+1〜
A_jを時系列的に多量化してＤ−RAMに送出する
アドレスマルチプレクサである。

RSGはＤ−RAMのメモリ情報をリフレツシユ
するタイミングを決めるリフレツシユ同期発生回
路である。

RACはＤ−RAMのメモリ情報をリフレツシユ
するためにリフレツシユアドレス信号R₀〜R_lを
送出するリフレツシユアドレスカウンタである。

DBDはCPUとＤ−RAMとの間のデータ入出
力が信号により切換えられるデータバスドラ
イバである。

Ｃ−CTは上記RAC，ADM，RAS−CT，
DBD，Ｄ−RAMを制御する信号を送出するコン
トロール回路である。

次にダイナミツクメモリシステム内におけるア
ドレス信号の働きを説明する。

CPUから送出されるアドレス信号A₀〜A_kはダ
イナミツクメモリシステム内でアドレス信号A₀
〜A_jとアドレス信号A_j+1〜A_kの２つの機能に分
離される。

すなわち、アドレス信号A₀〜A_jはＤ−RAMの
各チツプ内のメモリマトリクスのアドレス信号と
して使用される。

また、アドレス信号A_j+1〜A_kはＤ−RAMのチ
ツプからみた場合、そのチツプ全体を選ぶか否か
のチツプ選択信号になる。

ここでアドレス信号A₀〜A_jはＤ−RAMのICチ
ツプ内のマトリクスに合わせて、アドレス信号
A₀〜A_iをICチツプアレイのロウ選択に、A_i+1〜
A_jをICチツプアレイのカラム選択に割り当てる
ように設計されている。

次にダイナミツクメモリシステム内における回
路動作を説明する。

はじめに信号、₁〜_n信号、
RAS_a信号、_b信号はロウアドレスストロー
ブ信号であり、信号はカラムアドレススト
ローブ信号である。

まず、アドレス信号A₀〜A_i、A_i+1〜A_jはそれ
ぞれRAR，CARを介してADMに印加される。

ADMにおいて、_b信号があるレベルにな
るとロウアドレス信号A₀〜A_iが送出され、Ｄ−
RAMのアドレス端子に印加される。このとき、
カラムアドレス信号A_i+1〜A_jは送出されないよう
になつている。

次に_b信号が上記と逆レベルになるとカラ
ムアドレス信号A_i+1〜A_jがADMから送出され、
上記アドレス端子に印加される。このとき、ロウ
アドレス信号A₀〜A_iはADMから送出されないよ
うになつている。

このようにして上記アドレス信号A₀〜A_i及び
A_i+1〜A_jは_b信号のレベルにより時系列的に
Ｄ−RAMのアドレス端子に印加される。

なお、ADM及びRACにリフレツシユ制御信号
R_csが印加されていないため、リフレツシユアド
レス信号R₀〜R_lはADMから送出されないように
なつている。

また、チツプ選択信号A_j+1〜A_kはDCRを通し
て主としてＤ−RAM内のチツプを選択する、チ
ツプ選択制御信号CS₁〜CS_n（ｍ＝2^k-j）に変換さ
れ、さらに_a信号によつてタイミングが制御
された₁〜_n信号に変換され、チツプ選
択用信号及びロウアドレス取込み用信号として使
われる。

次にＤ−RAMの各列におけるチツプ内のアド
レスの設定動作を説明する。

まず、ロウアドレス信号A₀〜A_iがＤ−RAMの
すべてのICチツプのアドレス端子に印加される。

その後、₁〜_n信号のうち、１つの信
号たとえば₁信号があるレベルになると最上
段のＢ個のICが選択されると仮定する。このと
き、上記IC（IC₁₁，IC₁₂，…IC_1B）チツプ内のメ
モリマトリクスアレイのロウアドレスに上記ロウ
アドレス信号A₀〜A_iが取込まれる。ここで、上
記ロウアドレス信号A₀〜A_iが₁信号よりも前
に上記ICに印加される理由は₁信号が上記ロ
ウアドレス信号A₀〜A_iよりも前に印加されると、
ロウアドレス信号以外の信号を取込む可能性があ
るからである。

次にカラムアドレス信号A_i+1〜A_jがＤ−RAM
のすべてのICチツプのアドレス端子に印加され
る。

その後、₁信号から遅延した信号があ
るレベルになると上記最上段のnk、Ｂ個のICチ
ツプ内のメモリマトリクスアレイのカラムアドレ
スに上記カラムアドレス信号A_i+1〜A_jが取込まれ
る。ここで、上記カラムアドレス信号A_i+1〜A_jが
CAS信号よりも前に上記ICに印加される理由は
上記理由と同様である。

また、信号の働きは、ロウアドレス信号
A₀〜A_iあるいはカラムアドレス信号A_i+1〜A_jの
どちらかの信号を送つているかを区分することに
ある。

以上の動作により、Ｄ−RAMの最上段nk、Ｂ
個のチツプ内アドレスが設定される。

また、Ｄ−RAMの最上段を除くICは₂〜
RAS_n信号が₁のレベルと逆レベルのため選
択されないようになつている。

次に上記設定されたアドレスにおけるデータの
書込み動作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイ
ネーブル信号（以下、信号と称する。）のハ
イレベルまたはロウレベルによつて決定されるよ
うに設計されている。

書込み動作は、信号があるレベルのときに
上記設定されたアドレスにCPUからのデータD_I1
〜D_IBが印加されることによつて行なわれる。

読出し動作は、信号が上記と逆レベルのと
きに書込みを完了している上記それぞれのアドレ
スのデータD₀₁〜D_0BがＢビツトで出力されるこ
とによつて行なわれる。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号
（バー、bar）が略号の上に付けられているもの
はその信号が“０”（Low Level）のときに、そ
の略号のもつ意味の働きを実行し、bar記号がな
い場合は“１”（High Level）のときにそれを実
行することを意味している。

Ｃ−CTはCPUからの命令信号すなわち
REFGRNT信号、信号、MS信号を受け、
CAS信号、_a信号、_b信号、信号、
R_cs信号をそれぞれ送出する。これらの送出され
るコントロール信号の働きを説明する。

信号は、ロウアドレス信号A₀〜A_iあるい
はカラムアドレス信号A_i+1〜A_jのどちらかがＤ−
RAM内の各チツプに送出されているかを区分す
るための信号及びICチツプのカラムアドレス信
号を取込むための信号である。

_a信号はCS₁〜CS_n信号をタイミングを合
わせてＤ−RAM内のICチツプアレイに供給する
ための信号である。

信号はＤ−RAMのICチツプ内のメモリセ
ルからのデータの読出し及びメモリセルへのデー
タの書込みを決定するための信号である。

R_cs信号はリフレツシユ動作の開始及びADMに
おいてアドレス信号A₀〜A_i，A_i+1〜A_jの送出を
禁止すると共にRACからのリフレツシユアドレ
ス信号R₀〜R_lを送出するための信号である。

_b信号はADMからロウアドレス信号A₀〜
A_i及びカラムアドレス信号A_i+1〜A_jを時系列多重
化信号に変換するための切換えタイミング信号で
あるとともに、（₁〜_n）信号の１
つが選択されたとき、ADMからはロウアドレス
信号A₀〜A_iが出力されているように、ロウアド
レス信号A₀〜A_iとカラムアドレス信号A_i+1〜A_j
の切換え時期を_a信号から遅延させた信号に
している。

次に前記信号とデータバスドライバ
（DBD）の関係を説明する。

Ｃ−CTから送出された信号はＤ−RAM及
びDBDに印加される。例えば信号が高レベル
の時、読出しモードとなり、Ｄ−RAMのデータ
が出力され、DBDを介してCPUへ送出される。
このとき、入力データは信号によりDBDから
Ｄ−RAMに取込まないように制御されている。
また信号が低レベルの時、書込みモードとな
り、Ｄ−RAMのデータ入力端子にCPUから入力
データがDBDを介して印加され、設定されたア
ドレスにデータが書込まれる。このときＤ−
RAMのデータ出力は信号によりDBDから出
力されないように制御されている。

〔リフレツシユ動作〕

Ｄ−RAMのメモリセル回路ではMOSキヤパシ
タにチヤージを貯えることにより情報を保持して
おり、このチヤージはリーク電流により時間とと
もに消失する。ここで問題なのは情報“１”
（High Level）のチヤージが消失して、情報
“１”と“０”（Low Level）を判別する基準レ
ベルより小さくなると情報“１”が“０”と判別
され、誤動作となつてしまうことである。そこ
で、情報“１”を記憶させ続けるには電荷が上記
基準レベルより減少する前に電荷をリフレツシユ
する必要がある。そして、このリフレツシユ動作
はメモリセルの情報蓄積時間内に必ず行なわなけ
ればならない。従つて、このリフレツシユモード
は読出しモードや書込みモードより優先する。

次にリフレツシユ動作を第１図に従つて説明す
る。

まず、リフレツシユ同期発生回路（以下、
RSGと称する。）はリフレツシユ要求信号（以
下、REFREQと称する。）を（情報蓄積時間）／
（リフレツシユサイクル数）の周期毎にCPUへ送
出している。（なお、リフレツシユサイクル数は
カラムデータ線につながるワード線の数と等価で
ある。） CPUでは上記REFREQを受けて、リフレツシ
ユ指示信号（以下、REFGRNTと称する。）を送
出する。このときCPUからはライトイネーブル
信号（以下、信号と称する。）及びメモリ起
動信号（以下、MSと称する。）は送出されない。
上記REFGRNTがコントロール回路（以下、Ｃ
−CTと称する。）に印加されると、その出力信号
であるリフレツシユ制御信号（以下、R_csと称す
る。）はアドレスマルチプレクサ（以下、ADM
と称する。）及びリフレツシユアドレスカウンタ
（以下、RACと称する。）に印加される。そうす
るとADMではR_cs信号によつてランダム・アクセ
ス用のアドレス信号A₀〜A_jに代えてリフレツシ
ユ専用のアドレス信号R₀〜R_lをＤ−RAMに送
る。

Ｄ−RAMにおけるリフレツシユ方法は２つに
大別される。その１つはICチツプアレイの各列
毎（IC₁₁，IC₁₂，…，IC_1Bを１列とする。）に順番
にリフレツシユを行なう方法である。この方法は
リフレツシユに要する消費電力が少なくてすむ利
点があるが、リフレツシユに要する時間がかかる
という欠点がある。

もう１つの方法は、Ｄ−RAMの全ICチツプア
レイを同時にリフレツシユする方法である。この
方法は第１図には図示していないが、アドレスレ
シーバからのアドレス信号A_j+1〜A_kがデコーダ
（以下、DCRと称する。）を介さずRASコントロ
ール回路（以下、RAS−CTと称する。）に印加
され、RAS−CTのすべての出力信号₁〜
RAS_nがあるレベルになり、Ｄ−RAMの全列の
ICが同時に選択されることによつてリフレツシ
ユを行なうものである。

この利点はリフレツシユに要する時間が少ない
ということであり、また欠点は消費電力が多いと
いうことである。

次にＤ−RAMのIC内のマトリクスアレイにお
けるリフレツシユ動作を説明する。

ADMからＤ−RAMのアドレス端子にリフレ
ツシユアドレス信号R₀〜R_lが印加され、その後
RAS信号があるレベルになり、ICマトリクスア
レイの2^l+1本のロウアドレスが順次選択される。
このとき、信号は上記と逆レベルとなつて
いる。従つて、選択されたロウアドレスにつなが
つているメモリセルの情報をセンスアンプ（図示
せず）で“１”及び“０”のレベル差を広げるよ
うに増幅することによつてリフレツシユを行なつ
ている。

なお、信号はリフレツシユ動作時にＤ−
RAM及びDBDに送出されていないため、DBD
からのデータの入出力は行なわれない。

〔RAS系信号及びCAS系信号の働き〕

RAS系信号（以下、RAS−φと称する。）及び
CAS系信号（以下、CAS−φと称する。）の働き
を第２図に従つて説明する。

(1) RAS− _ARはアドレスバツフア制御信号であり、これ
はアドレスバツフア（以下、ADBと称する。）に
印加され、ADBにラツチされている。ロウアド
レス信号A₀〜A_iに対応するレベルa₀，₀，……
a_i，_iをロウ・カラムデコーダ（以下、RC−
DCRと称する。）へ送出するか否かを決定する信
号である。

_xはワード線制御信号であり、これはRC−
DCRに印加され、メモリアレイ（以下、Ｍ−
ARYと称する。）のロウアドレスを選択するため
に選択された１つの信号をＭ−ARYへ送出する
か否かを決定する信号である。

_PAはセンスアンプ制御信号であり、これはセ
ンスアンプに印加され、センスアンプを駆動する
信号である。

(2) CAS− _ACはアドレスバツフア制御信号であり、これ
はADBに印加され、ADBにラツチされている、
カラムアドレス信号A_i+1〜A_jに対応するレベル
a_i+1，_i+1，……a_j，_jをRC−DCRへ送出するか
否かを決定する信号である。

_Yはカラムスイツチ制御信号であり、これは
RC−DCRに印加され、選択された１つの信号に
よつてＭ−ARYのカラムデータ線に接続されて
いるカラムスイツチを選択する信号である。

_OPはデータ出力バツフア及び出力アンプ制御
信号であり、これはデータ出力バツフア（以下、
DOBと称する。）及び出力アンプ（以下、OAと
称する。）に印加され、Ｍ−ARYからの読出しデ
ータを出力データ（Dout）端子へ送出する信号
である。

_RWはデータ入力バツフア制御信号であり、こ
れはデータ入力バツフア（以下、DIBと称する。）
に印加され、入力データ（Din）端子からの書込
みデータをＭ−ARYへ送出させる信号である。

_RWデータ出力バツフア制御信号であり、これ
はDOBに印加され、書込み動作時に読出しデー
タをデータ出力（Dout）端子に出力しないよう
にする信号である。

〔Ｄ−RAMの構成及び動作〕

Ｄ−RAMの構成を第２図に従つて説明する。
点線で囲まれたブロツクはＤ−RAMの集積回路
（以下、ICと称する。）を示している。

上記ICにおいて、二点鎖線で囲まれたブロツ
クはタイミングパルス発生ブロツクであり、Ｄ−
RAMの各回路の動作を制御する信号を発生する
回路から構成されている。

次にＤ−RAMの各回路の動作を第３図のタイ
ミング図に従つて説明する。

ロウアドレス信号A₀〜A_iがアドレスバツフア
（以下、ADBと称する。）に取込まれ、ラツチさ
れるとロウアドレス信号A₀〜A_iより遅れて
信号がロウレベルとなる。ここで、信号を
ロウアドレス信号A₀〜A_iより遅らせる理由はメ
モリアレイにおけるロウアドレスとしてロウアド
レス信号A₀〜A_iを確実に取込むためである。

次に信号から遅延した信号_ARがADBに印
加され、上記ラツチされたロウアドレス信号に対
応したレベルa₀，₀，……a_i，_iをロウ・カラム
デコーダ（以下、RC−DCRと称する。）へ送出
する。RC−DCRに上記レベルa₀，₀，a_i，_iが印
加されるとRC−DCRは選択されたものだけでハ
イレベルに留り、選択されないものはロウレベル
となる動作を行なう。

そして、上記選択された信号は_ARから遅延し
た信号_XがRC−DCRに印加されるとＭ−ARY
へ送出される。ここで、_Xが_ARより遅らせる理
由はADBの動作完了後、RC−DCRを動作させる
ためである。こうしてＭ−ARYにおけるロウア
ドレスは、RC−DCRの2ⁱ⁺¹本の出力信号のうち、
１本がハイレベルとなるため、それに対応したＭ
−ARY内の１本のロウアドレス線が選択される
ことによつて設定される。

次にＭ−ARYにおける選択された１本のロウ
アドレス線に接続されているメモリセルの“１”
又は“０”の情報をセンスアンプ（以下、SAと
称する。）でそれぞれ増幅する。このSAの動作は
_PAが印加されると開始する。

その後、カラムアドレス信号A_i+1〜A_jがADB
に取込まれ、ラツチされるとカラムアドレス信号
A_i+1〜A_jより遅れて信号がロウレベルとな
る。ここで、信号をカラムアドレス信号A_i+1
〜A_jより遅らせる理由はメモリアレイにおける
カラムアドレスとしてカラムアドレス信号を確実
に取込むためである。

次に信号から遅延した信号_ACがADBに印
加されると上記カラムアドレス信号に対応したレ
ベルa_i+1，_i+1，……a_j，_jをRC−DCRへ送出す
る。そしてRC−DCRは上記と同様の動作を行な
う。そして上記選択された信号は_ACから遅延し
た信号_YがRC−DCRに印加されるとカラムスイ
ツチ（以下、Ｃ−SWと称する。）へ送出される。
こうしてＭ−ARYにおけるカラムアドレスはAD
−DCRの2^j-i本の出力信号のうち、１本がハイレ
ベルとなるため、１つのＣ−SWが選択され、こ
のＣ−SWに接続されているカラムアドレス線す
なわちデータ線が選択されることによつて設定さ
れる。

このようにして、Ｍ−ARY内の１つのアドレ
スが設定される。

次に上記のように設定されたアドレスに対する
読出し及び書込み動作を説明する。

読出しモードにおいては信号はハイレベル
となる。この信号は信号がロウレベルに
なる前にハイレベルになるように設計されてい
る。なぜなら、信号がロウレベルになると
結果的にＭ−ARYの１つのアドレスが設定され
るため、その前から信号をハイレベルにして
おき、読出し動作の準備をして読出し開始時間を
短くするためである。

また、CAS系信号の_OPが出力アンプに印加さ
れると出力アンプがアクテイブになり、上記設定
されたアドレスの情報が増幅され、データ出力バ
ツフア（以下、DOBと称する。）を介してデータ
出力（Dout）端子に読出される。このようにし
て読出しが行なわれるが、信号がハイレベ
ルになると読出し動作は完了する。

次に書込みモードにおいては信号はロウレ
ベルとなる。このロウレベルの信号とロウレ
ベルの信号によりつくられる信号_RWがハイ
レベルとなつてデータ入力バツフア（以下、DIB
と称する。）に印加されるとDIBがアクテイブに
なり、入力データ（Din）端子からの書込みデー
タを上記Ｍ−ARYの設定されたアドレスに送出
し、書込み動作が行なわれる。

このとき、上記_RWの反転記号、つまりロウレ
ベルの信号_RWがDOBに印加され、書込み動作時
に、データの読出しが行なわれないように制御し
ている。

〔Ｄ−RAMトランジスタ回路の構成と動作〕

第４Ａ図は本発明のＤ−RAMの回路構成の１
実施例を示す。以下、実施例に基づき本発明を説
明する。

１メモリセルＭ−CELの構成１ビツトのＭ−CELは情報蓄積用のキヤパシ
タC_Sとアドレス選択用のＰ−MOSQ_Mとからな
り、論理“１”，“０”の情報はキヤパシタC_Sに電
荷があるか、ないかの形で記憶される。

Ｐ−MOSQ_Mのゲートはワード線に接続され、
ソース・ドレインの一方はデータ線に、他方はキ
ヤパシタC_Sに接続されている。

２メモリセルＭ−ECLのスイツチング動作Ｐ−MOSQ_Mのゲート電圧すなわちワード電圧
が電源電圧Vccからしきい値電圧Vthp（Ｐ−
MOSQ_Mのしきい値電圧）だけ低下するとＰ−
MOSQ_Mがオンし、メモリセルＭ−CELの選択が
可能となる。

またメモリセルにＮ−MOSを使用した場合
（図示せず）には、ワード電圧を0Vから（Vcc−
Vthn）（Vthn；Ｎ−MOSQ_Mのしきい値電圧）に
変化させた時、Ｎ−MOSQ_Mがオンし、メモリセ
ルの選択が可能となる。

従つて、Ｐ−MOSQ_Mのスイツチング速度は
Vccと―Vthp―の間だけで、論理“１”，“０”
の情報を決定できるため、Ｎ−MOSQ_Mのスイツ
チング速度よりかなり早い。なお、Ｐ−MOSQ_M
のスイツチング動作の詳細説明は特願54−119403
に記載してあるので省略する。

３センスアンプの構成センスアンプSA₁，SA₂はアドレス時に折返し
データ線DL_1-1，_1-1に生ずる電位変化の差を
タイミング信号_PA，_PA（センスアンプ制御信
号）で決まるセンス期間に拡大するセンスアンプ
であり、１対の平行に配置された、折返しデータ
線DL_1-1，_1-1にその入出力ノードが結合され
ている。

センスアンプSA₁，SA₂は並列に接続されてお
り、両方で１つのセンスアンプと考えることもで
きるが、SA₁がＮ−MOSで構成されているのに
対し、SA₂が反対導電型のＰ−MOSで構成され
ているところが異なつている。それぞれのセンス
アンプは正帰還差動増幅動作をするための１対の
交差接続されたFETとそのソース側に接続され、
正帰還差動増幅動作を制御するためのFETとか
ら成る。

センスアンプSA₁とSA₂は前述したように１つ
のコンプリメンタリーセンスアンプと考えること
もできるので、隣合せて配置してもよいが、配
線、トランジスタ、ウエル領域などの配置、形状
を考慮し、効率よく集積するために、第４図Ａの
ようにお互に離して（例えばＭ−ARYの両端に）
配置することもできる。

つまり、Ｐ−MOSで構成されているセンスア
ンプSA₂とメモリアレイＭ−ARYとＮ−MOSで
構成されているセンスアンプSA₁とプリチヤージ
回路PCとを分離して配置できるため、チツプ内
の回路配置がＰ−MOS部とＮ−MOS部とで分離
可能となり、効率良く集積することができる。

折返しデータ線DL_1-1，_1-1はAl，Au，Mo，
Ta，Ｗ等の金属で形成されている。上記金属は
抵抗値が非常に小さいため、動作時の上記データ
線の電圧降下が小さく、誤動作を生じない。

４プリチヤージ回路の構成プリチヤージ回路PCはデータ線を電源電圧
Vccの約半分（V_DP）にプリチヤージするための
１対のＮ−MOS Q_S2，Q_S3と両データ線間のプリ
チヤージ電圧のアンバランスを解消するためのＮ
−MOS Q_S1とから成り、これらのＮ−MOSは図
中〓の記号で示したとおり、他のＮ−MOSより
低いしきい値電圧をもつように設計されている。

折返しデータ線DL_1-1，_1-1に結合されるメ
モリセルの数は検出精度を上げるため等しくされ
る。各メモリセルは１本のワード線WLと折返し
データ線の一方との間に結合される。各ワード線
WLは１対のデータ線と交差しているので、ワー
ド線WLに生じる雑音成分が静電結合によりデー
タ線にのつても、その雑音成分は双方のデータ線
に等しく現われ、差動型のセンスアンプSA₁，
SA₂によつて相殺される。

５回路動作第４Ａ図の回路動作は第４Ｂ図の動作波形図を
参考にしながら説明する。

メモリセルの記憶信号を読み出す前にプリチヤ
ージ制御信号_PCがハイレベルのとき（Vccより
高い）、Ｎ−MOS Q_S2，Q_S3が導通し、折返しデ
ータ線DL_1-1，_1-1の浮遊容量C₀，₀が約1/2
Vccにプリチヤージされる。このときＮ−MOS
Q_S1も同時に導通するのでＮ−MOS Q_S2，Q_S3に
よるプリチヤージ電圧にアンバランスが生じても
折返しデータ線DL_1-1，_1-1は短絡され同電位
に設定される。Ｎ−MOSQ_S1乃至Q_S3はそれぞれ
のソース・ドレイン間に電圧損失が生じないよう
〓印のないトランジスタに比べVthが低く設定さ
れている。

一方、メモリセル内のキヤパシタC_Sは書き込ま
れた情報が論理“０”の場合にほぼ零ボルトの電
位を保ち、論理“１”の場合、ほぼVccの電位を
保つており、データ線のプリチヤージ電圧V_DPは
両記憶電位の中間に設定されている。

従つて、リード線制御信号_Xがハイレベルと
なり、所望のメモリセルをアドレスする場合、メ
モリセルに結合される一方のデータ線の電位V_DL
は、“１”の情報が読出された時はV_DPより高く
なり、“０”の情報が読出された時はV_DPより低
くなる。上記データ線の電位とV_DPの電位を維持
している他方のデータ線の電位と比較することに
より、アドレスされたメモリセルの情報が“１”
であるか“０”であるか判別することができる。

上記センスアンプSA₁，SA₂の正帰還差動増幅
動作は、FET Q_S7，Q_S8がタイミング信号（セン
スアンプ制御信号）_PA，_PAによつて導通し始め
ると開始され、アドレシング時に与えられた電位
差にもとづき、高い方のデータ線電位（V_H）と
低い方のそれ（V_L）はそれぞれVccと零電位
V_GNDに向つて変化していき、その差が広がる。
Ｎ−MOS Q_S7，Q_S8，Q_S9からなるセンスアンプ
SA₁はデータ線の電位を零電位V_GNDに下げるのに
寄与しており、またＰ−MOS Q_S4，Q_S5，Q_S6か
らなるセンスアンプSA₂はデータ線の電位をVcc
にもち上げるのに寄与している。それぞれのセン
スアンプSA₁，SA₂はソース接地モードで動作す
る。

こうして（V_L−V_GND）の電位がセンスアンプ
SA₁のＮ−MOS Q_S7，Q_S8のしきい値電圧V_thoと
等しくなつたとき、センスアンプSA₁の正帰還動
作が終了する。また（Vcc−V_H）の電位がセン
スアンプSA₂のＰ−MOS Q_S5，Q_S6のしきい値電
圧V_thpと等しくなつたとき、センスアンプSA₂の
正帰還動作が終了する。最終的にはV_Lは零電位
に、V_HはVccに到達し、低インピーダンスの状
態で安定になる。

なお、センスアンプSA₁とSA₂は同時に動作を
開始させても、SA₁をSA₂より先に動作開始させ
ても、SA₂をSA₁より先に動作開始させてもどち
らでもよい。読出し速度の点では、SA₁とSA₂を
同時に動作させた方が高速となるが、貫通電流が
流れるため、消費電力が多くなる。一方、SA₁ま
たはSA₂の動作開始時期を異ならせることによつ
て、貫通電流がなくなり、消費電力が減少する利
点があるが、読出し速度の点では上記よりやや劣
る。

第４Ｃ図は本発明のＤ−RAMの回路構成の他
の実施例を示す。第４Ａ図と対応する部分は同一
符号を付す。第４Ａ図と相違するところはSA₁の
正帰還動作制御手段をＮ−MOS Q_S9，Q_S10の並
列接続で構成している点である。

センスアンプSA₁及びSA₂の動作を第４Ｄ図に
従つて説明する。折返しデータ線は予め、約1/2
Vccに充電されているものとする。

センスアンプSA₁の正帰還動作制御手段のFET
Q_S10がセンスアンプ制御信号₁によつて導通する
ことによりFET Q_S7またはFET Q_S8の一方のみ
を導通させ、低い方のデータ線の電位（V_L）を
零電位V_GND方向に少し低下させる。このとき、
高い方のデータ線の電位（V_H）はFET Q_S7また
はFET Q_S8の一方が非導通のため、変化しない。
なお、FET Q_S10のコンダクタンスはFET Q_S9の
コンダクタンスよりも小さく設計されている。

次にセンスアンプ制御信号_PAによつてFET
Q_S9を導通し始めるとセンスアンプSA₁が正帰還
動作を開始し、上記電位V_Lを零電位V_GNDに向つ
て変化させる。

すなわち、センスアンプ制御信号₁によつて
折返しデータ線の電位の差を少し広げてから、セ
ンスアンプ制御信号_PAを印加し、センスアンプ
SA₁の正帰還動作を行なわせるようにすると、折
返しデータ線の電位差が小さくても、センスアン
プSA₁で増幅することが可能となる。言い換える
とセンスアンプの感度がよくなる。

次にセンスアンプSA₂の正帰還差動増幅動作は
FET Q_S4がセンスアンプ制御信号_PA又は₁によ
つて導通し始めると開始され、高い方のデータ線
の電位（V_H）はVccに向つて上昇する。

データ線の電位は、最終的にV_Lは零電位に、
V_HはVccに到達し、低インピーダンスの状態で
安定になる。

第４Ｅ図は本発明のＤ−RAMの回路構成の他
の実施例を示す。第４Ａ図と対応する部分は同一
符号を付す。第４Ａ図と相違するところは折返し
データ線にダミーセルＤ−CELを接続している
点である。

ダミーセルＤ−CELの構成はＰ−MOSQ_D1とＰ
−MOS Q_D2の直列接続回路からなり、Ｐ−MOS
Q_D1のゲートはダミーワード線に、ソース・ドレ
インの一方はデータ線に、他方はＰ−MOS Q_D2
のソース・ドレインの一方に接続されており、他
方は接地されている。

ダミーセルＤ−CELには基準電位を蓄える容
量C_dsは必要ない。なぜなら、データ線に基準電
位をプリチヤージさせるからである。ダミーセル
Ｄ−CELはメモリセルＭ−CELと同じ製造条件、
同じ設計定数で作られている。

ダミーセルＤ−CELはメモリ情報の書込み及
び読出し動作時等に折返しデータ線に発生する
種々の雑音を相殺する働きをもつている。

〔Ｄ−RAMトランジスタ回路の時系列的な動作〕

第４Ａ図に従つて、Ｄ−RAMトランジスタ回
路の時系列的な動作を説明する。

１読み出し信号量情報の読み出しはＰ−MOS Q_MをONにしてC_S
を共通のカラムデータ線DLにつなぎ、データ線
DLの電位がC_Sに蓄積された電荷量に応じてどの
ような変化がおきるかをセンスすることによつて
行なわれる。データ線DLの浮遊容量C₀に前もつ
て充電されていた電位を電源電圧の半分つまり1/
２VccとするC_Sに蓄積されていた情報が“１”
（Vccの電位）であつた場合、アドレス時におい
てデータ線DLの電位（V_DL）“１”はVcc・（C₀＋
2C_S）／２（C₀＋C_S）となり、それが“０”（0V）
であつた場合、（V_DL）“０”はVcc・C₀／２（C₀
＋C_S）となる。ここで倫理“１”と論理“０”と
の間の差すなわち検出される信号量ΔV_Sは ΔV_S＝（V_DL）“１”−（V_DL）“０” ＝Vcc・C_S／（C₀＋C_S）＝（C_S／C₀）・Vcc／｛１
＋（C_S／C₀）｝となる。

メモリセルを小さくし、かつ共通のデータ線に
多くのメモリセルをつないでも高集積大容量のメ
モリマトリクスにしてあるため、C_S≪C₀、すな
わち（C_S／C₀）は１に対して殆んど無視できる
値となつている。従つて、上式はΔV_SVcc・
（C_S／C₀）で表わされ、ΔV_Sは非常に微少な信号
となつている。

２読み出し動作プリチヤージ期間前述のプリチヤージ動作と全く同一である。

ロウアドレス期間タイミング信号（アドレスバツフア制御信号） _AR（第３図参照）のタイミングでアドレスバツ
フアADBから供給されたロウアドレス信号A₀な
いしA_jはロウ・カラムデコーダRC−DCRによつ
てデコードされ、ワード線制御信号_Xの立上り
と同時にメモリセルＭ−CELのアドレシングが
開始される。

その結果、折返しデータ線DL_1-1，_1-1の間
には前述した通りメモリセルの記憶内容にもとづ
きほぼΔV_Sの電圧差が生じる。

センシングタイミング信号（センスアンプ制御信号） _PAによりＮ−MOS Q_S9が導通し始めると同時
にセンスアンプSA₁は正帰還動作を開始し、アド
レス時に生じたΔV_Sの検出信号を増幅する。この
増幅動作と同時もしくは増幅動作開始後タイミン
グ信号_PAによりセンスアンプSA₂が正帰還動作
を開始し、論理“１”のレベルをVccに回復す
る。

データ出力動作タイミング信号（アドレスバツフア制御信号） _ACに同期してアドレスバツフアADBから送ら
れてきたカラムアドレス信号A_i+1ないしA_jはロ
ウ・カラムデコーダRC−DCRで解読され、次い
でタイミング信号（カラムスイツチ制御信号）
_Yによつて選択されたカラムアドレスにおける
メモリセルＭ−CELの記憶情報がカラムスイツ
チＣ−SW₁を介してコモン入出力線CDL₁，₁
に伝達される。

次にタイミング信号（データ出力バツフア及び
出力アンプ制御信号）_CPによつて出力アンプ・
データ出力バツフアOA＆DOBが動作し、読み取
つた記憶情報がチツプの出力端子Doutに送り出
される。なおこのOA＆DOBは書き込み時にはタ
イミング信号（データ出力バツフア制御信号）
_RWにより不動作にされる。

３書き込み動作ロウアドレツシング期間プリチヤージ、アドレツシング、センシング動
作は前述の読み出し動作と全く同じである。従つ
て折返しデータ線DL_1-1，_1-1には入力書き込
み情報D_ioの論理値にかまわず本来書き込みを行
なうべきメモリセルの記憶情報が読み出される。
この読み出し情報は後述の書き込み動作によつて
無視されることになつているのでここまでの動作
は実質的にはロウアドレスの選択が行なわれてい
ると考えてよい。

書き込み期間読み出し動作と同様タイミング信号（カラムス
イツチ制御信号）_Yに同期して選択されたカラ
ムに位置する折返しデータ線DL_1-1，_1-1がカ
ラムスイツチＣ−SW₁を介してコモン入出力線
CDL₁，₁に結合される。

次にタイミング信号（データ入力バツフア制御
信号）_RWに同期してデータ入力バツフアDIBか
ら供給される相補書き込み入力信号d_io，_ioがカ
ラムスイツチＣ−SW₁を介してメモリセルＭ−
CELに書き込まれる。このとき、センスアンプ
SAも動作しているがデータ入力バツフアDIBの
出力インピーダンスが低いので、折返しデータ線
DL_1-1，_1-1に現われる情報はD_ioの情報によつ
て決定される。

４リフレツシユ動作リフレツシユはメモリセルＭ−CELに記憶さ
れた失なわれつつある情報を一旦カラム共通デー
タ線DLに読み出し、読み出した情報をセンスア
ンプSA₁，SA₂によつて回復したレベルにして再
びメモリセルＭ−CELに書き込むことによつて
行なわれる。従つてリフレツシユの動作は読み出
し動作で説明したところのロウアドレツシングな
いしセンシング期間の動作と同様である。ただし
この場合、カラムスイツチＣ−SW₁は不動作にし
て全カラム同時にかつ各ロウ順番にリフレツシユ
が行なわれる。

〔２マツト方式64K−Ｄ−RAM回路構成〕第５Ａ図は、約64Kビツトのメモリセルを、そ
れぞれ128列（ロウ）×256行（カラム）＝32768ビ
ツト（32Kビツト）の記憶容量を持つ２つのメモ
リセルマトリクス（メモリアレイＭ−ARY₁，Ｍ
−ARY₂）に分けて配列したＤ−RAM回路構成
図を示している。この図における主要なブロツク
は実際の幾何学的な配置に合わせて描かれてい
る。

各メモリアレイＭ−ARY₁，Ｍ−ARY₂のロウ
系のアドレス選択線（ワード線WL）には、ロウ
アドレス信号A₀〜A₆に基づいて得られる2⁷＝128
通りのデコード出力信号が、各ロウデコーダ（兼
ワードドライバ）Ｒ−DCR₁，Ｒ−DCR₂より印
加される。

カラムデコーダＣ−DCRは、カラム／アドレ
ス信号A₀〜A₁₅に基づいて128通りのデコード出
力信号を提供する。このカラム選択用デコード出
力信号は、左右のメモリアレイ並びに各メモリア
レイ内の隣り合う上下のカラムに対して、すなわ
ち合計４つのカラムに対して共通である。

これら４つのカラムのうちいずれか１つを選択
するために、アドレス信号A₇およびA₈が割り当
てられる。例えばA₇は左右の選択、A₈は上下の
選択に割り当てられる。

アドレス信号A₇，A₈に基づいて４通りの組み
合せに解読するのが_yij信号発生回路_yij−SGで
あり、その出力信号_y00，_y01，_y10，_y11に基
づいてカラムを切り換えるのがカラムスイツチセ
レクタCSW−S₁，CSW−S₂である。

このように、メモリアレイのカラムを選択する
ためのデコーダは、カラムデコーダＣ−DCRお
よびカラムスイツチセレクタCSW−S₁，CSW−
S₂の２段に分割される。デコーダを２段に分割し
たねらいは、まず第１に、ICチツプ内で無駄な
空白部分が生じないようにすることにある。つま
り、カラムデコーダＣ−DCRの左右一対の出力
信号線を担う比較的大きな面積を有するNORゲ
ートの縦方向の配列間隔（ピツチ）を、メモリセ
ルのカラム配列ピツチに合わせることにある。す
なわち、デコーダを２段に分割することによつ
て、前記NORゲートを構成するトランジスタの
数が低減され、その占有面積を小さくできる。

デコーダを２段に分割した第２のねらいは、１
つのアドレス信号線に接続される前記NORゲー
トの数を減少させることにより、１つのアドレス
信号線の有する負荷を軽くし、スイツチングスピ
ードを向上させることにある。

アドレスバツフアADBは、マルチプレクサさ
れたそれぞれ８つの外部アドレス信号A₀〜A₇；
A₈〜A₁₅を、それぞれ８種類の相補対アドレス信
号a₀，₀〜a₇，₇；a₈，₈〜a₁₅，₁₅に加工し、
ICチツプ内の動作に合わせたタイミング_AR，_AC
でデコーダ回路に送出する。

〔２マツト方式64K−Ｄ−RAM回路動作〕２マツト方式64K−Ｄ−RAMにおけるアドレ
ス設定過程の回路動作を、第５Ａ図、第５Ｂ図に
従つて説明する。

まずロウ系のアドレスバツフア制御信号_ARは
ハイレベルに立上ることによつて、ロウアドレス
信号A₀〜A₆に対応した７種類の相補対ロウアド
レス信号a₀，₀〜a₆，₆が、アドレスバツフア
ADBからロウアドレス線Ｒ−ADLを介してロウ
デコーダＲ−DCR₁，Ｒ−DCR₂に印加される。

次にワード線制御信号_Xがハイレベルに立上
ることによつて、ロウデコーダＲ−DCR₁，Ｒ−
DCR₂がアクテイブとなり、各メモリアレイＭ−
ARY₁，Ｍ−ARY₂のワード線WLのうちそれぞ
れ１本ずつが選択され、ハイレベルにされる。

次にカラム系のアドレスバツフア制御信号_AC
がハイレベルに立上ることによつて、カラムアド
レス信号A₉〜A₁₅に対応した７種類の相補対カラ
ムアドレス信号a₉，₉〜a₁₅，₁₅がアドレスバツ
フアADBからカラムアドレス線Ｃ−ADLを介し
てカラムデコーダＣ−DCRに印加される。

この結果カラムデコーダＣ−DCRの128対の出
力信号線のうち１対がハイレベルとなり、このハ
イレベル信号がカラムスイツチセレクタCSW−
S₁，CSW−S₂が印加される。

次にカラムスイツチ制御信号_Yがハイレベル
に立上ると、φ_yij信号発生回路_yij−SGが動作可
能となる。

一方、すでにアドレス信号A₇に対応した相補
対信号a₇，₇はアドレスバツフア制御信号_ARが
ハイレベルになつたときに、またアドレス信号
A₈に対応した相補対信号a₈，₈はアドレスバツ
フア制御信号_ACがハイレベルになつたときに、
それぞれ_yij信号発生回路_yij−SGに印加されて
いる。従つてカラムスイツチ制御信号_Yがハイ
レベルになると、これとほぼ同時に_yij信号発生
回路_yij−SGはカラムスイツチセレクタCSW−
S₁，CSW−S₂に信号を送出する。

このようにして、カラムスイツチＣ−SW₁，Ｃ
−SW₂における合計512のトランジスタ対のうち
一対が選択され、メモリアレイ内の一対のデータ
線DLがコモンデータ線CDLに接続される。

〔２マツト方式Ｄ−RAMICレイアウトパター
ン〕一個のICチツプの中でメモリアレイが２つに
分けられたいわゆる２マツト方式のＤ−RAMIC
レイアウトパターンを第６図に従つて説明する。

まず、複数のメモリセルによつて構成された２
つのメモリアレイＭ−ARY₁，Ｍ−ARY₂は互い
に離間してICチツプの中に配置されている。

このＭ−ARY₁とＭ−ARY₂との間のICチツプ
中央部に共通のカラムデコーダＣ−DCRが配置
されている。

Ｍ−ARY₁のためのカラムスイツチＣ−SW₁は
Ｍ−ARY₁とＣ−DCRとの間に配置されている。

一方、Ｍ−ARY₂のためのカラムスイツチＣ−
SW₂は、Ｍ−ARY₂とＣ−DCRとの間に配置され
ている。

センスアンプSA₁，SA₂は雑音、例えばＣ−
DCRに印加される信号によつて誤動作しないよ
うにするため、また配線のレイアウトを容易にす
るためにICチツプの左端部、右端部にそれぞれ
配置されている。

ICチツプの上部左側には、データ入力バツフ
アDIB、リード・ライト信号発生回路、Ｒ／Ｗ−
SG，RAS信号発生回路RAS−SGおよびRAS系
信号発生回路SG₁が配置されている。そして、こ
れらの回路に近接して信号印加パツドＰ−
RAS，信号印加パツドＰ−、データ信号
印加パツドＰ−D_ioが配置されている。

一方、ICチツプの上部右側には、データ出力
バツフアDOB，CAS信号発生回路CAS−SGおよ
びCAS系信号発生回路SG₂が配置されている。そ
して、これらの回路に近接してVss電圧供給パツ
ドＰ−Vss，信号印加パツドＰ−、デー
タ信号取り出しパツドＰ−Doutおよびアドレス
信号A₆供給パツド−A₆が配置されている。

RAS系信号発生回路SG₁とCAS系信号発生回
路SG₂との間にはメインアンプMAが配置されて
いる。

RAS系信号発生回路SG₁，CAS系信号発生回
路SG₂あるいはメインアンプMAのように占有面
積の大きい回路の上部にはV_BB発生回路V_BB−Ｇ
が配置されている。なぜならば、V_BB−Ｇは少数
キヤリアを発生し、この少数キヤリアによつてＭ
−ARY₁，Ｍ−ARY₂を構成するメモリセルが不
所望な情報反転をこうむる危険がある。それゆ
え、これを防止するためにV_BB発生回路V_BB−Ｇ
は上述したようにＭ−ARY₁，Ｍ−ARY₂からで
きるだけ離れた位置に配置されている。

ICチツプの下部左側にＭ−ARY₁のためのロウ
デコーダＲ−DCR₁が配置されている。そして、
このＲ−DCR₁に近接してアドレス信号供給パツ
ドＰ−A₀，Ｐ−A₁，Ｐ−A₂およびVcc電圧供給
パツドＰ−Vccが配置されている。

一方、ICチツプの下部右側には、Ｍ−ARY₂の
ためのロウデコーダＲ−DCR₂が配置されてい
る。そして、このロウデコーダＲ−DCR₂に近接
してアドレス信号印加パツドＰ−A₃，Ｐ−A₄，
Ｐ−A₅，Ｐ−A₇が配置されている。

そして、Ｒ−DCR₁とＲ−DCR₂との間にはア
ドレスバツフアADBが配置されている。

〔電源供給ラインのレイアウトパターン図〕

64Kビツト、Ｄ−RAMにおける、メモリアレ
イＭ−ARYとセンスアンプSA₁，SA₂を中心と
した一部のレイアウトパターン図を第７Ａ図に従
つて説明する。Ｍ−ARY及びSA₂は一点鎖線で
囲まれた別々のＮチヤンネル型ウエル領域内に形
成されている。なお、カラムデコーダＣ−DCR
を中心としてＭ−ARYおよびSA₂等は線対称の
レイアウトであるため、右側のウエル領域内のＭ
−ARYとSA₁，SA₂等は省略する。

Ｎチヤンネル型ウエルは電源電圧Vccが供給さ
れるため、電源供給ラインV_CC-Lが第７Ａ図のよ
うに形成される。

第７Ａ図ではＭ−ARY_1-1を１行とすると電源
供給ラインをＭ−ARY32行毎に形成している。

電源供給ラインの間隔が大きくなるほどウエル
電圧は不均一になるため、電源供給ラインを各Ｍ
−ARY1行毎に形成すればよいが、チツプ面積が
大きくなるので、各Ｍ−ARY等間隔おきになる
よう、例えば８行毎、16行毎、32行毎、64行毎等
に形成することが好ましい。

ウエル電圧を均一にするために、電源供給ライ
ンを、電圧損失がほとんどないAl，Au，Ｍ，
Mo，Ta等の金属で形成している。上記金属で形
成されている電源供給ラインをウエル内に形成す
る場合、Alで形成されているデータ線に短絡し
ないように、データ線と平行に配置することが好
ましい。

また上記Ｎチヤンネル型ウエル領域をメモリア
レイＭ−ARYとセンスアンプSA₂とで分離する
のは以下の理由である。

センスアンプSA₂におけるウエル領域内の電源
供給ラインとセンスアンプSA₂内の正帰還動作制
御手段（図示せず）との間に電圧降下が生じ、電
源供給ラインから離れたセンスアンプSA₂ほど上
記電圧降下が大きくなり、この電圧降下が雑音と
なる。もし、上記Ｎ型ウエル領域内にメモリアレ
イＭ−ARYとセンスアンプSA₂とを形成した場
合、上記電圧降下により上記ウエル電位が下が
り、メモリセルのＰ−MOSQ_M（図示せず）のし
きい値電圧V_THを下げてしまう。そうすると上記
Ｐ−MOSQ_Mはオンしやすくなり、誤動作の原因
となる。

メモリアレイＭ−ARYとセンスアンプSA₂を
形成するＮチヤンネル型ウエル領域をそれぞれ独
立に形成することによつて、上記センスアンプ
SA₂で発生する雑音がメモリ動作に影響を与えな
いようにする。

第７Ｂ図は64Kビツト、Ｄ−RAMにおけるメ
モリアレイＭ−ARYとセンスアンプSA₁，SA₂
を中心とした一部のレイアウトパターン図を示
す。

第７図と対応する部分は同一符号を付す。第７
Ａ図と相違するところは、同一ウエル領域内にメ
モリアレイＭ−ARYとセンスアンプSA₂を形成
する点である。

チツプ面積の点では第７Ａ図のレイアウトによ
るチツプ面積より小さくなる利点がある。ただ、
上記で説明したようにセンスアンプSA₂で発生す
る雑音がメモリ動作に影響を与えやすい欠点があ
る。

〔メモリセルの素子構造〕

第８Ａ図は一個のメモリセルＭ−CELの素子
構造を示す斜断面図であり、１はＰ型半導体基
板、２は比較的厚い絶縁膜（以下フイールド絶縁
膜という）、３は比較的薄い絶縁膜（以下ゲート
絶縁膜という）、４および５はP⁺型半導体領域、
６は第１多結晶シリコン層、７はＰ型表面反転
層、８は第２多結晶シリコン層、９はPSG（リ
ン・シリケート・ガラス）層、１０はアルミニウ
ム層、１００はＮ型ウエル領域を示す。

一個のメモリセルＭ−CEL中のMOS Q_Mは、
その基板、ウエル領域、ドレイン領域、ソース領
域、ゲート絶縁膜およびゲート電極が上述のＰ型
半導体基板１、Ｎ型ウエル領域１００、P⁺型半
導体領域４、P⁺型半導体領域５、ゲート絶縁膜
３および第２多結晶シリコン層８によつてそれぞ
れ構成される。第２多結晶シリコン層８は、例え
ば第４Ａ図に示したワード線WL_1-2として使用さ
れる。P⁺型半導体領域５に接続されたアルミニ
ウム層１０は例えば第４Ａ図に示したデータ線
DL_1-1として使用される。

一方、メモリセルＭ−CEL中の記憶用キヤパ
シタC_Sは、一方の電極、誘電体層および他方の電
極が、第１多結晶シリコン層６、ゲート絶縁膜３
およびＰ型表面反転層７によつてそれぞれ構成さ
れる。すなわち、第１多結晶シリコン層６には接
地電圧V_SSが印加されているため、この接地電圧
V_SSはゲート絶縁膜３を介しての電界効果によつ
てＮ型ウエル領域１００の表面にＰ型表面反転層
７を誘起せしめる。

なお、上記メモリセルＭ−CEL中のMOSQ_Mは
Ｐチヤンネル型の場合を示したが、上記導電型を
全て異なる導電型に変えればＮチヤンネル型の
MOS Q_Mを形成することができる。

〔ダミーセルの素子構造〕

第８Ｂ図は一個のダミーセルＤ−CELの素子
構造を示す斜断面図である。第８Ｂ図において、
特に、１１，１２，１４はP⁺型半導体領域、１
７および１８は第２多結晶シリコン層、１９はア
ルミニウム層を示す。

一個のダミーセルＤ−CEL中のMOS Q_D1は、
その基板、ウエル領域、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極がＰ型半導体
基板１、Ｎ型ウエル領域１００、P⁺型半導体領
域１１、P⁺型半導体領域１２、ゲート絶縁膜３
および第２多結晶シリコン層１７によつてそれぞ
れ構成される。そして、この第２多結晶シリコン
層１７は、例えば第４Ｅ図に示したダミーワード
線DWL_1-2としてＮ型ウエル領域１００上に延び
ている。P⁺型半導体領域に接続されたアルミニ
ウム層１９は、例えば第４Ｅ図に示したダミーデ
ータ線DL_1-1としてＰ型半導体基板１上に延びて
いる。

ダミーセルＤ−CEL中のMOS Q_D2はその基板、
ウエル領域、ソース領域、ドレイン領域、ゲート
絶縁膜およびゲート電極がＰ型半導体領域１、Ｎ
型ウエル領域１００、P⁺型半導体領域１２、P⁺
型半導体領域１４、ゲート絶縁膜３および第２多
結晶シリコン層１８によつてそれぞれ構成され
る。そして、この第２多結晶シリコン層１８に
は、例えば第４Ｅ図のダミーセルＤ−CEL内に
図示したデイスチヤージ信号_dcが印加される。

なお、上記ダミーセルＤ−CEL中のMOS Q_D1
およびQ_D2はＰチヤンネル型の場合を示したが、
上記導電型を全て異なる導電型に変えればＮチヤ
ンネル型のMOS Q_D1，Q_D2を形成することができ
る。

〔メモリアレイのレイアウトパターン〕

メモリアレイＭ−ARYのレイアウトパターン
を第９Ａ図に従つて説明する。

第９Ａ図に示すメモリアレイＭ−ARYは第８
Ａ図に示したメモリセルＭ−CELの複数個がＮ
型ウエル領域１００に配列されたものである。

まず、メモリアレイＭ−ARYは以下のように
構成されている。

Ｎ型ウエル領域１００の表面でMOS Q_Mと記
憶用キヤパシタC_Sから構成された複数のメモリセ
ルＭ−CEL間を互いに分離するため、フイール
ド絶縁膜２が第９Ｂ図に示したパターンを基本と
して形成されている。

第１多結晶シリコン層６に接地電圧V_SSを印加
するためのコンタクトホールCH₀の下部にフイー
ルド絶縁膜２ａが例外的に配置されている。従つ
て、このコンタクトホールCH₀付近でのアルミニ
ウム層と多結晶シリコン層との相互反応に基づい
て形成されるアルミ・シリコン合金がコンタクト
ホールCH₀直下の絶縁膜を貫通しＮ型ウエル領域
１００の表面に不所望に到達するという事故を防
止することができる。

このフイールド絶縁膜２およびゲート絶縁膜３
上にはメモリセルＭ−CEL中の記憶用キヤパシ
タC_Sの一方の電極として使用する第１多結晶シリ
コン層６が第９Ｃ図に示したパターンを基本とし
て形成されている。

さらに、第１多結晶シリコン層６上には第９Ａ
図のたて方向に沿つて第８Ａ図中の第２多結晶シ
リコン層８によつて形成されたところのワード線
WL_1-1〜WL_1-6が延びている。

さらに、上記記憶用キヤパシタC_Sの一電極とし
ての多結晶シリコン層６上に上記コンタクトホー
ルCH₀を介して接地電圧V_SSを供給するための電
源供給線V_SS-Lが、第９Ａ図の横方向に延びてい
る。

一方、第８図中のアルミニウム層１０によつて
形成されたところのデータ線DL_1-1，_1-1が、
第９Ａ図に示すように上記電源供給線V_SS-Lとほ
ぼ平行に延びている。データ線DL_1-1はコンタク
トホールCH₁を介してメモリセルＭ−CEL中の
MOS Q_Mのソース領域に接続され、データ線₁
_−１はコンタクトホールCH₂を介して他のメモリセ
ルＭ−CEL中のMOS Q_Mのソース領域に接続さ
れている。また、データ線DL_1-2，_1-2はデー
タ線DL_1-1，_1-1と同様に第９Ａ図のよこ方向
に延び、所定の部分でコンタクトホールを介して
メモリセルＭ−CEL中のMOS Q_Mのソース領域
に接続されている。

Ｎ型ウエル領域１００を電源電圧Vccにバイア
スするため、メモリアレイＭ−ARYの端にデー
タ線にほぼ平行に電源供給線V_CC-Lが第９Ａ図の
横方向に延びている。

〔メモリアレイおよびダミーアレイのレイアウトパターン〕

メモリアレイＭ−ARYおよびダミーアレイＤ
−ARYのレイアウトパターンを第９Ｄ図に示す。
第９Ａ図と対応する部分は同一符号を付す。第９
Ａ図と相違するところは、ダミーアレイＤ−
ARYを追加した点である。

第９Ｄ図に示すダミーセルＤ−CELは以下の
ように構成されている。

Ｎ型ウエル領域１００の表面の一部分にはフイ
ールド絶縁膜２が形成され、Ｎ型ウエル領域１０
０の表面の他の部分にはゲート絶縁膜３が形成さ
れている。

P⁺型半導体領域１４は複数のダミーセルＤ−
CELの共通アースラインとして使用される。

フイールド絶縁膜２上には第８Ｂ図中の第２多
結晶シリコン層１７によつて形成されたところの
ダミーワード線DWL_1-1が延びている。

ダミーワード線DWL_1-1はダミーセルＤ−CEL
中のMOS Q_D1のゲート電極を構成している。一
方、第４Ｅ図に示したデイスチヤージ制御信号
φ_dcを印加するために第８図中の第２多結晶シリ
コン層１８によつて形成されたところの制御信号
線_dc-L1がダミーワード線DWL_1-1から離される
とともにこれと平行に延びている。制御信号線
_dc-L1はダミーセルＤ−CEL中のMOS Q_D1のゲ
ート電極を構成している。同様にダミーワード線
DWL_1-1および制御信号線_dc-L1と平行にダミー
ワード線DWL_1-2および制御信号_dc-L2が延びて
いる。

そして、データ線DL_1-1，_1-1、DL_1-2，₁
_−２が第９Ｄ図に示すようにメモリアレイＭ−
ARYから延びている。_1-1はコンタクトホー
ルCH₂を介してダミーセルＤ−CEL中のMOS
Q_D1のソース領域に接続され、_1-2も同様にコ
ンタクトホールCH₄を介して他のＤ−CEL中の
MOS Q_D1のソース領域に接続されている。

〔Ｃ−MOSダイナミツクRAMの製造プロセス〕

Ｎ−MOSとＰ−MOSとを有する相補型（以
下、Ｃ−MOSと称する。）ダイナミツクRAMの
製造プロセスを第１０Ａ図〜第１０Ｗ図に従つて
説明する。各図において、X₁は第９Ａ図に示し
たメモリアレイＭ−ARYのX₁−X₁切断部分の工
程断面図、X₂は第４Ａ図に示したセンスアンプ
SAのCMOS回路部分の工程断面図である。

（酸化膜形成工程）第１０Ａ図に示すように半導体基板１０１の表
面に酸化膜１０２を形成する。半導体基板１０１
および酸化膜１０２の好ましい具体的な材料とし
て１００結晶面を有するＰ型単結晶シリコン
（Si）基板および二酸化シリコン（SiO₂）膜がそ
れぞれ使用される。

（酸化膜の選択的除去工程）第１０Ｂ図に示すように半導体基板と異なる導
電型のウエル領域を形成するために、ウエル形成
領域の半導体基板１０１上のSiO₂膜１０２を除
去する。それには、まずエツチング用マスクとし
て窒化シリコン（Si₃N₄）膜１０３をSiO₂膜の表
面上に選択的に形成する。この状態で、エツチ液
によりSi₃N₄膜１０３がおおつていないSiO₂膜を
除去する。

（基板の選択的除去工程）第１０Ｃ図に示すように半導体基板１０１内に
半導体基板の導電型と異なる導電型のウエル領域
を形成するために、Si₃N₄膜１０３をエツチング
用マスクとして半導体基板１０１をwetエツチ法
またはdryエツチ法により所望の深さまでエツチ
ングする。

（Ｎ型ウエル領域形成工程）第１０Ｄ図に示すように半導体基板１０１内の
エツチングされた領域に、Si単結晶をエピタキシ
ヤル成長させる。また同時にヒ素をドープする。

このようにして、半導体基板１０１上に不純物
濃度10¹⁵cm^-3程度のＮ型のウエル領域が形成され
る。その後、半導体基板１０１上のSiO₂膜１０
２及びSi₃N₄膜を除去する。

Ｎ型ウエル領域を形成することによつて次の利
点が上げられる。

(1) α線がメモリセルのキヤパシタC_Sに吸収され
ることによつて、蓄積情報が反転するのを防止
するため、Ｎ型ウエル領域内にメモリセルを構
成するとα線によるＮ型ウエル以下で発生する
ホールはPN接合でのバリヤで反射され、キヤ
パシタC_Sへの上記ホールの影響がなくなる。

また上記ウエル領域をエピタキシヤルで形成す
ることにより、拡散で形成する場合と比べて次の
利点が上げられる。

(1) ウエルの濃度を容易に制御できるため、濃度
を均一にすることができる。

(2) ウエル表面での接合容量を小さくすることが
でき、メモリ動作のスピードが速くなる。

(3) ウエル表面での濃度を低くできるため、耐圧
が大きくなる。

(4) しきい値電圧の制御が容易になる。

(5) ウエルの深さを精度よく調節することができ
る。

次に別の方法によつてＮ型ウエル領域を形成す
る工程を第１０Ｘ図〜第１０Ｚ図に従つて説明す
る。

第１０Ｘ図は半導体基板１０１表面全面にヒ素
をドープしながらSi単結晶をエピタキシヤル成長
させる。ヒ素の不純物濃度は10¹⁵cm^-3である。こ
のようにして深さ約3μmのＮ型ウエル領域が半導
体基板１０１上に形成される。

第１０Ｙ図は所望のＮ型ウエル領域を形成する
ためにＮ型ウエル形成領域上にSiO₂膜１０２及
びホトレジスト膜１０４を形成する。その後、前
記SiO₂膜及びホトレジスト膜１０４をマスクと
してＮ型ウエル表面上に２×10¹⁵cm^-3の不純物濃
度を有するボロンをイオン打込みし、熱拡散を行
なつてボロンを拡散させ半導体基板１０１と同じ
Ｐ型領域を形成させる。

第１０Ｚ図は上記SiO₂膜１０２及びホトレジ
スト膜１０４を除去し、半導体基板１０１内に所
望のＮ型ウエル領域を形成する。

なお、Ｎ型ウエル領域形成方法は上記の２種類
の方法に限らず他の方法を用いてもよいことはも
ちろんである。またウエル領域を拡散で形成させ
てもよいことはもちろんである。

（酸化膜および耐酸化膜形成工程）第１０Ｅ図に示すように半導体基板１０１及び
Ｎ型ウエル１００の表面にSiO₂膜１０２及び酸
素を通さない絶縁膜すなわち耐酸化膜１０３を形
成する。

耐酸化膜１０３の好ましい具体的な材料として
窒化シリコン（Si₃N₄）膜が使用される。

上記SiO₂膜１０２は下記の理由でSi基板１０
１の表面酸化によつて約500Åの厚さに形成され
る。すなわち、Si₃N₄膜１０３を直接Si基板１０
１の表面に形成した場合、Si基板１０１とSi₃N₄
膜１０３との熱膨張係数との違いによりSi基板１
０１の表面に熱歪を与える。このため、Si基板１
０１の表面に結晶欠陥を与える。これを防止する
ためにSi₃N₄膜１０３の形成前にSiO₂膜１０２が
Si基板１０１の表面に形成される。一方、Si₃N₄
膜１０３は後で詳しく述べるようにSi基板１０１
の選択酸化用マスクとして使用するために、例え
ばCVD（Chemical Vapor Deposition）法により
約1400Åの厚さに形成される。

（耐酸化膜の選択的除去およびイオン打込み工
程）比較的厚い絶縁膜すなわちフイールド絶縁膜を
形成すべきSi基板１０１の表面上のSi₃N₄膜１０
３を選択的に除去するために、まずエツチング用
マスクとしてホトレジスト膜１０４をSi₃N₄膜１
０３の表面上に選択的に形成する。この状態で、
例えば精度のよいエツチングが可能なプラズマエ
ツチ法により露出している部分のSi₃N₄膜１０３
を除去する。

つづいて、フイールド絶縁膜が形成されるとこ
ろのSi基板１０１の表面に基板と反対導電型の層
いわゆる反転層が形成されないようにするため、
第１０Ｆ図に示すようにホトレジスト膜１０４を
残した状態で露出しているSiO₂膜１０２を通し
てSi基板１０１中へ基板と同じ導電型の不純物す
なわちＰ型不純物を導入する。このＰ型不純物の
導入法としては、イオン打込みが好ましい。例え
ばＰ型不純物であるボロンイオンが打込みエネル
ギー75keVでSi基板１０１中へ打込まれる。この
時のイオンのドーズ量は３×10¹²原子／cm²であ
る。

（フイールド絶縁物形成工程） Si基板１０１の表面にフイールド絶縁膜１０５
を選択的に形成する。すなわち、第１０Ｇ図に示
すようにホトレジスト膜１０４を除去した後、
Si₃N₄膜１０３をマスクとしてSi基板１０１の表
面を熱酸化によつて選択的に酸化し、厚さ約9500
ÅのSiO₂膜１０５（以下、フイールドSiO₂膜と
称する。）を形成する。このフイールドSiO₂膜１
０５の形成時に、イオン打込みされたボロンがSi
基板１０１内へ引き伸し拡散され、所定の深さを
有するＰ型反転防止層（図示せず）がフイルド
SiO₂膜１０５の直下に形成される。

（耐酸化膜および酸化膜除去工程）フイールドSiO₂膜１０５が形成されていない
ところのSi基板１０１の表面を露出するために、
Si₃N₄膜１０３を例えば熱リン酸（H₂PO₄）液を
用いて除去する。つづいて、SiO₂膜１０２を例
えばフツ素（HF）液を用いて除去し、第１０Ｈ
図に示すようにSi基板１０１の表面を選択的に露
出する。

（第１ゲート絶縁膜形成工程）メモリセルＭ−CEL中のキヤパシタC_Sの誘電
体層を得るために露出したSi基板１０１及びＮ型
ウエル１００の表面に第１ゲート絶縁膜１０６を
第１０Ｉ図に示すように形成する。すなわち、露
出したSi基板１０１及びＮ型ウエルの表面を熱酸
化することによつて厚さ約430Åの第１ゲート絶
縁膜１０６をその表面に形成する。従つて、第１
ゲート絶縁膜１０６はSiO₂から成つている。

（第１導体層被着工程）メモリセル中のキヤパシタC_Sの一方の電極とし
て使用するために第１導体層１０７をSi基板１０
１上全面に第１０Ｊ図に示すように形成する。す
なわち、第１導体層１０７として例えば多結晶シ
リコン層をCVD法によりSi基板１０１上全面に
形成する。この多結晶シリコン層の厚さは約4000
Å程度である。つづいて、多結晶シリコン層１０
７の抵抗値を小さくするため、この多結晶シリコ
ン層１０７中に拡散法によりＮ型不純物、例えば
リンを導入する。この結果、多結晶シリコン層１
０７の抵抗値は約16Ω／□となる。

（第１導体層の選択除去工程）第１導体層すなわち第１多結晶シリコン層１０
７を所定の電極形状とするために第１０Ｋ図に示
すようにホトエツチング法によつて第１多結晶シ
リコン層１０７を選択的に除去し、電極１０８を
形成する。この第１多結晶シリコン層１０７の選
択的除去法として精度の良いエツチングが可能な
プラズマエツチングが適している。引きつづいて
露出した第１ゲートSiO₂膜１０６もエツチング
し、Ｎ型ウエル１００の表面を部分的に露出す
る。

（第２ゲート絶縁膜形成工程）メモリアレイＭ−CEL、ダミーアレイＤ−
CEL並びに周辺回路部中のMOSのゲート絶縁膜
を得るために露出したSi基板１０１及びＮ型ウエ
ル１００の表面に第２ゲート絶縁膜１０９を第１
０Ｌ図に示すように形成する。すなわち、露出し
たSi基板１０１及びＮ型ウエル１００の表面を熱
酸化することによつて厚さ約530Åの第２ゲート
絶縁膜１０９をその表面に形成する。従つて、第
２ゲート絶縁膜１０９はSiO₂から成つている。
第２ゲート絶縁膜すなわち第２ゲートSiO₂膜１
０９の形成と同時に第１多結晶シリコンから成る
電極１０８の表面も酸化され、その表面に厚さ約
2200ÅのSiO₂膜１１０が形成される。このSiO₂
膜１１０は電極１０８と後述する第２多結晶シリ
コンから成る電極との層間絶縁の役目を果す。

（しきい値電圧制御イオン打込み工程）第１０Ｍ図に示すようにＮ−MOSのしきい値
電圧を制御するために、Ｎ型ウエル表面上にホト
レジスト膜１０４をイオン打込み用マスクとして
用いて、Ｎ−MOSの形成されるSi基板１０１表
面にＰ型不純物をイオン打込み法によつて導入す
る。Ｐ型不純物は例えばボロンが使用される。打
込みエネルギーは30keVでイオンのドーズ量は
4.5×10¹¹原子／cm²が好ましい。

（第２導体層被着工程）すべてのMOSのゲート電極並びに配線層とし
て使用するために第２導体層１１３をSi基板１０
１上全面に形成する。すなわち、第１０Ｎ図に示
すように第２導体層１１３として例えば多結晶シ
リコン層をCVD法によりSi基板１０１上全面に
形成する。この多結晶シリコン層１１３の厚さは
約3500Å程度である。つづいて、抵抗値を小さく
するため、この多結晶シリコン層１１３中に拡散
法によりＮ型不純物、例えばリンを導入する。こ
の結果、多結晶シリコン層１１３の抵抗値は約
10Ω／□となる。

（第２導体層の選択除去工程）第２導体層すなわち第２多結晶シリコン層１１
３を所定の電極あるいは配線形状にするためにホ
トエツチング法によつて選択的に除去する。つま
り、第１００図に示すようにホトエツチング後の
シリコン層１１３は第９Ｄ図で示したワード線
WL_1-1〜WL_1-6、ダミーワード線DWL_1-1，
DWL_1-2、制御信号線_dc-L1，_dc-L2を形成する。
さらに露出した第２ゲートSiO₂膜１０９を除去
し、Si基板１０１及びＮ型ウエル１００の表面を
露出する。

（表面酸化工程） MOSのソース領域並びにドレイン領域を形成
すべき表面が汚染されないようにするため、第１
０Ｐ図に示すように露出したSi基板１０１及びＮ
型ウエル１００の表面にその表面の熱酸化によつ
て厚さ100ÅのSiO₂膜１１５を形成する。SiO₂膜
１１５の形成と同時に第２多結晶シリコンから成
るワード線WL_1-1〜WL_1-6、ダミーワード線
DWL_1-1，DWL_1-2、制御信号線_dc-L1，_dc-L2、
相補型MOSのゲート電極の表面も酸化され、そ
の結果それらの表面に厚さ約300ÅのSiO₂膜１１
６が第１０Ｐ図に示すように形成される。

（ソース・ドレイン領域形成工程）まず、Ｎ−MOSのソース・ドレイン領域をSi
基板１０１内に選択的に形成するために第１０Ｑ
図に示すようにＮ型ウエル１００上にイオン打込
用マスク、例えばCVDSiO₂膜１１９が形成され、
CVDSiO₂膜１１９がない領域のSiO₂膜１１５を
通してＮ型不純物、例えばヒ素をSi基板１０１内
に導入する。このＮ型不純物の導入法としてはイ
オン打込みが好ましい。例えばヒ素イオンが打込
みエネルギー80keVでSi基板１０１内に打込まれ
る。このときのイオンのドーズ量は１×10¹⁶原
子／cm²である。つづいて熱処理を行ない、イオン
打込みされたヒ素不純物は引き伸し拡散され、所
定の深さを有するN⁺型半導体領域１２０，１２
１が形成される。これらN⁺型半導体領域１２０，
１２１がソース・ドレイン領域となる。

次にＰ−MOSのソース・ドレイン領域をＮ型
ウエル１００内に選択的に形成するために第１０
Ｒ図に示すようにＮ型ウエル１００上以外のSi基
板１０１上にイオン打込用マスク、例えば
CVDSiO₂膜１１９が形成され、Ｎ型ウエル１０
０上のSiO₂膜１１５を通してＰ型不純物、例え
ばボロンをイオン打込法によりＮ型ウエル内に導
入する。例えばボロンイオンが打込みエネルギー
80keVでＮ型ウエル内に打込まれる。このときの
イオンのドーズ量は３×10¹⁵原子／cm²である。

つづいて熱処理を行ない、イオン打込みされた
ボロン不純物は引き伸し拡散され、所定の深さを
有するP⁺型半導体領域１２２〜１２７が形成さ
れる。

これらP⁺型半導体領域１２２〜１２７がソー
ス、ドレイン領域となる。

なお、Ｐ−MOSのソース・ドレインをＮ型
MISFETのソース・ドレインより後で形成する
理由は上記熱処理工程を１回だけにしてボロンが
必要以上に拡散するこを防ぐためである。

（コンタクトホール形成工程(1)）第１導体層すなわち第１多結晶シリコン層１０
８と後で述べる第３導体層との接続用コンタクト
ホールをSiO₂膜１１０に形成する。すなわち、
第１０Ｓ図に示すようにコンタクトホールCH₁₀₁
をホトレジスト膜（図示せず）をマスクとして
SiO₂膜１１０中に選択的に形成する。なお、こ
のコンタクトホールCH₁₀₁は第９Ａ図に示したコ
ンタクトホールCH₀に対応している。

第１多結晶シリコン層１０８と第３導体層との
接続用コンタクトホールCH₁₀₁のみを形成する理
由は以下の通りである。すなわち、前記したよう
に第１多結晶シリコン層１０８の表面に形成され
たSiO₂膜１１０の厚さは300Åである。一方、Si
基板１０１及びＮ型ウエル１００の表面に形成さ
れたSiO₂膜１１５の厚さ100Åである。従つて、
これらのSiO₂膜１１０，１１５を同時にエツチ
ングすると第１多結晶シリコン層１０８が完全に
露出するまでにSiO₂膜１１５がオーバーエツチ
されてしまう危険がある。

これを防止するために上述したようにコンタク
トホールCH₁₀₁は独立に形成される。

（コンタクトホール形成工程(2)）ソース・ドレイン領域と第２導体層との接続用
コンタクトホールをSiO₂膜１１５に形成する。
すなわち、所定のマスクを用いてSiO₂膜１１５
の選択的エツチングにより第１０Ｔ図に示すよう
にコンタクトホールCH₁₀₂〜CH₁₀₇を形成する。

上記マスクはコンタクトホールCH₁₀₁に対応す
る部分にも開口を有しているが、コンタクトホー
ルCH₁₀₁におけるSiO₂膜１１０のオーバーエツチ
は実際問題とならない。

なお、コンタクトホールCH₁₀₂は第９Ａ図のコ
ンタクトホールCH₁に対応している。

（層間絶縁膜形成工程） Si基板１０１上全面に層間絶縁膜を形成する。
すなわち、第１０Ｕ図に示すように層間絶縁膜１
１８、例えば厚さ約8000Åのリン・シリケート・
ガラス（PSG）膜をSi基板１０１上全面に形成す
る。このPSG膜１１８はMOSの特性に影響を与
えるナトリウムイオンのゲツターを兼ねている。

（コンタクトホール形成工程(3)）第２多結晶シリコン層と第３導体層との間およ
びソース・ドレイン領域と第３導体層との間を接
続するためにPSG膜１１８にコンタクトホール
を形成する。

すなわち、第１０Ｖ図に示すようにPSG膜１
１８を選択的にエツチし、コンタクトホール
CH₁₀₁〜CH₁₀₇を形成する。このコンタクトホー
ルCH₁₀₁〜CH₁₀₇を形成する際に使用されるマス
クは前記コンタクトホール形成工程(2)でコンタク
トホールCH₁₀₁〜CH₁₀₇を形成するために使用さ
れたマスクと同じものが使用される。つづいて、
PSG膜１１８の平坦化を計るために約1000℃の
温度でPAG膜１１８を熱処理する。

ところで、上記コンタクトホール形成工程(2)で
説明したSiO₂膜１１５に対するコンタクトホー
ル形成はPSG膜１１８に対するコンタクトホー
ル形成と同時に達成することも可能である。しか
しながら、SiO₂膜１１５に対するコンタクトホ
ールが完成される間にPSG膜１１８もエツチさ
れてしまう。すなわち、PSG膜１１８のオーバ
ーエツチが生じる。従つて、このオーバーエツチ
を防止するために上述したようにPSG膜１１８
に対するコンタクトホール形成とSiO₂膜１１５
に対するコンタクトホール形成は別々に行なうこ
とが好ましい。

（第３導体層形成工程）第９Ａ図に示した電源供給線V_SS-L、データ線
DL_1-1，_1-1，DL_1-2，_1-2を形成するため
に、まずSi基板１０１上全面に第３の導体層、例
えば厚さ12000Åのアルミニウム層を形成する。
つづいて、このアルミニウム層を選択的にエツチ
し、第１０Ｗ図に示すように電源供給線V_SS-L、
データ線DL_1-1および配線層１２７を形成する。

【図面の簡単な説明】

第１図はダイナミツクメモリシステム図、第２
図はＤ−RAMブロツクダイアグラム、第３図は
Ｄ−RAMのタイミングダイアグラム、第４Ａ図
は本発明の一実施例のＤ−RAMブロツクダイア
グラム、第４Ｂ図は本発明の一実施例のＤ−
RAMタイミングダイアグラム、第４Ｃ図は本発
明の他の実施例のＤ−RAMブロツクダイアグラ
ム、第４Ｄ図は本発明の他の実施例のＤ−RAM
タイミングダイアグラム、第４Ｅ図は本発明の他
の実施例のＤ−RAMブロツクダイアグラム、第
５Ａ図は２マツト方式64KD−RAMの回路構成
図、第５Ｂ図は２マツト方式64KD−RAMタイ
ミングダイアグラム、第６図は２マツト方式Ｄ−
RAMICレイアウトパターン図、第７Ａ図、第７
Ｂ図は２マツト方式Ｄ−RAMICレイアウトパタ
ーン部分図、第８Ａ図はメモリセルの素子構造
図、第８Ｂ図はダミーセルの素子構造図、第９Ａ
図はメモリアレイのレイアウトパターン図、第９
Ｂ図はフイールド絶縁膜のパターン図、第９Ｃ図
は記憶用キヤパシタC_Sの電極パターン図、第９Ｄ
図はメモリアレイ及びダミーアレイのレイアウト
パターン図、第１０Ａ図〜第１０Ｚ図はＣ−
MOSダイナミツクRAMの製造プロセス図であ
る。 SA₁，SA₂……センスアンプ、PC……プリチヤ
ージ回路、CDL，……コモンデータ線、Ｍ
−CEL……メモリセル、Ｄ−CEL……ダミーセ
ル、MA……メインアンプ、MS……メモリ起動
信号、nk……nkビツト集積回路、X₁……メモリ
アレイ形成部、X₂……CMOS形成部、CH……コ
ンタクトホール、V_CC-L……ウエル電源供給ライ
ン、V_SS-L……接地電圧供給線、DL，……デ
ータ線、WL……ワード線、REFGRNT……リ
フレツシユ指示信号、REFREQ……リフレツシ
ユ要求信号、……ライトイネーブル信号、
CS₁〜CS_n……チツプ選択制御信号、１００……
Ｎ型ウエル領域、２，１０５……フイールド絶縁
膜、３……ゲート絶縁膜、６……第１多結晶シリ
コン層、７……Ｐ型表面反転層、８，１７，１
８，１１４……第２多結晶シリコン層、９，１１
８……PSG層、１０，１９，１２７……アルミ
ニウム層、４，５，１１，１２，１４……P⁺型
半導体領域、１１６……SiO₂膜。

Claims

【特許請求の範囲】１複数のデータ線対と、それぞれデータ線対の
両方に交差するようにされた複数のワード線と、
それぞれ情報保持用のキヤパシタと該キヤパシタ
をデータ線に結合せしめるスイツチ用FETとか
らなる複数のメモリセルとを有するメモリアレイ
と、上記データ線対にあらわれる信号量の差を増
幅するように正帰還動作する差動アンプと、上記
差動アンプの動作を制御する制御手段と、プリチ
ヤージ回路とを備えてなる半導体メモリであつ
て、上記メモリセルの上記スイツチ用FETは、
上記キヤパシタに情報が書き込まれるとき上記キ
ヤパシタに結合された電極がドレイン電極として
作用するようにそのチヤンネル導電型が決定され
てなることを特徴とする半導体メモリ。２上記プリチヤージ回路は、上記正帰還動作が
開始される前において各データ線対をメモリセル
に記憶される２値情報の中間の電位にせしめるよ
うに構成されてなることを特徴とする特許請求の
範囲第１項記載の半導体メモリ。３上記差動アンプは、第１差動アンプと第２差
動アンプからなり、第１差動アンプは第1Pチヤ
ンネルFETと第2PチヤンネルFETから構成され
るとともに、上記第1PチヤンネルFETのゲート
は上記第2PチヤンネルFETのドレインに接続さ
れ、かつ上記第2PチヤンネルFETのゲートは上
記第1PチヤンネルFETのドレインに接続され、
上記第１、第2PチヤンネルFETのソースは共通
接続される構成とし、上記第２差動アンプは第
1NチヤンネルFETと第2NチヤンネルFETから
構成されるとともに、上記第1NチヤンネルFET
のゲートは上記第2NチヤンネルFETのドレイン
に接続され、かつ上記第2NチヤンネルFETのゲ
ートは上記第1NチヤンネルFETのドレインに接
続され、上記第１、第2NチヤンネルFETのソー
スは共通接続される構成とし、上記第1Pチヤン
ネルFETのドレイン及び上記第1Nチヤンネル
FETのドレインは上記データ線対の一方に結合
され、上記第2PチヤンネルFETのドレイン及び
上記第2NチヤンネルFETのドレインは上記デー
タ線対の他方に結合されてなり、上記制御手段は第１電源電圧が供給される第１
電源端子と上記第１、第2PチヤンネルFETのソ
ースとの間に設けられた第3PチヤンネルFETか
らなる第１制御手段と、上記第１電源電圧より低
い第２電源電圧が供給される第２電源端子と上記
第１、第2NチヤンネルFETのソースとの間に設
けられた第3NチヤンネルFETを少なくとも備え
てなる第２制御手段とを有することを特徴とする
特許請求の範囲第１項又は第２項記載の半導体メ
モリ。