KR19990077883A - 표준 ｃｍｏｓ 더블-폴리 코어에 장착된 고전압 스플릿 게이트 ｍｏｓ 트랜지스터 - Google Patents

표준 ｃｍｏｓ 더블-폴리 코어에 장착된 고전압 스플릿 게이트 ｍｏｓ 트랜지스터 Download PDF

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Abstract

스플릿-게이트 MOS 트랜지스터는 부분적으로 오버랩된 2 개의 분리된 게이트를 포함하여, 드레인-채널 계면 영역 부근의 전기장을 감소시킴으로써, 증가된 게이트-다이오드 항복전압을 갖는다.

Description

표준 ＣＭＯＳ 더블-폴리 코어에 장착된 고전압 스플릿 게이트 ＭＯＳ 트랜지스터{HIGH VOLTAGE SPLIT GATE MOS TRANSISTOR BUILT IN STANDARD CMOS DOUBLE-POLY CORE}
많은 집적회로(IC)는 작동하는데 고전압이 필요하다. 그러한 IC 는 EPROM, EEPROM 및 플래쉬-EPROM 을 포함하는 소위 비휘발성 메모리 IC 이다. 비휘발성 메모리 IC 에 있어서, 데이터의 저장에 사용되는 메모리 트랜지스터를 프로그램하거나 혹은 삭제하기 위해서는 내부적으로 생성되거나 외부에서 제공되는 고전압이 필요하다.
최근에는, 최근까지는 수개의 상이한 IC 가 필요했던 상이한 종류의 기능들을 집적해야할 필요성이 제기되어 왔다. 수개의 IC 에 의해 수행되는 기능들을 단일 IC 에 병합하는 데는, 상이한 바이어스 조건하에서 작동할 수 있는 새로운 트랜지스터 구조의 개발이 필요하다. 다양한 아날로그 및 디지탈 기능들을 수행하는 회로 뿐만 아니라 메모리 트랜지스터 및 보조회로등의 양 비휘발성 메모리 장치를 포함하는 IC 는 현재 시장에서 얻을 수 있다. 또한, 차세대 IC 는 매입형 플래쉬-EPROM 을 사용하여, 동일한 IC 내에 형성된 프로그램 가능한 논리 디바이스를 프로그램하거나 혹은 삭제한다.
대부분의 그러한 IC 에 있어서, 메모리 트랜지스터로 고전압을 전송하는 경로에 1 개 혹은 그 이상의 p-채널 혹은 n-채널 MOS 트랜지스터가 일반적으로 위치한다. MOS 트랜지스터는 고전압 경로에 사용되어, 프로그래밍/삭제 사이클 동안, 상기 고전압을 상기 메모리 트랜지스터로 통과시키거나 상기 고전압이 상기 메모리 트랜지스터로 인가되는 것을 억제한다. n-채널 MOS 트랜지스터를 사용하여 양의 고전압이 메모리 트랜지스터에 인가되는 것을 억제할 경우에는, 게이트-다이오드(gated-diode) 항복영역에는 진입하지 않으면서, 그 드레인 단자에 인가되는 고전압을 견딜 수 있어야만 한다.
도 1 은 n-채널 MOS 트랜지스터(10)를 사용하여 그 드레인 단자(24)에 인가되는 고전압(30)을 차단하는 경우에, 상기 n-채널 MOS 트랜지스터에 적용되는 바이어스 조건을 도시한다. 도 1 로부터 알 수 있듯이, 상기 트랜지스터 드레인 단자(24)에는 고전압(30)이 인가되고, 트랜지스터(10)의 게이트 단자(22) 및 소오스 단자(26)는 접지에 접속된다.
트랜지스터(10)가 게이트-다이오드 항복영역에 진입하는 것을 방지하기 위해, 드레인(14)과 채널(18)사이의 계면 부근의 전기장이 감소되어야만 한다.
드레인-채널 계면 부근의 전기장을 감소시키는 한가지 방법은, 게이트(12)의 전위를 높이는 것이다. 예를 들어, 도 2a 에서는 전압원(40)을 이용하여 게이트 단자(22)의 전위를 높인다. 도 2b 는 n-채널 MOS 트랜지스터(10) 게이트-소오스 전압(Vgs)의 증가가 트랜지스터 게이트-다이오드 항복전압 특성에 미치는 영향을 도해한다. 도 2b 에 있어서, x 축은 드레인-소오스 전압(Vds)을 나타내고, y 축은 드레인 단자(24)를 통해 흐르는 드레인 전류(Ids)를 나타낸다. 드레인 전압에 대한 드레인 전류의 그래프가 도 2b 에 도시되었으며, 각 그래프는 상이한 게이트-소오스 전압(Vgs)을 나타낸다. 도 2b 로부터 알 수 있듯이, 게이트-소오스 전압(Vgs)의 크기가 증가함에 따라, 게이트-다이오드 항복전압(BV)의 크기 또한 증가한다. 즉, BV3 의 크기는 BV2 보다 크다. 그러나, 게이트-소오스 전압(Vgs)의 증가는 트랜지스터(10)를 턴온시키고, 트랜지스터(10)가 고전압 스위치 디바이스로서 작동할 수 없도록 한다.
종래의 p-채널 혹은 n-채널 MOS 트랜지스터가 고전압에 장시간 노출되면, 다른 바람직하지 못한 결과를 얻는다. 가장 주목할 만한 것은, 드레인에 인접한 트랜지스터 채널 영역에서의 고 전기장으로 인해, 전자가 채널로부터 게이트 산화물로 주입된다. 일반적으로 "열전자 효과"로 알려진 이 현상은, 트랜지스터 성능의 저하 및 신뢰성의 저하와 같은 많은 장기적인 문제점을 일으킨다. 상기 고전압으로 인한 문제점들은 트랜지스터의 크기가 작아짐에 따라 보다 현저해진다.
게이트-다이오드 항복전압을 증가시키고 열전자 효과를 경감하기 위해 드레인-채널 계면 부근의 고 전기장을 감소시키는 기술은, 드레인의 도펀트 농도를 조절하여, 상기 드레인-채널 계면에서 보다 완만하고 감소된 도핑농도를 만든다. 상기 기술분야에서 널리 공지된 그러한 기술중의 두가지는, LDD(Lightly Doped Drain) 및 DDD(Double Diffused Drain)이다.
도 3 은 LDD 영역(12)을 포함하는 종래의 MOS 트랜지스터(30)를 도시하며, 1988 년 McGraw-Hill International 에 의해 발행된 S.M. Sze 의 "VLSI TECHNOLOGY", p 482-483 에 기재되어 있다. n-LDD 영역(12)에서의 도펀트 농도는 n+영역(14)의 도펀트 농도보다 수 차수(order) 낮다. 드레인-채널 계면 부근에서의 도펀트 농도의 감소에 기인하는 드레인-채널 영역(혹은 소오스-채널 영역) 부근에서의 전기장의 감소는, 트랜지스터(30)의 게이트-다이오드 항복전압의 증가로 귀결된다.
상기 트랜지스터(30)의 단점은, LDD 영역(12)을 형성하기 위해서는 추가적인 마그킹 및 주입 단계가 필요하다는 것이다.
도 4 는 전기장을 감소시킴으로써 게이트-다이오드 항복전압을 증가시키는 DDD 를 포함하는 트랜지스터(40)를 도시하며, 이는 하켄(Haken) 등에 의해 발행된 제 4,851,360 호 미국특허에 기재되어 있다. 도 4 에 도시된 바와 같이, 트랜지스터(40)의 소오스 및 드레인 영역 양자는 두개의 확산영역(14 및 18)을 포함한다. 더블 확산영역(14 및 18)을 형성하기 위해서는, 제 1 마스크를 이용하여 영역(14)에 인을 주입한다. 그후, 동일한 마스크를 이용하여, 동일한 영역에 비소를 주입하고 이어서 트랜지스터(40)를 어닐링한다. 인 원자가 비소 원자보다 확산성이 크기 때문에, 어닐링 공정 동안 인이 측면으로 확산하여, 인접 영역(14)이 갖는 도펀트 농도보다 낮은 도펀트 농도를 갖는 영역(18)을 형성한다.
상기 트랜지스터(40)의 단점은, DDD 영역(14)이 소오스/드레인 접합 커패시턴스를 증가시킨다는 것이다. 소오스/드레인 접합 커패시턴스의 증가때문에 RC 시간상수가 증가하여, 전파지연(propagation delays)이 길어지고 상기 트랜지스터(40)를 사용하는 회로의 성능이 느려진다.
상기 트랜지스터(40)의 또 다른 단점은, DDD 영역(14)을 형성하기 위해서는, 추가적인 주입단계가 필요하다는 것이다.
본 발명에 따르면, 고전압 스플릿 게이트 MOS 트랜지스터는, 드레인-채널 계면영역 부근에서 감소된 전기장을 가지며 그로인해 증가된 게이트-다이오드 항복전압을 갖는다. 상기 스플릿 게이트 트랜지스터는, 부분적으로 오버랩된 2 개의 분리된 게이트를 포함한다. 제 1 게이트는 소오스 영역과 부분적으로 오버랩되고, 채널영역의 바로 위에 위치한 영역내 채널의 일부분을 따라 연장된다. 제 2 게이트는 드레인 영역과 부분적으로 오버랩되며, 상기 채널영역의 남은 부분을 따라 연장된다.
상기 고전압 스플릿 게이트 MOS 트랜지스터는, 표준 더블-폴리 제조공정으로 제조되면, 추가의 제조공정 단계가 필요하지 않다.
도 1 은 드레인 단자에 인가되는 고전압을 차단하기 위해 구성된 n-채널 MOS 트랜지스터를 도시한다.
도 2a 는 양 전압원에 접속된 게이트 및 드레인 단자를 가지며, 접지된 소오스 및 기판을 갖는 n-채널 MOS 트랜지스터를 도시한다.
도 2b 는 도 2a 의 n-채널 MOS 트랜지스터의 게이트-소오스 전압 증가가 트랜지스터 게이트-다이오드 항복전압 특성에 미치는 영향을 도시한다.
도 3 은 LDD 를 포함하는 종래의 n-채널 MOS 트랜지스터 를 도시한다.
도 4 는 DDD 를 포함하는 종래의 n-채널 MOS 트랜지스터 를 도시한다.
도 5 는 본 발명에 따른 고전압 n-채널 MOS 스플릿 게이트 트랜지스터를 도시한다.
도 6 은 본 발명에 따른 고전압 p-채널 MOS 스플릿 게이트 트랜지스터를 도시한다.
도 7 은 드레인 단자로 인가되는 고전압을 차단하기 위해 구성된 n-채널 MOS 스플릿 게이트 트랜지스터를 도시한다.
도 8 은 드레인 단자로 인가되는 고전압을 통과시키기 위해 구성된 n-채널 MOS 스플릿 게이트 트랜지스터를 도시한다.
*도면의주요부분에대한부호의설명*
102 : 소오스
104 : 드레인
108 : 게이트 산화물
114 : 제 1 채널 영역
116 : 제 2 채널 영역
110, 112 : 제 1 및 제 2 폴리실리콘 게이트
138 : 오버랩 영역
도 5 에 도시된 바와 같이, 본 발명에 따른 고전압 n-채널 MOS 스플릿 게이트 트랜지스터(100)는, n 형 소오스(102), n 형 드레인(104), p 형 기판(106), 게이트 산화물(108), 제 1 채널영역(114), 제 2 채널영역(116), 제 1 폴리실리콘 게이트(110) 및 제 2 폴리실리콘 게이트(112)를 포함한다. 폴리실리콘 게이트(110 및 112)들은 서로 부분적으로 오버랩되어 오버랩 영역(138)을 형성하며, 상기 오버랩 영역은 SiO2등의 유전물질로 충진된다. 폴리실리콘(112)의 하부표면과 폴리실리콘(110)의 상부표면에 의해 구획되는 오버랩 영역(138)은, 필요할 때, 소오스(102)와 드레인(104) 사이에 연속적인 채널이 확실히 형성되도록 한다.
표준 더블-폴리 비휘발성 메모리 집적회로 제조공정을 이용하여 트랜지스터(100)를 제조하면 추가적인 공정단계가 필요없다. 표준 더블-폴리 비휘발성 메모리 집적회로 제조공정으로 제 1 및 제 2 폴리실리콘층을 증착한 후에, 폴리실리콘 게이트(110 및 112)을 각각 형성하고 패터닝한다. 따라서, 상기 트랜지스터(100)는 비휘발성 IC 에 있어서 고전압 스위치용으로 이상적으로 적합하다.
도 6 은 본 발명에 따른 고전압 PMOS 스플릿 게이트 트랜지스터(200)를 도시한다. 상기 PMOS 트랜지스터(200)는, p 형 소오스(102), p 형 드레인(104), n 형 기판(106), 게이트 산화물(108), 제 1 채널영역(114), 제 2 채널영역(116), 제 1 폴리실리콘 게이트(110) 및 제 2 폴리실리콘 게이트(112)를 포함한다. 폴리실리콘 게이트(110 및 112)는 부분적으로 서로 오버랩되어, 폴리실리콘(112)의 하부표면과 폴리실리콘(110)의 상부표면으로 구획되는 오버랩 영역(138)을 형성하며, 상기 오버랩 영역은 SiO2등의 유전물질로 충진된다. 이후의 설명은 n-채널 및 p-채널 고전압 MOS 스플릿 게이트 트랜지스터(100) 양자에 동일하게 적용할 수 있으며, n-채널 트랜지스터의 작동만을 설명하였다.
도 7 은, 프로그래밍 사이클 중에 프로그램 되지 않는 메모리 트랜지스터(도시 않음)의 고전압 경로, 예를 들어 프로그래밍 경로에 트랜지스터(100)가 위치할 때, 상기 메모리 트랜지스터에 고전압이 인가되는 것을 트랜지스터(100)가 차단할 필요가 있을 경우, 트랜지스터(100)에 인가되는 전압들을 도시한다. 고전압을 차단하기 위해 전압들을 배치할 때, 트랜지스터(100)의 여러 단자에 인가되는 일반적인 전압은 다음과 같다. 전압원(150)(일반적으로 12 V)이 드레인 단자(118)에 인가되고, 전압원(170)(일반적으로 0 V)이 소오스 단자(122), 기판 단자(130) 및 제 1 게이트 단자(134)에 인가되고, 전압원(160)(일반적으로 5 V)이 제 2 게이트 단자(136)에 인가된다. 트랜지스터(100)에 인가되는 상기의 바이어스 전압은 종래기술에서 게이트-다이오드 배치 모드로 널리 공지된 것이다.
도 7 에 도시된 바와 같이, 트랜지스터(100)는, 상기 게이트-다이오드에 항복현상이 일어나지 않도록 하면서, 고전압(150)이 드레인 단자(118)에 인가되는 것을 차단한다. 게이트 단자(136)에 인가되는 전압원(160)때문에 채널 영역(114)이 반전(invert)되어, 드레인-채널 계면 영역 부근의 전기장이 감소된다. 결과적으로, 게이트-다이오드 항복전압이 증가하며, 이는 트랜지스터(100)가 게이트-다이오드 항복 영역에 진입하지 않고 고전압(150)을 유지할 수 있게한다. 또한, 게이트(110)가 0 V 로 유지되기 때문에, 채널영역(116)은 반전되지 않고 남아있으며, 트랜지스터(100)을 오프상태로 유지시킨다.
도 8 은, 프로그래밍 사이클 중에 프로그램 되는 메모리 트랜지스터(도시 않음)의 고전압 경로, 예를 들어 프로그래밍 경로에 트랜지스터(100)가 위치할 때, 트랜지스터(100)가 고전압을 상기 메모리 트랜지스터로 통과시킬 필요가 있을 경우, 트랜지스터(100)에 인가되는 전압들을 도시한다. 도 8 로부터 알 수 있듯이, 고전압이 통과하는 디바이스로서 작동할 때, 트랜지스터(100)의 여러 단자에 인가되는 전압은 다음과 같다. 전압원(150)(일반적으로 12 V)이 드레인 단자(118)와 제 1 및 제 2 게이트 단자(134 및 136)에 인가되고, 전압원(170)(일반적으로 0 V)이 기판 단자(130)에 인가된다. 소오스 단자(122)는, 고전압을 메모리 트랜지스터(도시 않음)로 전달하는 회로에 접속된다.
도 8 에 도시된 바와 같이, 트랜지스터(100)는 일반적인 활성 모드로 작동하도록 구성된다. 게이트단자(134 및 136)에 인가되는 전압원(150)은 채널영역(114 및 116)을 반전시킴으로써, 트랜지스터의 소오스와 드레인 단자들 사이에 도전 경로를 형성한다. 이렇게 구성된 트랜지스터(100)는 고전압원(150)을 드레인 단자(118)로부터 소오드 단자(122)로 통과시킨다.
상기 스플릿-게이트 MOS 트랜지스터는, 표준 더블-폴리 CMOS 공정을 이용하여 제조될 때, 추가 공정을 필요로하지 않고, 그 드레인-채널 계면영역 부근의 전기장을 감소시킨다. 따라서, 추가비용을 들이지 않고 제조된다. 상기 전기장의 감소는, 트랜지스터가 고전압 스위칭 디바이스로 사용될 때, 트랜지스터가 게이트-다이오드 항복영역에 진입하는 것을 방지한다.
상기 스플릿-게이트 MOS 트랜지스터는 열전자로 인한 효과를 최소화하고, 결과적으로 성능저하를 없애고 신뢰성을 개선한다.

Claims (4)

  1. 소오스 영역,
    드레인 영역,
    상기 소오스 및 드레인 영역을 분리하는 채널 영역을 정의하는 기판 영역,
    상기 소오스 영역의 일부분과 오버랩되고, 상기 채널 영역의 일부분을 따라 연장되는 제 1 게이트,
    상기 드레인 영역의 일부분과 오버랩되고, 상기 채널 영역의 남아있는 일부분을 따라 연장되며, 상기 제 1 게이트와 부분적으로 오버랩되는 제 2 게이트, 및
    상기 게이트들을 서로 분리하고 상기 기판으로부터 분리하는 유전물질을 구비하는 것을 특징으로 하는 스플릿-게이트 MOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트가 폴리실리콘으로 형성되는 것을 특징으로 하는 MOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트 사이의 오버랩 영역이, 상기 제 1 게이트 위에 위치하는 상기 제 2 게이트부로써 정의되는 것을 특징으로 하는 MOS 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 2 게이트 하부의 상기 채널 영역이 항상 반전된 상태로 남아있는 것을 특징으로 하는 MOS 트랜지스터.
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