JPH10335502A - 読み出し専用メモリ、不揮発性メモリ、メモリセル、メモリセルのプログラミング方法及びメモリセル成形方法 - Google Patents

読み出し専用メモリ、不揮発性メモリ、メモリセル、メモリセルのプログラミング方法及びメモリセル成形方法

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JPH10335502A
JPH10335502A JP11604098A JP11604098A JPH10335502A JP H10335502 A JPH10335502 A JP H10335502A JP 11604098 A JP11604098 A JP 11604098A JP 11604098 A JP11604098 A JP 11604098A JP H10335502 A JPH10335502 A JP H10335502A
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memory
well
transistor
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Ting-Wah Wong
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Abstract

(57)【要約】 【課題】 電気的に消去可能でプログラム可能な小型の
不揮発性メモリを提供する。 【解決手段】 本発明が提供する不揮発性メモリは、上
張りのコントロールゲートを備える必要がなく、半導体
基板３８に埋め込まれたＰ型井戸３４内に形成される。
その結果、通常の論理処理技術を、不揮発性メモリセル
を形成するために使用してよい。基板の熱い電子注入が
使用されるとともに、そのエミッタ（拡散領域２５）が
電荷インジェクタとして作用する横向きのバイポーラト
ランジスタ６２が形成されるので、プログラミング効率
が改善され、必要なプログラミング電圧および電流が、
他の装置で使用される比較的高電圧および高電流よりも
減少される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に消去可能
でかつプログラム可能な、読み出し専用メモリ、不揮発
性メモリ、不揮発性メモリ、メモリセル、メモリセルの
プログラミング方法及びメモリセル成形方法に関する。
【０００２】
【従来の技術】不揮発性メモリは、それに対する電力が
切られても、そこに記憶された情報を保持するという利
点がある。消去可能でプログラム可能なＲＯＭ（ＥＰＲ
ＯＭ（erasable programmable read only memory））、
電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲ
ＯＭ（electrically erasable and programmable reado
nly memory)）、およびフラッシュＥＥＰＲＯＭメモリ
（flash EEPROM memory）などの、いくつかの異ったタ
イプの不揮発性メモリが存在する。ＥＰＲＯＭは、光を
当てることによって消去可能であるが、浮動ゲートにチ
ャネル電子を注入させることによって電気的にプログラ
ム可能である。従来のＥＥＰＲＯＭは、同一のプログラ
ム可能機能を有するが、光によって消去し得る代りに、
電子トンネル現象によって消去およびプログラムされ
る。これによって、情報をこれらのメモリに記憶すれ
ば、その情報が電源が切られたときにも保持され、必要
ならば、適当な技術を使用してメモリを再プログラムす
るために消去が可能である。フラッシュＥＥＰＲＯＭ
は、ブロック消去され、一般的に通常のＥＥＰＲＯＭよ
りもより良い読み出しアクセス時間を与える。
【０００３】最近では、フラッシュメモリは可成りの人
気がある。例えば、フラッシュメモリは、速い更新が必
要とされるコードを記憶するのが望ましいとされる小型
制御装置、モデム、およびＳＭＡＲＴカードなどのため
の、オン−チップメモリを提供する際によく利用され
る。
【０００４】
【発明が解決しようとする課題】フラッシュメモリおよ
びＥＥＰＲＯＭは、密接に関係しているものの、多くの
場合、フラッシュメモリの方が好まれる。その理由は、
フラッシュメモリの方がセルがより小さく、より経済的
に製造することができるためである。しかしながら、フ
ラッシュメモリおよびＥＥＰＲＯＭは、しばしば非常に
類似したセル特性を有する。
【０００５】不揮発性メモリのセルは、小型制御装置な
どの、メモリセルで作動する論理デバイスと呼ばれる電
子的構成要素に一般的に使用されるトランジスタとは多
くの点において異っている。論理デバイスは、単一のゲ
ート電極を使用するトランジスタから構成される。不揮
発性メモリは通常、コントロール電極および浮動ゲート
電極と呼ばれる、２つのゲート電極を含んでいる。一つ
の電極は他の電極の上に位置する。この構造上の相違か
ら、不揮発性メモリと論理デバイスは異る処理によって
製作される。このため、処理の複雑さや製造コストが相
当に増大することもある。
【０００６】特にＥＥＰＲＯＭにおいては、通常、セル
を電気的にプログラムするには、セルに印加される相当
の電位が必要とされる。これらの電位によって、Ｎ+ 領
域から浮動ゲートへの電子のトンネル現象が誘導され
る。また通常のトランジスタ動作で必要とされるよりも
相当に大きな電圧をメモリセルに与えなければならない
という必要性から複雑さが増すこともある。
【０００７】産業において論理メモリおよび不揮発性メ
モリのための別々の加工技術の必要性が受け入れられる
ようになるとともに、当該産業における人々によって、
ＥＥＰＲＯＭをプログラムするには十分な電圧が必要で
あり、フラッシュＥＥＰＲＯＭをプログラムするには十
分な電流が必要であることが認められるようになった。
しかし、特別な加工技術の必要性、あるいは、比較的よ
り高いプログラム電圧やより高い電流の必要性のない、
電気的に消去可能でプログラム可能な不揮発性メモリに
対する相当な要求がなお存在する。
【０００８】さらに、従来のフラッシュＥＥＰＲＯＭに
おいては、通常、セルを電気的にプログラムするにはセ
ルに印加される高い電流が必要とされる。この電流の比
較的わずかな量がドレイン空乏層領域から浮動ゲートに
注入されることとなる。それゆえ、注入効率（たとえ
ば、１０-6〜１０-9）が比較的低い。高電流が必要とさ
れるが、低電圧において動作する高電流ポンプを設計を
しなければならないために、複雑さが増す。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決し得る電気的に消去可能でプログラム可能な読み出し
専用メモリを提供する。この読み出し専用メモリは、浮
動ゲート電極と、チャネルと、ソースおよびドレインと
を有する検出セル（sensing cell）を備える。バイポー
ラトランジスタは、チャネル空乏層領域を介して浮動ゲ
ート電極に基板の熱い電子（hot electron）を注入する
ことによって浮動ゲート電極をプログラムするための電
子を供給するのに用いられる。バイポーラトランジスタ
は、そのコレクタが検出セルのチャネルのバイアスされ
た空乏層領域でもあるように構成される。
【００１０】その他に、本発明は、上記課題を解決し得
る不揮発性メモリを提供する。この不揮発性メモリは、
第１の導電型を有する半導体層を備える。第１の導電型
とは正反対の第２の導電型の第１の井戸（well）が、そ
の半導体層内に形成される。第１の井戸は、Ｖss、また
はそれよりもさらに正の電位にバイアスされたＮ型井戸
（N-well）である。第１の導電型を有する第２の井戸
が、第１の井戸内に埋め込まれる。第１の導電型を有す
る第２の井戸は負にバイアスされたＰ型井戸（P-well）
である。メモリセルはこの第２の井戸内に形成される。
セルは、浮動ゲート、ソースおよびドレインを有する。
ソースおよびドレインは第２の導電型のものである。
【００１１】さらにその他に、本発明は、上記課題を解
決し得るメモリセルを提供する。このメモリセルは、Ｎ
型井戸を有する半導体層を備える。Ｐ型井戸がそのＮ型
井戸内に形成される。センストランジスタは、浮動ゲー
トと、基板内に電子を注入するように配置されたバイポ
ーラトランジスタとを有する。注入された（ポンプ）電
子はセンストランジスタのチャネル下の電界によって加
速され、浮動ゲートに注入されることが可能である。
【００１２】また、本発明は、上記課題を解決し得る、
メモリセルをプログラミングするための方法を提供す
る。その方法は、セレクトトランジスタをオフにするス
テップを有する。キャリアは、基板の熱いキャリア注入
によって、浮動ゲートに注入されることとなる。
【００１３】その他に、本発明は、上記課題を解決し得
る、メモリセルをプログラミングするための他の方法を
提供する。この方法は、バイポーラトランジスタを使用
して、基板電子を生成するステップを有する。基板電子
はチャネル下の電界によって加速され、メモリセルの浮
動ゲートに注入される。これら加速された電子は、基板
の「熱い」電子と呼ばれる。
【００１４】また、本発明は、上記課題を解決し得る、
メモリセルを形成するための方法を提供する。この方法
は、基板内のチャネル上に浮動ゲートを形成するステッ
プを有する。拡散は、その浮動ゲート直下のチャネルか
ら間隔を置いて基板内に形成され、浮動ゲートの下に拡
がる。ソースおよびドレインは、セルに対して形成さ
れ、浮動ゲートの長さを実質上横断するように配置され
る。
【００１５】本発明は、上記課題を解決し得る他の不揮
発性メモリを提供する。この不揮発性メモリは、浮動ゲ
ートを有するセンストランジスタを備える。結合コンデ
ンサが、浮動ゲートの一端側に形成される。結合コンデ
ンサは浮動ゲート上の電位を制御するように配置され
る。浮動ゲートは上張りのコントロールゲート電極を必
要としない。トンネリングコンデンサが浮動ゲートの別
の一端側に形成される。トンネリングコンデンサは電子
が浮動ゲートから取り除かれるための径路を提供する。
またそれは、センストランジスタの下のチャネル領域に
電子を提供するための電荷インジェクタ部分として作用
する。トンネリングコンデンサは、横向きのバイポーラ
トランジスタのエミッタを形成する接合と、そのバイポ
ーラトランジスタのコレクタとして作用する、浮動ゲー
トの下のセンストランジスタのチャネルのバイアスされ
た空乏層領域とを有する。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。ただし、いくつかの図面に
おいて、類似する構成要素には同一符号が付されてい
る。図１に示されたメモリセル１０は、トンネリングコ
ンデンサ(tunneling capacitor) １８、センストランジ
スタ（sense transistor）１２とセレクトトランジスタ
（selecttransistor)１６、そして結合コンデンサ１４
を備える。この構造は、電気的に絶縁された浮動ゲート
２２が半導体層上に位置する形で有利に構成される。
【００１７】図１に示すように、トンネリングコンデン
サ１８は、フラッシュノード（フラッシュ節点）２４に
よって制御され、結合コンデンサ１４は、コントロール
ノード（コントロール節点）２８によって制御される。
図２に示すように、センストランジスタ１２のドレイン
２９は、ドレインノード（ドレイン節点）２６に接続さ
れ、セレクトトランジスタ１６のソース３１は、ソース
ノード（ソース節点）３０に接続される。セレクトトラ
ンジスタ１６のゲート３３（図３参照）は、セレクトノ
ード（セレクト節点）３２（図１参照）に接続される。
【００１８】図２に示されたセル１０を実現するための
設計には、接触子(contact) としてのフラッシュノード
２４と、一般的にＮ型拡散である拡散領域２５が含まれ
る。浮動ゲート２２は拡散領域２５上に拡がり、トンネ
リングコンデンサ１８を構成する。同様に、浮動ゲート
２２は拡散領域２７上に拡がり、結合コンデンサ１４を
構成する。図２に示されているように、結合コンデンサ
１４のコントロールノード２８を接触子によって実現さ
せてよい。
【００１９】ドレインノード２６は、図２に示されてい
るような拡散領域２９に接続された接触子を含む。ソー
スノード３０は、図示されたような接触子によって実現
させてよい。センストランジスタ１２のソースとセレク
トトランジスタ１６のドレインは、図２において符号２
０によって示されたように共通している。セレクトトラ
ンジスタ１６のゲート電極３３は、図外の接触子に接続
された伝導層３３として形成される。ソースノード３０
およびドレインノード２６から成る単一の組は、別々の
ゲート２２および３３を備える２つのトランジスタを形
成する。
【００２０】センストランジスタ１２およびセレクトト
ランジスタ１６の関係は、図３に示されている。浮動ゲ
ート２２は、ドレイン２９と共通接合部２０とを備える
トランジスタのゲートを形成する。同様に、ゲート３３
はソース３１と共通接合部２０との間の伝導を制御する
ように作用する。センストランジスタ１２は、チャネル
４７を有し、セレクトトランジスタ１６はチャネル３５
を有する。図示された態様において、チャネル４７とチ
ャネル３５は、Ｐ型の半導体素材であるとともに、Ｐ型
井戸（P-well）３４の部分である。Ｐ型井戸３４は、Ｎ
型井戸（N-well）内に順番に形成される。最後に、Ｎ型
井戸３６は、Ｐ型基板３８内に形成される。Ｐ型井戸３
４は、符号７０に示されているように負にバイアスして
よく、そしてＮ型井戸は３６は、符号７２に示されてい
るように正にバイアスしてよい。Ｎ型井戸３６は、Ｖss
に等しいか、またはそれよりも正の電位にバイアスして
もよい。
【００２１】図４は、トンネリングコンデンサ１８と結
合コンデンサ１４とにそれぞれ結合した状態の浮動ゲー
ト２２の配置を説明するためのものである。浮動ゲート
２２は、センストランジスタ１２とセレクトトランジス
タ１６のソースからドレインの方向に概ね平行に沿った
一組の電界酸化物領域５０ａ，５０ｂの上に拡がる。図
４の一端において、浮動ゲート２２は、Ｎ型拡散でよい
下層領域２５との相互作用によってトンネリングコンデ
ンサ１８を形成する。トンネリング酸化物４２は、浮動
ゲート２２を拡散領域２５から絶縁する。同様に、ゲー
ト酸化物４０は浮動ゲート２２をチャネル４７から絶縁
する。最後に、浮動ゲート２２は酸化物５１によって結
合コンデンサ１４の拡散領域２７から絶縁される。こう
して、浮動ゲート２２は、センストランジスタ１２とコ
ンデンサ１４および１８の部分となる。
【００２２】セル１０は、プログラムミングのために基
板の熱い電子の高効率的な注入を利用し、かつ、消去の
ためにファウラ・ノルドハイムのトンネリング現象を利
用するようなフラッシュＥＥＰＲＯＭとして説明され
る。基板の熱い電子の注入処理は、応用物理学ジャーナ
ルの第４８巻（１９９７年）の第２８６ページに記載さ
れた「シリコンから二酸化シリコン内への熱い電子の放
出確率」と題された、ニン、オズバーン、およびユー氏
らによる論文と、電子デバイスに関するＩＥＥＥトラン
ザクションＥＤ−３１巻第７号（１９８４年７月）の第
９３４ページに記載された「基板の熱い電子注入ＥＰＲ
ＯＭ」と題された、アイタン、マクレアリ、アムラニ、
およびシャピア氏らによる論文と、ＩＥＤＭ（１９８９
年）の第２６３ページに記載された「バンドからバンド
へのトンネリングによって誘導された熱い電子の注入：
不揮発性メモリデバイスのための新たなプログラミング
機構」と題された、チェン、カヤ、およびパターソン氏
らによる論文と、ＩＥＤＭ（１９９５年）の第２８３ペ
ージに記載された「基板電流によって誘導された熱い電
子(SCIHE) 注入：フラッシュメモリのための新たな収束
スキーム」と題された、フー、ケンケ、およびベナジー
氏らによる論文に記載されている。その詳細について
は、これらの文献を参照することにより明かとなるであ
ろう。
【００２３】プログラミングは、基板の熱い熱電子の効
率的な注入によってなされる。図４に示されているよう
に、符号６０で示された基板電子（ｅ）は、センストラ
ンジスタ１２から電界酸化物５０ａによって絶縁された
拡散領域２５を順方向バイアスすることによって生成さ
れる。基板電子６０のいくらかは電界酸化物５０ａ直下
の領域を通ってセンストランジスタ１２直下のチャネル
領域４７へと拡散する。プログラムされることを必要と
するセルに対して、チャネル領域４７は空乏層領域４８
が形成されるようにバイアスされる。電子（ｅ）が空乏
層領域４８に到達すると、その電子（ｅ）は、チャネル
４７の電位（表面反転層領域の電位）とＰ型井戸３４の
電位との電位差である電界Ｖcsによって加速される。こ
れらの電子（ｅ）のいくつかは、十分なエネルギを取得
し、効果的酸化物障壁の高さの電位を越えて、浮動ゲー
ト２２に注入される。一方、プログラムされることを必
要としないセルに対しては、チャネル４７からＰ型井戸
３４への電位は効果的酸化物障壁の高さ未満である。こ
うした場合、電子（ｅ）は、障壁の高さを克服するだけ
の十分なエネルギを取得せず、浮動ゲート２２に注入さ
れることはない。
【００２４】拡散領域２５、電界酸化物５０ａ直下のＰ
型領域、およびセンストランジスタ１２直下のバイアス
された空乏層領域４８は、横向きのバイポーラトランジ
スタ６２を形成する。バイポーラトランジスタ６２は、
電荷インジェクタとして作用し、基板電子を拡散領域２
５から浮動ゲート２２へと注入する。拡散領域２５をエ
ミッタとし、電界酸化物５０ａ直下のＰ型領域をベース
とすれば、コレクタは空乏層領域４８となる。空乏層領
域４８は、Ｎ+ 型ソース２０とＮ+ 型ドレイン２９、お
よびＰ型井戸３４の電位によって制御される。チャネル
領域４７は、プログラミングの間、センストランジスタ
１２を読み出すためのチャネルとして機能すると共に、
バイポーラトランジスタ６２のコレクタとして機能する
ので、小型のセル設計が実現される。
【００２５】基板の熱い電子の注入の効率は、多数の特
性に依存する。ここで、空乏層領域４８を議論すると、
電子は、格子フォノン散乱を伴って、ある電子平均自由
行路で空乏層領域４８にわたって散乱する。これらの電
子のいくらかは、それほど散乱されることなく、効果的
な障壁の高さを克服するのに十分なエネルギを取得する
とともに、浮動ゲート２２へ注入される。いくつかの電
子は、効果的な障壁の高さのエネルギを取得せず、浮動
ゲート２２には注入されない。注入効率は、ドーピング
濃度とチャネル４７からＰ型井戸３４への電位であるＶ
csとに強く依存する。
【００２６】セル１０は、Ｎ型井戸３６に埋め込まれた
Ｐ型井戸３４内に位置しているので、プログラミングの
間、浮動ゲート２２は、拡散領域２７をＶpp（７〜１４
ボルトであってよい）まで上昇させることによって、結
合コンデンサ１４を介してより高い電圧に容量性的に結
合される。浮動ゲート２２が獲得する電圧は、ノード２
４および２８がアース電位にあるときの浮動ゲート上の
電圧と、ノード２８上の電圧をＲ倍（但し、Ｒは結合比
率）した値との和に依存する。結合比率Ｒは、一次近似
的に、コンデンサ１４の容量を、結合コンデンサ１４の
容量と、トンネリングコンデンサ１８の容量と、浮動ゲ
ート２２とチャネル領域４７の間の容量との総和で割っ
た値に等しい。
【００２７】セレクトトランジスタ１６がオフであると
き、センストランジスタ１２のドレイン２９の電位は、
供給電位Ｖccに近いか、それよりも高い電位に絞ること
ができる。セレクトトランジスタ１６がオフであると
き、ソース２０の電位はチャネル４７の電位に追従す
る。チャネル４７の電位はチャネル領域の表面反転領域
の電位である。浮動ゲート２２の電位がドレイン２９の
電位より高い、センストランジスタ１２の一つのしきい
値電圧であるとき、チャネル電位はドレイン２９の電位
と同一である。一方、浮動ゲート２２の電位がドレイン
２９の電位とセンストランジスタ１２のしきい値電圧の
和よりも小さいとき、チャネル電位は浮動ゲート２２と
センストランジスタ１２のしきい値電圧との差となる。
【００２８】井戸電位は、Ｐ型井戸３４に印加される電
圧７０である。Ｐ型井戸３４は、Ｎ型井戸３６内に埋め
込まれるとともに、Ｎ型井戸３６は近似的にＶssまたは
それよりも高い電圧７２に設定されるために、Ｐ型井戸
３４の電位ＶP を負のバイアス、一般的には−１ボルト
から−２ボルトのバイアスにすることが可能である。さ
らに、それは通常、酸化物バリアの有効高さ未満で、い
かなる電位擾乱問題も回避される。
【００２９】チャネル領域４７の電位とＰ型井戸３４の
電位（ＶP ）７０との電位差は、空乏層領域４８にわた
る電圧である。プログラムすべきセルに対しては、ドレ
イン２９の電圧は一般的にＶcc近くまで高められる。セ
ンストランジスタ１２直下のチャネル４７内の空乏層領
域４８がチャネル電位からＰ型井戸の電位７０を差し引
いた値に等しい電位降下を伴って形成される。
【００３０】プログラムされないセルに対しては、ドレ
イン２９の電圧はゼロボルトに設定される。そのとき、
空乏層領域４８にわたる電圧降下は、一般的に酸化物バ
リアの有効高さ未満の、ＶP の絶対値に等しい。
【００３１】セル１０の消去は、浮動ゲート２２からノ
ード２４へのファウラ・ノルドハイムのトンネリング現
象によって実現される。このノード２４は、それゆえ、
フラッシュノードと呼ばれている。消去の間、浮動ゲー
ト２２は、拡散領域２７をアースに接続することによっ
て、コンデンサ１４を介してアース電位に近い電位に容
量性的に結合される。拡散領域２５に関しては、それは
７から１０ボルトまでの正の電位（Ｖpp）まで帯電され
る。コンデンサ１８にわたる電圧は、浮動ゲート２２の
電位と拡散領域２５の電位との電位差である。電位差が
８から１０ボルトを越えるとき、十分なトンネリング電
流が生成され、浮動ゲート２２を、数ミリ秒から数秒ま
での時間枠内に負の電位まで消去することが可能であ
る。ただしこれはトンネリング酸化物４２の厚さに依存
する。
【００３２】セル１０のプログラミング状態を読み出す
には以下のようにすればよい。選択された横列に対し
て、浮動ゲート２２は、拡散領域２７を１．８ボルトか
ら５ボルトの電位に絞ることによって、容量性的により
高い電位に結合される。浮動ゲート２２は、ノード２４
および２８が両方ともにアース電位に保持されたときの
浮動ゲートの電位と、コントロールノード２８上の電位
に結合比率を掛けた値の和に等しいものとして計算する
ことができる電位Ｖjgに結合される。
【００３３】読み出し中のドレイン２９の電位は、２ボ
ルト未満の電圧に制限される。これによって、読み出し
擾乱が回避される。
【００３４】読み出されるべく選択されたセルに対し
て、セレクトノード３２はＶccに絞られ、そしてソース
ノード３０はアースに絞られる。選択されなかったゲー
ト３３とノード２８、３０、および３２もアースに絞ら
れる。選択されなかった縦列２６もアースに絞られる。
【００３５】こうした電位が選択されたセルに印加され
ると、電流がセンストランジスタ１２を通って流れる。
この電流は、その後、図外の電流センス増幅器に送られ
る。浮動ゲート２２上の電圧がセンストランジスタ１２
上のしきい値電圧よりも大きくなるとともに、おそらく
２０マイクロアンペアよりも大きな、より高い電流が流
れる場合、セル状態は伝導状態として検出される。浮動
ゲート２２の電位がしきい値電圧未満となるとき、たと
えば１マイクロアンペア以下の、より低い電流が流れ、
非伝導状態が検出される。
【００３６】検出された伝導状態を１状態と呼ぶことが
できる。また非伝導状態を０状態と呼ぶことができる。
【００３７】セルのプログラミング、読み出し、および
消去動作は、実施態様の一例として、以下の表のように
まとめることができる。
【００３８】
【表１】
【００３９】Ｖs は、数ナノアンペアから数十ミリアン
ペアの範囲にある注入電流レベルによって設定されたノ
ード電圧であるが、プログラミング速度要求に依存す
る。一般的に、プログラミング速度は数十ミリ秒から数
十マイクロ秒がよい。Ｖbiasは、Ｖssに成り得るＰ型井
戸３４上のバイアスであり、あるいは、それは注入効率
を高めるために−１ボルトから−２ボルトに絞られ得
る。拡散領域３１をバイアスするための電位とＰ型井戸
３４を負にバイアスするための電位とから成る２つの負
のバイアス電位を生成するための適当なオンチップ回路
は、アディソン・ウェズリー社から（１９８５年１２月
に）出版されたグラッサーおよびドバープール氏らによ
って著された「ＶＬＳＩ回路の設計および解析」と題さ
れた著書の第３０１〜３２９ページの記載に見出すこと
ができる。その詳細については、この文献を参照するこ
とにより明かになるであろう。なお、Ｖssは、外部アー
ス電位である。
【００４０】図１に示されているように、セル１０は、
単一素子として使用してもよいが、図５に示されている
ように、それをアレイ(array) として結合させることも
可能である。そのアレイには、複数のセル１０、１０
ａ、１０ｂ、１０ｃ、１０ｄ、および１０ｅが図示され
ている。フラッシュノード２４は、同一横列にある複数
のセルのフラッシュノードのすべてを単一ノードとして
結合させることによって形成される。これによって、同
一横列のすべてのセルが同時に消去され、かつ、プログ
ラムされることが可能となる。
【００４１】この場合、コントロールノード２８は、同
一横列にある個々のセルのコントロールノードのすべて
を一緒に単一ノードとして結合させることによって形成
される。これによって、同一横列にあるすべてのセルの
浮動ゲート２２を同時に、プログラミング中には７から
１４ボルトといった比較的高い電位（Ｖpp）まで、そし
て読みだし中にはＶcc近くまで、上昇させることが可能
になる。その後、（バイト幅またはページ幅になり得
る）同一横列にあるすべてのセルを、一緒にプログラム
することが可能である。
【００４２】ソースノード３０は、同一横列にあるすべ
てのセルのソースラインを一緒に接続させることによっ
て形成される。同様に、セレクトゲートノード３２は同
一横列にあるすべてのセルを単一のノードとして接続さ
せることによって形成することができる。
【００４３】ドレインノード２６は、同一縦列にあるす
べてのセルのドレインノードを単一のノードとして一緒
に接続させることによって形成される。このノード２６
は、図外のセンス増幅器に導かれる。
【００４４】アレイにおけるセルは、単一重合二重金属
処理(a single poly, double metalprocess) などの従
来の加工技術を使用することによって形成されることも
ある。コントロールゲート電極が存在しないため、通常
の論理加工技術と完全に両立する加工技術を使用しても
よい。
【００４５】本明細書においてすでに記載した例示パラ
メータ集合によって、２．７ボルト以上の電位Ｖccを有
する、０．３５μｍまたはそれよりも高い特徴サイズが
完成する。本技術によれば、電圧をより低下させかつサ
イズをより小さくすることが許されるが、パラメータは
それに応じて大きさが比例する。
【００４６】出発となる基板素材は一般的に、例えば１
０〜２５オーム・ｃｍの抵抗率範囲を有する、Ｐ型（１
００）シリコンである。Ｐ型井戸３４は、いわゆる三重
井戸処理(triple well process) において、Ｎ型井戸３
６内に埋め込まれる。Ｐ型井戸３４は、例えば立方セン
チあたり１×１０16〜５×１０16個の原子の範囲にある
ドーピング濃度で、一般的に例えば２〜４μｍの深さを
有する。
【００４７】Ｎ型井戸３６は、一般的に例えば４〜８μ
ｍの深さを有する。ドーピング濃度は、立方センチあた
り４×１０15〜１×１０16個の原子の範囲にある。三重
井戸は、Ｎ型井戸３６をカウンタドーピングするＰ型井
戸３４によって形成される。
【００４８】三重井戸における素子の形成は、以下のよ
うに行われる。Ｎ型井戸３６の植え込み（インプラン
ト）は、たとえば、立方センチあたり１．０×１０13〜
１．５×１０13個の原子の照射量（投与量）でかつ１６
０ｋｅｖから約１００ｋｅｖまでのエネルギを有する燐
（Ｐ31）を使ってなされる。Ｎ型井戸３６の植え込み
は、１１２５℃〜１１５０℃において一般的に６〜１２
時間の高温ステップを使って行われる。その後、Ｎ型井
戸３６は、Ｐ型井戸３４の植え込みによってカウンタド
ープされる。Ｐ型井戸３４の植え込みに対する一般的な
照射量（投与量）は、ボロン（Ｂ11）といった種を使用
して、３０〜１８０ｋｅｖのエネルギで立方センチあた
り１．５×１０13〜２．５×１０13個の原子とすること
ができる。
【００４９】Ｎ型井戸３６およびＰ型井戸３４は、その
後、一般的に６〜１２時間、１１２５〜１１５０℃の状
態に置かれる。こうすることによって、井戸が望ましい
ドーピング濃度と深さになる。
【００５０】井戸が形成された後、標準的な論理電界酸
化物の形成およびチャネルストップ形成のステップが適
用される。電界酸化物５０ａ、５０ｂと植え込み照射量
は、プログラミングと消去に対するＶppレベルと論理処
理能によって決定される、７〜１４ボルトの電界しきい
値を実現するように調節される。電界酸化物とチャネル
ストップの形成がなされた後、Ｎ+ 拡散領域２５および
２７が、燐の植え込みといったイオンの植え込みを、３
０〜６０ｋｅｖのエネルギでかつ立方センチあたり１．
２×１０14〜２．５×１０14個の原子の投与量で行うこ
とによって形成される。この処理の後に１５から３５分
間の、９２５〜１０００℃の焼きなましサイクルを行っ
てよい。
【００５１】Ｎ+ 拡散領域２５および２７が形成された
後、ゲート酸化物４０とトンネル酸化物４２が形成され
る。例えば、レジストでマスクするステップの前に、７
０〜９０オングストロームのドライ酸化物をウエハにわ
たって成長せさてよい。レジストは、トンネル酸化物４
２の領域とその周辺のＮ型チャネルおよびＰ型チャネル
領域を除いたすべてのものを覆うようにしてよい。その
後、Ｎ型およびＰ型チャネルのしきい値調整植え込みが
レジストによって覆われないすべての領域になされる。
バッファ付き酸化物エッチ（ＢＯＥ）が、レジストによ
って覆われない領域内の酸化物を食刻するために使用さ
れる。レジストが取り除かれた後、ドライ酸化物を、９
７５〜１０５０℃の焼きなましの前に、例えば、部分酸
素の中において９００℃で８５〜１００オングストロー
ムの厚さまで成長させる。これによって、一般的な１２
０〜１５０オングストロームの厚さのゲート酸化物４０
と、８５〜１００オングストロームのトンネル酸化物４
２とが形成される。
【００５２】その後、浮動ゲート２２を、酸化物４０が
成長した後に重合シリコン、ケイ化物、または金属から
形成してよい。標準的なゲートのパタン化を使用して、
ゲートのパタン化の後にソース／ドレインの植え込みス
テップを行う。この系列によって、２つのコンデンサと
２つのトランジスタが形成される。トンネリング酸化物
４２は２つの電極とＮ+ 拡散領域２５および浮動ゲート
２２の間にサンドウイッチされる。こうして、トンネリ
ングコンデンサ１８が形成される。浮動ゲート２２とＮ
+ 拡散領域２７にサンドウイッチされたゲート酸化物４
０は、結合コンデンサ１４を形成する。浮動ゲート２２
とチャネル領域４７との間にサンドウイッチされたゲー
ト酸化物４０は、センストランジスタ１２を形成する。
セレクトトランジスタ１６は、ゲート酸化物４０とセレ
クトゲート３３によって形成される。
【００５３】これらのコンデンサおよびトランジスタが
完成されると、接触および相互接続のための次に続くす
べての処理が、標準的なロジックリヤエンド処理(logic
rear end processing) の後に行われる。
【００５４】多数のパラメータとレベルが上記説明の中
で与えられたが、当業者であればこれらのパラメータや
レベルは、実質的に説明目的のためのものであることが
理解できよう。例えば、ドープされた接合の導電型やバ
イアス極性を逆転させて、基板の熱いホール注入を使用
してセル構造を実現してもよい。また、特許請求の範囲
の要件内のあらゆる変更や変形は、本発明の真の精神と
範囲に包含されるものである。
【００５５】
【発明の効果】以上の如く、本発明によれば、特別な加
工技術の必要性、あるいは、比較的より高いプログラム
電圧やより高い電流の必要性のない、電気的に消去可能
でプログラム可能な不揮発性メモリを提要することがで
きる。また、小型のセル設計を実現することができる。
【００５６】本発明が提供する不揮発性メモリは、上張
りのコントロールゲートを備える必要がなく、半導体基
板に埋め込まれたＰ型井戸内に形成される。その結果、
通常の論理処理技術を、不揮発性メモリセルを形成する
ために使用してよい。基板の熱い電子注入が使用される
とともに、そのエミッタ（拡散領域）が電荷インジェク
タとして作用する横向きのバイポーラトランジスタが形
成されるので、プログラミング効率が改善され、必要な
プログラミング電圧および電流を、他の装置で使用され
る比較的高電圧および高電流よりも減少させることがで
きる。
【図面の簡単な説明】
【図１】本発明の実施の一態様を説明するための概略図
である。
【図２】図１に示された実施態様における半導体構成の
レイアウトを示した平面図である。
【図３】図２における３−３ラインに沿った断面図であ
る。
【図４】図２における４−４ラインに沿った断面図であ
る。
【図５】図１に示されたセル用のアレイ配置を説明する
ための概略図である。
【符号の説明】 １０、１０ａ〜ｅ メモリセル １２ センストランジスタ １４ 結合コンデンサ １６ セレクトトランジスタ １８ トンネリングコンデンサ ２０ 共通接合 ２２ 浮動ゲート ２５、２７、２９、３１ Ｎ+ 拡散領域 ３３ セレクトゲート ３５、４７ チャネル ４０、４２、５１、５０ａ、５０ｂ 酸化物 ４８ 空乏層領域 ６０ 基板電子 ６２ バイポーラトランジスタ ７０、７２ バイアス

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 電気的に消去可能でかつプログラム可能
    な読み出し専用メモリにおいて、 （ａ） 浮動ゲート電極、チャネル、ソースおよびドレ
    インを有する検出セルと、 （ｂ） 前記チャネルを介して前記浮動ゲートに基板の
    熱いキャリアを注入することによって、前記浮動ゲート
    電極をプログラムする際の電子を供給するように適合さ
    せられ、かつ、そのコレクタが前記検出セルのチャネル
    下のバイアスされた空乏層領域となるように配置された
    バイポーラトランジスタと、をそれぞれ具備することを
    特徴とする読み出し専用メモリ。
  2. 【請求項２】 前記浮動ゲート電極は、前記検出セルの
    唯一のゲート電極であることを特徴とする請求項１に記
    載の読み出し専用メモリ。
  3. 【請求項３】 セレクトトランジスタ及びセンストラン
    ジスタを備えたことを特徴とする請求項２に記載の読み
    出し専用メモリ。
  4. 【請求項４】 前記セレクトトランジスタとセンストラ
    ンジスタは、共通接合を共有するように構成されたこと
    を特徴とする請求項３に記載の読み出し専用メモリ。
  5. 【請求項５】 前記浮動ゲート電極が、センストランジ
    スタおよび一組のコンデンサとを構成することを特徴と
    する請求項１に記載の読み出し専用メモリ。
  6. 【請求項６】 前記浮動ゲート電極が、一組のドープさ
    れた領域上に拡がるとともに、結合コンデンサとトンネ
    リングコンデンサとを形成するように構成されたことを
    特徴とする請求項５に記載の読み出し専用メモリ。
  7. 【請求項７】 プログラミングの間に、前記バイポーラ
    トランジスタのエミッタが順方向バイアスされるように
    構成されたことを特徴とする請求項１に記載の読み出し
    専用メモリ。
  8. 【請求項８】（ａ） 第１の導電型を有する半導体層
    と、 （ｂ） 前記半導体層内に存在し、前記第１の導電型と
    は正反対の導電型を有するとともに、外部アース電位に
    等しいか或いはそれよりもより正の電位にバイアスされ
    たＮ型井戸である第１の井戸と、 （ｃ） 前記第１の導電型を有し、前記第１の井戸内に
    埋め込まれるとともに、負にバイアスされたＰ型井戸で
    ある第２の井戸と、 （ｄ） 前記第２の井戸内に形成され、浮動ゲートと前
    記第２の導電型のソースおよびドレインを有するメモリ
    セルと、をそれぞれ具備することを特徴とする不揮発性
    メモリ。
  9. 【請求項９】 前記浮動ゲートは、前記メモリセルの唯
    一のゲート電極であることを特徴とする請求項８に記載
    の不揮発性メモリ。
  10. 【請求項１０】 前記浮動ゲート電極が、前記第２の導
    電型の一組の領域上に拡がって一組のコンデンサを形成
    し、 前記一組のコンデンサの一つが、前記メモリセルの消去
    経路を構成するように配置され、 前記一組のコンデンサの他の一つが前記メモリセルを読
    み出すための電位を印加するように配置された、ことを
    特徴とする請求項９に記載の不揮発性メモリ。
  11. 【請求項１１】（ａ） Ｎ型井戸を有する半導体層と、 （ｂ） 前記Ｎ型井戸内に埋め込まれたＰ型井戸と、 （ｃ） 浮動ゲートと、 （ｄ） 前記浮動ゲートへの熱い電子注入のための電子
    を注入するように配置されたバイポーラトランジスタを
    有するセンストランジスタと、をそれぞれ備えたことを
    特徴とするメモリセル。
  12. 【請求項１２】 前記Ｐ型井戸は、負にバイアスされた
    ことを特徴とする請求項１１に記載のメモリセル。
  13. 【請求項１３】 セレクトトランジスタと、結合コンデ
    ンサと、トンネリングコンデンサとをそれぞれ備えたこ
    とを特徴とする請求項１１に記載のメモリセル。
  14. 【請求項１４】 前記結合コンデンサが、前記半導体層
    内のＮ型領域上の前記浮動ゲートの互いに対向する端側
    に形成されたことを特徴とする請求項１３に記載のメモ
    リセル。
  15. 【請求項１５】 前記バイポーラトランジスタのコレク
    タは、前記センストランジスタのチャネルのバイアスさ
    れた空乏層領域に対応することを特徴とする請求項１１
    に記載のメモリセル。
  16. 【請求項１６】 前記浮動ゲートは、前記メモリセルの
    唯一のゲート電極であることを特徴とする請求項１１に
    記載のメモリセル。
  17. 【請求項１７】 メモリセルをプログラミングするため
    の方法において、 （ａ） セレクトトランジスタをオフにするステップ
    と、 （ｂ） 基板の熱いキャリア注入によって、キャリアを
    浮動ゲートに注入するステップと、をそれぞれ有するこ
    とを特徴とするメモリセルのプログラミング方法。
  18. 【請求項１８】 Ｐ型井戸内に前記セレクトトランジス
    タを形成し、前記Ｐ型井戸を負にバイアスするステップ
    を有することを特徴とする請求項１７に記載のメモリセ
    ルのプログラミング方法。
  19. 【請求項１９】 前記セレクトトランジスタのドレイン
    電圧は、少なくとも近似的には供給電圧であることを特
    徴とする請求項１７に記載のメモリセルのプログラミン
    グ方法。
  20. 【請求項２０】 前記キャリアは電子であることを特徴
    とする請求項１７に記載のメモリセルのプログラミング
    方法。
  21. 【請求項２１】 上張りのコントロールゲートを使用す
    ることなく、前記浮動ゲートを動作させるステップを有
    することを特徴とする請求項１７に記載のメモリセルの
    プログラミング方法。
  22. 【請求項２２】 前記メモリセルの動作を制御するため
    に、前記浮動ゲートにより形成されたコンデンサを使用
    するステップを有することを特徴とする請求項２１に記
    載のメモリセルのプログラミング方法。
  23. 【請求項２３】 チャネルを有するメモリセルをプログ
    ラミングするための方法において、 （ａ） 基板電子をバイポーラトランジスタによって生
    成するステップと、 （ｂ） 前記チャネルを介する基板の熱い電子注入によ
    って、前記メモリセルの浮動ゲートに前記基板電子を注
    入するステップと、をそれぞれ有することを特徴とする
    メモリセルのプログラミング方法。
  24. 【請求項２４】 前記メモリセルは、Ｎ型井戸内に埋め
    込まれたＰ型井戸内に形成され、 前記方法は、前記Ｐ型井戸を負にバイアスするステップ
    を有することを特徴とする請求項２３に記載のメモリセ
    ルのプログラミング方法。
  25. 【請求項２５】 セレクトトランジスタをオフにするス
    テップを有することを特徴とする請求項２３に記載のメ
    モリセルのプログラミング方法。
  26. 【請求項２６】 上張りのコントロールゲートを使用す
    ることなく、前記浮動ゲートの動作を制御するステップ
    を有することを特徴とする請求項２５に記載のメモリセ
    ルのプログラミング方法。
  27. 【請求項２７】 前記浮動ゲートは、下層にある拡散領
    域とで一つのコンデンサを形成するとともに、 前記方法は前記コンデンサを使用して、前記浮動ゲート
    を制御するステップを有することを特徴とする請求項２
    ６に記載のメモリセルのプログラミング方法。
  28. 【請求項２８】 基板の熱い電子注入に対する電子供給
    源であるソースを提供するために使用されるバイポーラ
    トランジスタのエミッタを順方向バイアスするステップ
    を有することを特徴とする請求項２３に記載のメモリセ
    ルのプログラミング方法。
  29. 【請求項２９】 メモリセルを形成するための方法にお
    いて、 （ａ） 基板内のチャネル上に浮動ゲートを形成するス
    テップと、 （ｂ） 前記基板内に前記浮動ゲート直下の前記チャネ
    ルから間隔を置いて、 前記浮動ゲート下に広がる拡散領域を形成するステップ
    と、 （ｃ） 前記浮動ゲートの長さに対して実質上横断的に
    配置された、前記メモリセルに対するソースおよびドレ
    インを形成するステップと、をそれぞれ有することを特
    徴とするメモリセル形成方法。
  30. 【請求項３０】 前記浮動ゲートの対向端に付随する一
    組のコンデンサを形成するステップを有することを特徴
    とする請求項２９に記載のメモリセル形成方法。
  31. 【請求項３１】 前記メモリセルの前記ソースとの共通
    接合を有するセレクトトランジスタを形成するステップ
    を有することを特徴とする請求項３０に記載のメモリセ
    ル形成方法。
  32. 【請求項３２】 前記浮動ゲート上にコントロールゲー
    トを与えることなく、前記メモリセルを形成するステッ
    プを有することを特徴とする請求項３１に記載のメモリ
    セル形成方法。
  33. 【請求項３３】 Ｎ型井戸に埋め込まれたＰ型井戸内に
    前記メモリセルを形成するステップを有することを特徴
    とする請求項２９に記載のメモリセル形成方法。
  34. 【請求項３４】 前記Ｐ型井戸に対して負のバイアスを
    かけるステップを有することを特徴とする請求項３３に
    記載のメモリセル形成方法。
  35. 【請求項３５】 前記メモリセルの一端側に電界酸化物
    領域を形成するステップを有することを特徴とする請求
    項２９に記載のメモリセル形成方法。
  36. 【請求項３６】 前記電界酸化物領域の下に拡がる横向
    きのバイポーラトランジスタを形成するステップを有す
    ることを特徴とする請求項３５に記載のメモリセル形成
    方法。
  37. 【請求項３７】 プログラミングする際に、前記バイポ
    ーラトランジスタのエミッタに順方向バイアスをかける
    ステップを有することを特徴とする請求項３６に記載の
    メモリセル形成方法。
  38. 【請求項３８】（ａ） 上張りのコントロールゲート電
    極が除かれた浮動ゲートを有するセンストランジスタ
    と、 （ｂ） 前記浮動ゲートの一端側に形成され、前記浮動
    ゲート上の電位を制御するように配置された結合トラン
    ジスタと、 （ｃ） 前記浮動ゲートの他端側に形成され、電子が前
    記浮動ゲートから除去されるための経路を提供するとと
    もに、前記浮動ゲートに注入される電子を提供するため
    の電荷ポンプ部分として作用し、横向きのバイポーラト
    ランジスタのエミッタを形成する接合、および、該横向
    きのバイポーラトランジスタのコレクタとして作用する
    ように配置された、前記浮動ゲート下のセンストランジ
    スタチャネルのバイアスされた空乏層領域を含むトンネ
    リングコンデンサと、をそれぞれ備えたことを特徴とす
    る不揮発性メモリ。
  39. 【請求項３９】 前記センストランジスタとの共通接合
    を有するセレクトトランジスタを備えたことを特徴とす
    る請求項３８に記載の不揮発性メモリ。
  40. 【請求項４０】 前記センストランジスタは第１の導電
    型のソースおよびドレインを有するともに、前記センス
    トランジスタは、第２の導電型にある第１の井戸内に形
    成され、前記第１の井戸は、前記第１の導電型の第２の
    井戸内に形成されたことを特徴とする請求項３９に記載
    の不揮発性メモリ。
  41. 【請求項４１】 前記第１の導電型はＮ型であり、前記
    第２の導電型はＰ型であるとともに、前記第１の井戸に
    は負のバイアスがかけられ、前記第２の井戸には正のバ
    イアスがかけられることを特徴とする請求項４０に記載
    の不揮発性メモリ。
  42. 【請求項４２】 プログラミングの際に、前記トンネリ
    ングコンデンサの接合に順方向バイアスがかけられるよ
    うに構成されたことを特徴とする請求項３８に記載の不
    揮発性メモリ。
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