KR20010006137A - 비휘발성 메모리 - Google Patents

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KR20010006137A
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Abstract

비휘발성 메모리는 오버레이 제어게이트를 포함할 필요없이 내장된 P-웰내에 형성된다. 결과로, 보통의 로직 공정기술이 비휘발성 메모리 셀형성에 사용된다. 기판 열전자 주입을 사용하고, 이미터가 전하 주입기로서 동작하는 래터럴 바이폴라 트랜지스터의 형성하지만, 프로그램 효율이 향상되고, 필요한 프로그램 전압 및 전류는 다른 디바이스에서 사용되는 상대적으로 높은 전압 및 전류보다 감소될 수 있다.

Description

비휘발성 메모리{NONVOLATILE MEMORY}
비휘발성 메모리셀은 메모리에 전력이 끊긴후라도 기록된 정보를 유지하는 이점이 있다. 여러가지 다른 형태의 비휘발성 메모리는 소거가능한 프로그램 가능 판독 전용 메모리(EPROM), 전기적 소거가능 및 프로그램 가능 판독 전용 메모리 (EEPROM), 및 플래시 EEPROM 메모리를 포함한다. EPROM은 부동게이트 상에 채널 전자 주입에 의해 전기적으로 프로그램이 가능할 뿐만아니라 노광을 통해 소거가능하다. 전형적인 EEPROM은 광소거가능 대신에 전자터널링에의해 프로그램 및 소거되는 것을 제외하면 동일 프로그램 기능을 가진다. 따라서, 정보가 이들 메모리에 저장되고, 전력이 꺼졌을 때도 유지되며, 필요한 경우, 적절한 기술을 사용하면, 재프로그램을 위한 소거가 가능하다. 플래시 EEPROM은 소거된 블록이 되어, 전형적으로 보통의 EEPROM보다 더 나은 판독 액세스 시간을 갖게 한다.
현재, 플래시 메모리는 상당한 인기를 얻는다. 예를 들면, 플래시 메모리는 빠른 업데이트가 필요한 코드를 저장하기에 바람직한 마이크로컨트롤러, 모뎀 및 스마트(SMART) 카드 등에 온-칩 메모리를 제공하도록 종종 사용된다.
플래시 메모리 및 EEPROM이 밀접한 관련이 있는 반면, 셀의 크기가 작을수록 더 경제적으로 만들수 있기 때문에, 많은 점에서 플래시 메모리가 바람직하다. 그러나 플래시 메모리 및 EEPROM은 흔히 매우 유사한 셀 속성을 가진다.
비휘발성 메모리 셀은 메모리 셀과 함께 동작하는 마이크로컨트롤러와 같이, 로직 디바이스로 불리는 전기 소자에서 일반적으로 사용되는 트랜지스터와는 어느 점에서 다르다. 로직 디바이스는 단일 게이트전극으로 사용되는 트랜지스터로 형성된다. 비휘발성 메모리는 보통, 하나가 나머지 하나의 위에 위치해 있는 제어 및 부동 게이트 전극으로 알려진 두개의 게이트 전극을 포함한다. 이런 구조적인 차이때문에, 비휘발성 메모리와 로직 디바이스는 다른 공정에 의해 만들어 진다. 이것은 제조 비용 및 공정에서의 복잡성을 증가시키는 요인이 될 수 있다.
EEPROM과 함께 특별히, 셀의 전기적 프로그램은 셀에 인가되는 상당한 전위를 요구한다. 이러한 전위는 N+영역에서 부동게이트로 터널링되는 전자를 유도한다. 추가의 복잡함은 일반 트랜지스터 동작에 필요한 것보다 실질적으로 더 큰 전압이 메모리셀에 제공될 필요를 발생시킨다.
로직과 비휘발성 메모리에대한 분리 공정 기술의 필요성을 산업이 받아들이고, 산업에서 이들이, 플래시 EEPROM을 프로그램하는데 상당한 전류가 필요하고, EEPROM을 프로그램하는데 상당한 전압이 필요하다는 것을 인식하면서, 상대적으로 더 높은 전류 및 더 높은 프로그램 전압에 대한 또는 특별한 공정 기술에 대한 필요없이, 전기적으로 소거가능하고 프래그래밍 가능한 비휘발성 메모리에 대한 상당한 요구가 생긴다.
더우기, 종래의 플래시 EEPROM과 함께, 셀의 전기적 프로그램은 일반적으로 셀에 높은 전류가 인가되도록 한다. 이 전자 전류의 아주 미소한 양은 드레인 공핍 영역으로부터 부동게이트로 주입된다. 이것은, 상기 디바이스의 주입효율이 매우 낮음(1×10-6~1×10-9)을 의미한다. 높은 전류 펌프의 디자인은 매우 낮은 전압에서 동작되므로, 높은 전류의 요구는 추가의 복잡성을 증가시킨다.
본 발명은 일반적으로 비휘발성 메모리, 특히, 전기적 소거가능 비휘발성 메모리에 관한 것이다.
도 1은 제 1 실시예의 구조설명도,
도 2는 도 1에 도시된 실시예에서 한 셀의 반도체 구현의 레이아웃을 도시하는 평면도,
도 3은 도 2에 있는 선 3-3을 따라 자른 일반적인 단면도,
도 4는 도 2에 있는 선 4-4를 따라 자른 일반적인 단면도,
도 5는 도 1에 도시된 어레이 배치의 구조설명도.
발명의 개요
본 발명의 제 1 태양에 의해서, 전기적 소거가능 및 프로그램가능 판독전용 메모리는 부동게이트 전극을 갖는 센싱 셀, 채널, 소스 및 드레인을 포함한다. 바이폴라 트랜지스터는 채널공핍영역을 통해서, 전자의 기판 열전자 주입에 의해, 부동게이트 전극을 프로그램하기 위하여, 부동게이트전극 상에 전자를 공급하도록 적용된다. 바이폴라 트랜지스터는 이 컬렉터가 또한 센싱 셀 채널의 바이어스된 공핍영역이 되도록 배열된다.
제 2 태양에 의해서, 비휘발성 메모리는 제 1 전도도 타입 반도체층을 포함한다. 제 1 전도도 타입과 반대인 제 2 전도도 타입의 제 1 웰이 반도체층에 형성된다. 제 1 웰은 N-웰이며, Vss 이상의 양의 전위로 바이어스된다.
제 1 전도도 타입의 제 2 웰은 제 1 웰내에 내장된다. 제 2 웰은 음의 바이어스된 P-웰이다. 메모리 셀은 제 2 웰에 형성된다. 셀은 부동게이트, 소스, 및 드레인을 포함한다. 소스 및 드레인은 제 2 전도도 타입으로 만들어진다.
본 발명의 제 2 태양에 의해서, 메모리 셀은 N-웰을 갖는 반도체층을 포함한다. P-웰은 N-웰내에 내장되어 있다. 센스 트랜지스터는 전자를 기판에 주입하도록 배열된 바이폴라트랜지스터 및 부동게이트를 가진다. 주입 (펌프) 전자는 센스트랜지스터 채널아래에 전기장에의해 가속되어 부동게이트상에 주입된다.
본 발명의 제 2 태양에 의해서, 메모리 셀 프로그램 방법은 선택 트랜지스터를 오프로 변화시키는 단계를 포함한다. 기판 열전자 주입에의해 캐리어가 부동게이트상에 주입되도록 한다.
본 발명의 제 2 태양에 의해서, 메모리 셀 프로그램 방법은 바이폴라 트랜지스터를 사용하여 기판전자를 생성하는 단계를 포함한다. 기판전자는 채널아래의 전기장에의해 가속되어, 메모리셀의 부동게이트상에 주입된다. 이들 가속된 전자는 기판 "열"전자라고 불린다.
본 발명의 제 2 태양에 의해서, 메모리셀을 형성 방법은 기판에서 채널위에 부동게이트를 형성하는 단계를 포함한다. 부동게이트 하부의 채널과 일정한 간격이 유지되어 기판에 확산이 형성되고 부동게이트 아래로 확장된다.
본 발명의 제 2 태양에서, 비휘발성 메모리는 부동게이트를 갖는 센스 트랜지스터를 포함한다. 커플링 커패시터는 부동게이트의 한 말단부에 형성된다. 커플링 커패시터는 부동게이트에 전위를 제어하도록 배열된다. 부동게이트는 제어게이트 전극이 없다. 터널링 커패시터는 부동게이트의 또 다른 말단부에 형성된다. 터널링 커패시터는 부동게이트로부터 제거되는 전자에 대한 경로를 제공한다. 이것은 또한 센스 트랜지스터 아래의 채널영영에 전자를 공급하는 전하주입기로써 동작한다. 터널링 커패시터는 래터럴 바이폴라 트랜지스터의 컬렉터로 동작하는 상기 부동게이트 아래의 센스 트랜지스터 채널의 바이어스된 공핍영역인 래터럴 바이폴라 트랜지스터의 이미터를 형성하는 접합을 포함한다.
도면을 참조하여, 수개의 도면 전반에 걸쳐, 같은 참조 특징은 같은 부분을 위해 사용되었고, 도 1에 도시된 메모리 셀(10)은 터널링 커패시터(18), 센스 트랜지스터(12), 선택 트랜지스터(16), 및 커플링 커패시터(14)를 포함한다. 이 구조는 반도체 층위에 유리하게 구현되며, 반도체 층은 이 위에 놓여진 전기적으로 절연된 부동게이트(22)를 그위에 갖는다.
터널링 커패시터(18)는 플래시 노드(24)에 의해 제어되고, 커플링 커패시터(18)는 제어 노드(28)에 의해 제어된다. 센스 트랜지스터(12)의 드레인(29)은 드레인 노드(26)에 접속되고, 선택 트랜지스터(16)의 소스(31)는 소스 노드(30)에 접속된다. 선택 트랜지스터(16)의 게이트(33)는 선택 노드(32)에 접속된다.
도 2 에 도시된 셀(10)을 구현하는 레이아웃은 접점으로 구현되는 플래시 노드(24), 및 전형적으로 N-타입 확산이 되는 확산(25)을 포함한다. 부동게이트(22)는 터널링 커패시터(18)를 정의하기 위해 확산(25)위로 확장된다. 유사하게, 부동게이트(22)는 커플링 커패시터(14)를 정의하기 위해 확산(27) 위로 확장된다. 커플링 커패시터(14)에 대한 제어노드(28)는 도 2에 도시된 바와 같이, 접점에의해 구현된다.
드레인 노드(26)는 도 2에 설명된, 확산(29)에 접속된 접점을 포함한다. 설명된 바와 같이, 소스 노드(30)는 접점에의해 구현된다. 센스 트랜지스터(12)의 소스, 및 선택 트랜지스터(16)의 드레인이 도 2의 20에 지시된 바와 같이, 공유한다. 선택 트랜지스터(16)의 게이트 전극은 접점(도시 생략)에 접속되는 전도성 층(33)으로써 형성된다. 단일 쌍의 소스(30) 및 드레인(26) 접점은 게이트(22,33)를 분리하여 두개의 트랜지스터를 형성하도록 동작된다.
센스 트랜지스터(12)와 선택 트랜지스터(16)의 관계는 도 3에 설명되어 있다. 부동게이트(22)는 드레인(29) 및 공통접합(20)을 갖는 트랜지스터의 게이트를 형성한다. 유사하게, 게이트(33)는 공통접합(20)과 소스(31) 사이의 전도를 제어하도록 동작한다. 센스트랜지스터(12)는 채널(47)을 포함하지만, 선택 트랜지스터 (16)는 채널(35)을 포함한다. 설명된 실시예에서, 채널(47,35)은 P-타입 반도체 재료이고, P-웰(34)의 부분이다. P-웰(34)는 N-웰(36)에 번갈아 형성된다. 최종적으로, N-웰(36)은 P-타입 기판내에 형성된다. P-웰은 70에 지시된 바와 같이 음의 바이어스되고, N-웰(36)은 72에 지시된 바와 같이, 양의 바이어스된다. N-웰(36)은 Vss 이상으로 양의 전위로 바이어스 될 수 있다.
도 4를 참조하면, 터널링 커패시터(18)와 커플링 커패시터(14)가 연결되어 부동게이트(22)의 배치가 설명되어 있다. 부동게이트(22)는 센스 트랜지스터(12) 및 선택 트랜지스터(16)의 소스-대-드레인 방향과 일반적으로 평행하게 확장된 한 쌍의 필드 산화물 영역(50)위로 확장된다. 도 4의 일단부에서, 부동게이트(22)는 N+확산되어 있는 밑에 있는 영역(25)와 상호작용함으로써 터널링 커패시터(18)를 형성한다. 터널링 산화물(42)은 확산(25)에서 부동게이트(22)로 분리된다. 유사하게, 게이트 산화물(40)은 채널(47)에서 부동게이트(22)로 분리된다. 최종적으로, 부동게이트(22)는 커플링 커패시터(14)의 확산(27)에서 산화물(51)에 의해 분리된다. 따라서 부동게이트(22)는 커패시터(14,18) 및 센스트랜지스터(12)의 부분이다.
셀(10)은 소거를 위한 파울러-노르트하임 터널링, 및 프로그램을 위한 높은 효율의 기판 열전자 주입을 이용하는 플래시 EEPROM으로서 설명될 수 있다. 기판 열전자 주입의 공정은 T.H. Ning, C.M. Osburn, 및 H.W. Yu가 쓴, J. Appl. Phys., Vol48, p.286(1977)의 "기판에 실리콘 디옥시드로의 열전자 방출 가능성"; Boaz Eitan, James L. McCreary, Daniel Amrany, Joseph Shappir가 쓴, Vol. ED-31, p.934(1984년 7월)의 "기판 열전자 주입 EPROM"; I.C. Chen, C.Kaya, J. Paterson이 쓴, IEDM(1989) p.263 "기판 열전자가 도입된 밴드 대 밴드 터널링(BBISHE):비휘발성 메모리 디바이스에 대한 새로운 프로그램 메카니즘"; C.Y. Hu, D.L. Kencke, S.K. Benerjee가 쓴, IEDM(1995) p.283의 "기판-전류-도입된 열전자(SCIHE) 주입:플래시 메모리에대한 새로운 전환구조"에 잘 설명되어 있다.
프로그램은 높은 효율의 기판 열전자 주입에의해 이루어진다. 도 4에 나타낸 바와 같이, 60에 화살표로 지시된, 기판 전자는, 필드 산화물(50a)에 의해서, 센스 트랜지스터(12)로부터 분리된 확산(25)을 순방향 바이어스함으로써 생성된다. 일부 기판전자(60)는 필드 산화물(50a) 하부영역을 통과하여 센스트랜지스터(12) 하부의 채널영역(47)으로 확산된다. 프로그램될 필요가 있는 셀에 대해, 채널영역(47)은 바이어스되어, 공핍영역(48)이 형성된다. 전자가 공핍영역(48)에 도착될 때, 전자는 전기장(Vcs)에 의해 가속되며, 전기장(Vcs)은 채널(47)전위(표면 반전영역의 전위)와 P-웰(34) 전위의 차이이다. 일부의 전자는 부동 게이트(22)상에 주입되도록, 유효 산화물 장벽 높이 전위를 초과할 수 있는 충분한 에너지를 얻는다. 프로그램되어지지 않는 셀에 대해, 채널-대-P-웰 전위는 유효 산화물 장벽높이보다 작다. 이런 경우에, 전자는 장벽 높이를 극복할 만큼의 충분한 에너지를 얻지 못하여, 부동게이트(22)상에 주입되지 못한다.
확산(25), 필드 산화물(50a) 아래의 P-영역, 및 센스 트랜지스터(12) 아래의 바이어스된 공핍영역(48)은 래터럴 바이폴라 트랜지스터(62)를 형성한다. 바이폴라 트랜지스터(62)는 전하주입기로 동작하여, 확산(25)에서 부동게이트(22)상으로 기판전자를 주입한다. 이미터로서의 확산(25), 베이스로서의 필드 산화물(50a) 아래의 P-영역과 함께, 컬렉터는 공핍영역(48)이다. 공핍영역(48)은 N+소스(20) 및 N+ 드레인(29), 및 P-웰(34) 전위에 의해 제어된다. 채널영역(47)이 센스 트랜지스터 (12)를 판독하는 채널, 및 프로그램동안 바이폴라 트랜지스터(62)의 컬렉터로 동작하기 때문에, 컴팩트 레이아웃이 이루어진다.
효율적인 기판 열전자 주입은 많은 특성의 기능을 한다. 공핍 영역(48)에 관하여, 전자는 임의의 일정한 전자 평균 자유행로를 갖는 공핍영역(48)을 가로질러 격자 포논산란과 산란한다. 일부의 전자는 많은 산란없이, 유효 장벽 높이를 극복할 수 있는 충분한 에너지를 얻고, 부동게이트(22)로 주입된다. 일부의 전자는 유효 장벽 높이보다 낮은 에너지를 얻어 부동게이트(22)로 주입되지 않는다. 주입 효율은 도핑농도 및 채널-대-P-웰 전위(Vcs)의 강한 함수이다.
셀(10)은 N-웰(36)안에 내장된 P-웰(34)안에 위치되기 때문에, 프로그램하는 동안, 부동게이트(22)는 Vpp로 확산(27)을 올림으로써 커플링 커패시터(14)를 통과하여 용량적으로 더 높은 전압으로 커플링되어 7 내지 14V까지 될 수 있다. 부동게이트(22)가 얻는 전압은 노드(28)에 전압에 커플링률을 곱하고, 두개의 노드(24, 28)가 그라운드에 있을 때의 부동게이트에 전압을 더하는 함수이다. 커플링률은 부동게이트(22)와 채널영역(47) 사이의 커패시턴스, 터널링 커패시터(18), 및 커플링 커패시터(14)의 합만큼 분주된 커패시터(14)의 커패시턴스와 1 차수로 거의 동일하다.
선택 트랜지스터(16)가 오프에 있을때, 센스 트랜지스터 드레인(29) 전위는 공급전압(Vcc)에 가깝게 또는 이보다 크게 강화될 수 있다. 선택 트랜지스터(16)가 오프에 있기 때문에, 소스(20)의 전위는 채널(47)전위를 따른다. 채널영역의 표면 반전영역 전위인 채널(25a)전위가 채널(47)의 전위이다. 부동 게이트(22)의 전위가 드레인(29)전위보다 더 높은 한 센스 트랜지스터(12) 임계전압에 있을 때, 채널 전위는 드레인 전위와 동일하다. 반면, 부동 게이트(22)의 전위는 드레인(29)전위와 한 센스 트랜지스터(12) 임계전압을 더한 것보다 더 작을 때, 채널 전위는 부동 게이트(22)전압과 센스 트랜지스터(12) 임계전압 사이의 차이이다.
웰 전위는 P-웰(34)에 인가된 전압(70)이다. P-웰이 N-웰(36)안에 내장되어 있고, N-웰은 대략 Vss이거나 더 높은 전압(72)으로 설정되므로, P-웰 전위(Vp)는 -1V 또는 -2 V인 음이 될 수 있다. 게다가, 보통은 임의의 전위 외란 문제를 피하기 위해서 유효 산화물 장벽 높이보다 작다.
채널(47)영역과 P-웰(34) 전위(Vp) 사이의 전위차(70)는 공핍 영역(48)을 가로지른 전압이다. 프로그램되어지는 셀에 대해, 드레인(29) 전압은 전형적으로, Vcc근처로 높게 올려진다. 센스 트랜지스터(12) 하부의 채널(47)안에 공핍영역(48)은 채널 전위에서 P-웰 전위(70)를 뺀 것과 동일한 전압강하로 형성된다.
프로그램되어지지 않을 셀에 대해, 드레인 전압(29)은 0 볼트(Vss)로 설정된다. 다음, 공핍영역(48)을 가로지른 전압강하는 Vp의 절대값과 동일하고, 전형적으로, 유효 산화물 장벽 높이보다 작다.
셀(10)소거는 부동게이트(22)로부터 노드(24)로의 전자의 파울러-노르트하임 터널링에의해 성취된다. 따라서, 노드(24)는 플래시 노드로 불린다. 소거동안, 부동게이트(22)는 확산(27)이 그라운드로 됨으로써, 커패시터(14)를 통하여, 그라운드에 가까운 전위로 용량적으로 커플링된다. 확산(25)에 대해, 7 내지14V의 양의 전위(Vpp)로 충전된다. 커패시터(18)를 가로지르는 전압은 부동게이트(22) 전위와 확산(25) 전위사이의 차이이다. 이 차이가 8 내지 10V를 초과할 때, 충분한 터널링 전류가 생성되어, 부동게이트(22)는 터널링 산화물(42) 두께에 영향을 주며, 수밀리초 내지 수초의 시간프레임에서 음의 전위로 소거가능하게 된다.
셀(10)의 프로그램가능 상태의 판독은 다음과 같이 수반된다. 선택된 로(row)에 대해 부동게이트(22)는 확산(27)을 1.8 내지 5V의 전위가 되게 함으로써, 용량적으로 더 높은 전위로 커플링된다. 부동게이트(22)는 커플링율을 곱한 제어노드(28)의 전위에 양쪽 노드(24,28)가 그라운드로 유지될 때의 부동게이트 전위를 합한 합과 동일하게 계산되어질 수 있는 전위(Vfg)로 커플링된다.
판독 동안에, 드레인(29)의 전위는 2V보다 작은 전압으로 제한된다. 이것은 판독 외란을 피하기 위한 것이다.
판독되어질 선택된 셀에 대해, 선택 노드(32)는 Vcc로 되고, 소스 노드(30)는 그라운드로 된다. 선택되지 않은 게이트(33)와 노드(28,30,32)가 또한 그라운드로 된다. 선택되지 않은 열(26)이 또한 그라운드로 된다.
이들 전위가 선택된 셀(10)로 인가될 때, 전류는 센스트랜지스터(12)를 통해 흐른다. 다음 이 전류는 전류 센스 증폭기(도시 생략)로 공급된다. 부동 게이트 (22)상의 전압이 센스 트랜지스터(12)상의 임계전압보다 크고, 20 미크로암페어보다 큰, 더 높은 전류가 흐른다면 셀 상태는 전도상태로서 검출될 것이다. 부동게이트 전위가 임계전압보다 작을 때는 예를들면 1 미크론암페어보다 작은, 더 낮은 전류가 흐를 것이고, 비전도상태가 검출될 것이다.
검출된 전도상태는 1 상태로써 명명할 수 있고, 비전도상태는 0 상태로써 명명될 수 있다.
예시적인 실시예에 대해, 프로그램, 판독, 및 소거에서, 셀의 동작은 다음 예로 개괄된다.
셀 동작
프로그램(선택되지 않은)(선택) (선택)(선택되지 않은) 소거판독(선택된)(선택되지 않은)
플래시(24)드레인(26)소스(30)선택(32)제어(28)N-웰(36)P-웰(34) Vpp Vss플로트 플로트플로트 플로트Vss VssVss VssVcc VccVss Vss Vs Vs 또는Vss≥Vcc★0 or≥Vcc플로트 플로트Vss VssVpp VssVcc 내지 Vss VcctoVssVss 내지 -2 Vssto-2 Vss Vss~1.5V★0 or~1.5VVss VssVcc Vss2 내지 5 VVssVcc VccVss Vss
★0은 선택되지 않은 열을 위한 것이다.
Vs는 주입 전류 레벨에의해 설정된 노드 전압으로 수 나노암페어에서 수십미크로암페어까지의 범위를 가지며, 프로그램 속도 요구에 영향을 준다. 전형적으로 수십 밀리초에서 수십 미크로초까지에 있다. Vbias는 P-웰(34)상에 바이어스이며 Vss가 되거나, 또는 주입효율을 강화시키기위해 -1 내지 -2 V로 될 수 있다. 하나는 확산(31)에 바이어스하고 나머지 하나는 P-웰(34)에 음의 바이어스하는 두개의 음의 바이어스 전위를 생성하기에 적당한 온-칩 회로는 L.A. Glasser 및 D.W.Dobberpuhl이 쓴, 에디스-웨슬리에서 발간한, (dec,1985) 페이지 301-329의 "VLSI 회로의 설계 및 해석"에서 알아낼 수 있으며, 이안에 참조로 설명적으로 구체화되어 있다. Vss는 외부 그라운드 전위이다.
셀(10)이 단일소자로 사용되는 동안, 도 1에 도시된 바와 같이, 이것은 어레이로서 접속될 수 있다. 어레이에서, 복수의 셀(10, 10a, 10b, 10c, 10d, 10e)이 도시되었다. 플래시노드(24)는 단일 노드(56)로서 동일 로에 모든 셀의 플래시노드를 접속함으로써 형성된다. 이것은 동일 로상에 모든 셀이 동시에 소거되고 프로그램되는 것을 가능하게 한다.
제어노드(28)는, 단일 로드(57)로서 동일 로에 함께 모든 개별 셀의 제어노드를 접속함으로서 형성된다. 이것은 동일 로상에 모든 셀에 대해, 프로그램 동안에 부동게이트(22)가 7-14V인 동시에 및 판독동안에는 Vcc 근처인, 상대적으로 높은 전위(Vpp)로 올려지도록 한다. 다음, (페이지 폭 또는 바이트 폭이 될수 있는) 동일 로상의 모든 셀은 함께 프로그램될 수 있다.
소스노드(36)는 동일 로상에 모든 셀에 대해 소스 라인을 같이 접속함으로써, 형성된다. 유사하게, 선택게이트 노드(32)는 단일 노드(55)로서 동일 로상에 모든 셀을 같이 접속함으로서 형성된다.
드레인노드(26)는 단일 노드로서 동일 열에 셀에 대해 모든 드레인 노드를 같이 접속함으로써, 형성된다. 이 노드는 센스 증폭기(도시생략)로 안내된다.
어레이의 셀은 이중폴리, 단일 금속 CMOS공정과 같은 종래의 공정을 사용하여 형성될 수 있다. 제어게이트 전극이 없기 때문에, 보통의 로직공정으로 완전히 호환가능한 공정기술이 사용될 수 있다.
여기에서 진술된 예시의 파라미터는 2.7V 이상의 Vcc전위를 가진 .35μm 이하의 최소배선폭을 고려한다. 더 작은 최소배선폭 및 전압을 낮추어지는 기술이 가능해짐에 따라서, 여기의 파라미터도 따라서 스케일화된다.
개시 기판재료는 전형적으로 P-타입 (100)실리콘이며, 예를 들면, 10-25Ωcm범위에 저항을 갖는다. P-웰(34)은 소위 3중 웰 공정으로 N-웰(36)안에 내장된다. P-웰(34)은 평균 도핑 농도로(예를 들면, 1×1016내지 5×10163제곱 센티미터당 원자), 전형적인 웰 깊이(예를 들면, 2 내지 4 μm)를 가진다.
N-웰은 예를 들면, 4 내지 8 μm의 전형적인 웰 깊이를 가진다. 도핑농도는 4×1015내지 1×10163제곱 센티미터당 원자이다. 3중 웰은 N-웰(36)을 P-웰(34)이 역도핑됨으로써 형성된다.
3중웰안에 소자의 형성은 다음과 같다. N-웰의 주입이 예를 들면, 전형적으로 160 내지 100KeV의 에너지로 단위주입량이 1.0×1013내지 1.5×1013제곱 센티미터당 원자의 인(P31)을 가지고 행해진다. N-웰의 주입은 전형적으로 1125 내지 1150℃에서 6 내지 12시간인 고온 단계를 사용하여 행해진다. 다음, N-웰(36)은 P-웰주입으로 역도핑된다. P-웰주입에 대한 전형적인 주입량은 30KeV 내지 180KeV의 에너지로 붕소(B11)와 같은 종을 사용하여 1.5×1013내지 2.5×1013제곱 센티미터당 원자일 수 있다.
다음, N-웰(36) 및 P-웰(34)은 전형적으로 6 내지 10시간동안 1125 내지 1150℃에서 행해진다. 이것은 바람직한 도핑농도와 깊이의 웰이 설정되게 한다.
웰 형성후에, 표준 로직 필드산화물 형성 및 채널정지 형성단계가 적용된다. 필드산화물(50) 및 주입량은 7 내지 14 볼트의 임계필드로 이루어지도록 적용되며, 프로그램, 소거, 및 로직 공정 용량에 대한 Vpp 레벨에 의해 결정된다. 필드 산화물 및 채널정지를 형성한 후에, 30 내지 60KeV에서 단위 주입량 1.2×1014내지 2.5×1014제곱센티미터당 원자로 인주입과 같은 이온주입을 사용하여 N+확산(25,27)이 형성된다. 이것은 15 내지 35분 동안 925 내지 1000℃의 어닐링 사이클을 따른다.
N+확산(25,27)이 형성된 후, 게이트 산화물(40) 및 터널링 산화물(42)이 형성된다. 예를 들면, 70 내지 90옹스트롬 드라이 산화물은 레지스트 마스킹 단계에 따라 웨이퍼 전반에 걸쳐 성장된다. 레지스트는 터널링 산화물(42) 영역, 및 주변 N-채널 및 P-채널영역을 제외한 모든영역을 덮는다. 다음, 레지스트로 덮혀지지 않은 모든 영역에 N 및 P 채널 임계조절 주입이 행해진다. 레지스트로 덮혀지지 않은 영역의 산화물이 에칭되어 없어지도록 완충 산화물 에칭(BOE)이 사용된다. 레지스트 제거후에, 드라이 산화물이, 예를 들면, 85 내지 100 옹스트롬으로 975 내지 1050℃ 어닐링 다음을 이어서 부분 산소상태 900℃에서 성장된다. 이것은 120 내지 150 옹스트롬의 전형적인 두께의 게이트 산화물(40) 및 85 내지 100 옹스트롬의 터널링 산화물(42)을 형성한다.
다음, 산화물(40)이 성장된 후, 부동게이트(22)가 폴리실리콘, 실리사이드 또는 금속으로 형성된다. 표준 게이트 패턴화가 사용되고 소스/드레인 주입단계가 게이트 패턴화 다음에 일어난다. 이러한 순서로 두개의 트랜지스터 및 두개의 커패시터가 형성된다. 터널링 산화물(42)은 N+ 확산(25) 및 부동게이트(22)인 두 전극 사이에 끼워진다. 이것은 터널링 커패시터(18)를 형성한다. N+ 확산(27) 및 부동게이트(22) 사이에 끼워진 게이트 산화물(40)은 커플링 커패시터(14)를 형성한다. 부동게이트 및 채널영역(47)사이에 끼워진 게이트 산화물(40)은 센스 트랜지스터(12)를 형성한다. 선택 트랜지스터(16)는 게이트산화물(40) 및 선택 게이트(33)에 의해 형성된다.
이들 커패시터 및 트랜지스터 구조의 완성과 함께, 접점 및 상호접속층에 대한 모든 연속 공정은 표준 로직 후단공정의 다음에 온다.
복수의 파라미터 및 레벨은 앞 명세서에 제공되었고, 당업자는 파라미터와 레벨이 단지 예시적인 목적에 불과하다는 것을 인식할 것이다. 예를 들면, 바이어스 극성 및 도핑접합의 전도도 타입을 반전함에 의해서, 기판 열 홀주입을 사용한 셀 구조가 구현될 수 있다. 이것은 첨부된 청구항은 모든 변경과 수정이 본 발명의 범주안에 든다는 것을 의미한다.

Claims (42)

  1. 전기적 소거가능 및 프로그램가능 판독 전용 메모리에 있어서,
    부동게이트 전극, 채널, 소스, 및 드레인을 포함하는 센싱 셀; 및
    캐리어의 기판 열캐리어 주입에 의해서, 상기 부동게이트 전극을 프로그램하기 위해, 상기 채널을 통하여 상기 부동게이트상에 전자를 공급하도록 적용되고, 또한 상기 센싱 셀의 채널아래의 바이어스된 공핍영역이 컬렉터이도록 배열된 바이폴라 트랜지스터;를 포함하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서, 상기 부동게이트 전극은 센싱 셀에 대한 유일한 게이트전극인 것을 특징으로 하는 메모리.
  3. 제 2 항에 있어서, 선택 트랜지스터를 포함하는 것을 특징으로 하는 메모리.
  4. 제 3 항에 있어서, 상기 선택 트랜지스터 및 상기 센스 트랜지스터가 공통접합을 공유하는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서, 상기 부동게이트 전극이 센스 트랜지스터 및 한 쌍의 커패시터를 정의하는 것을 특징으로 하는 메모리.
  6. 제 5 항에 있어서, 상기 부동게이트 전극이 또한 한 쌍의 도핑영역 위로 확장하고, 커플링 커패시터 및 터널링 커패시터를 형성하는 것을 특징으로 하는 메모리.
  7. 제 1 항에 있어서, 상기 바이폴라 트랜지스터의 이미터가, 프로그램동안에 순방향 바이어스되는 것을 특징으로 하는 메모리.
  8. 비휘발성 메모리에 있어서,
    제 1 전도도 타입의 반도체층;
    상기 제 1 전도도 타입과 반대인 제 2 전도도 타입으로 만들어지고, Vss 이상의 양의 전위로 바이어스된 N-웰인, 상기 반도체층에 제 1 웰;
    상기 제 1 웰 내에 내장되고 제 1 전도도 타입으로 만들어지며, 및 음의 바이어스된 P-웰인 제 2 웰; 및
    부동게이트, 상기 제 2 전도도 타입으로 만들어진 소스 및 드레인을 포함하는, 상기 제 2 웰에 형성된 메모리 셀;을 포함하는 것을 특징으로 메모리.
  9. 제 8 항에 있어서, 상기 부동게이트가 상기 셀에 대한 유일한 게이트 전극인 것을 특징으로 하는 메모리.
  10. 제 9 항에 있어서, 상기 부동게이트는, 커패시터중의 하나가 상기 셀에 대한 소거경로를 정의하도록 배열되고, 커패시터중의 나머지 하나가 상기 셀을 판독하기 위해 전위를 인가하도록 배열된 한 쌍의 커패시터를 형성하기 위해서, 한 쌍의 상기 제 2 전도도 타입의 영역위로 확장한 것을 특징으로 하는 메모리.
  11. N-웰을 갖는 반도체층;
    상기 N-웰 내에 내장된 P-웰; 및
    열전자 주입으로 전자를 상기 부동게이트 상에 주입하기 위해 배열한 바이폴라 트랜지스터 및 부동게이트를 갖는 센스 트랜지스터;를 포함하는 것을 특징으로 하는 메모리 셀.
  12. 제 11 항에 있어서, 상기 P-웰이 음의 바이어스 되는 것을 특징으로 하는 메모리 셀.
  13. 제 11 항에 있어서, 선택 트랜지스터, 커플링 커패시터, 및 터널링 커패시터를 포함하는 것을 특징으로 하는 메모리 셀.
  14. 제 13 항에 있어서, 상기 커패시터는, 상기 반도체층의 N-타입영역 위에 상기 부동게이트의 반대측 말단부에 형성되는 것을 특징으로 하는 메모리 셀.
  15. 제 11 항에 있어서, 상기 바이폴라 트랜지스터의 컬렉터는 상기 센스 트랜지스터의 채널의 바이어스된 공핍영역에 대응하는 것을 특징으로 하는 메모리 셀.
  16. 제 11 항에 있어서, 상기 부동게이트가 상기 셀에 대한 유일한 게이트 전극인 것을 특징으로 하는 메모리 셀.
  17. 선택 트랜지스터를 오프로 변하게 하는 단계; 및
    기판 열 캐리어 주입에 의해 캐리어를 부동게이트상에 주입하도록 하는 단계;를 포함하는 메모리 셀 프로그램 방법.
  18. 제 17 항에 있어서, 상기 선택 트랜지스터를 P-웰에 형성하고, 상기 P-웰을 음의 바이어스하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그램 방법.
  19. 제 17 항에 있어서, 상기 선택 트랜지스터 드레인 전압이 적어도 거의 공급 전압인 것을 특징으로 하는 메모리 셀 프로그램 방법.
  20. 제 17 항에 있어서, 상기 캐리어가 전자인 것을 특징으로 하는 메모리 셀 프로그램 방법.
  21. 제 17 항에 있어서, 오버레이된 제어게이트를 사용함이 없이, 상기 부동게이트를 동작하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그램 방법.
  22. 상기 셀 동작을 제어하도록 상기 부동게이트로부터 형성된 커패시터를 사용하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그램 방법.
  23. 채널을 갖는 메모리 셀 프로그램 방법에 있어서,
    바이폴라 트랜지스터에서 기판전자를 생성하는 단계; 및
    상기 채널을 통하여, 기판 열전자 주입을 사용하여, 상기 전자를 상기 메모리 셀의 부동게이트상에 주입하는 단계;를 포함하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서, 상기 셀은 N-웰 내에 내장된 P-웰에 형성되고 상기 P-웰을 음의 바이어스하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제 23 항에 있어서, 선택 트랜지스터를 오프로 변하게 하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서, 오버레이된 제어게이트를 사용함이 없이, 상기 부동게이트의 동작을 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 상기 부동게이트는 밑에 있는 확산으로 커패시터를 형성하고, 상기 커패시터를 사용하여 상기 부동게이트를 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제 23 항에 있어서, 기판 열전자 주입에 대해 전자의 소스를 공급하도록 사용된 바이폴라 트랜지스터의 이미터를 순방향 바이어스하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 기판에 채널위로 부동게이트를 형성하는 단계;
    상기 부동게이트 하부의 상기 채널과 일정한 간격을 유지한, 상기 기판의 확산을 형성하고, 상기 부동게이트 아래로 확장하는 단계; 및
    상기 부동게이트의 길이에 실질적으로 가로로 배열된 상기 셀에 대한 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  30. 제 29 항에 있어서, 상기 부동게이트의 말단부와 연결된 한 쌍의 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  31. 제 30 항에 있어서, 상기 셀의 상기 소스와 함께 공통접합을 갖는 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  32. 제 31 항에 있어서, 상기 부동게이트 위에 제어게이트를 제공함이 없이, 상기 셀을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  33. 제 29 항에 있어서, N-웰 내에 내장된 P-웰에 상기 셀을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  34. 제 33 항에 있어서, 상기 P-웰의 음의 바이어스를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  35. 제 29 항에 있어서, 상기 셀의 한 쪽에 필드 산화물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  36. 제 35 항에 있어서, 상기 필드 산화물 영역 아래에 확장한 래터럴 바이폴라 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  37. 프로그램을 위해 상기 바이폴라 트랜지스터의 이미터를 순방향 바이어스하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 형성방법.
  38. 부동게이트를 갖는 센스 트랜지스터; 상기 부동게이트 일단부에 형성되고, 오버레이 제어게이트 전극이 없는 상기 부동게이트 위에 전위를 제어하도록 배열된 커플링 커패시터; 및
    상기 부동게이트의 또 다른 단부에 형성되고, 상기 부동게이트상에 주입되도록 전자를 공급하는 전하 펌프의 부분으로 동작하고, 및 상기 부동게이트로부터 제거되도록 전자에 대한 경로를 제공하며, 상기 래터럴 바이폴라 트랜지스터의 컬렉터로 동작도록 배열된, 상기 부동게이트 아래의 공핍영역으로 바이이스된 상기 센스트랜지스터 채널, 래터럴 바이폴라 트랜지스터의 이미터를 형성하는 접합을 포함하는 터널링 커패시터;를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  39. 제 38 항에 있어서, 상기 센스트랜지스터와 공통접합을 갖는 선택 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  40. 제 39 항에 있어서, 상기 센스 트랜지스터는 제 1 전도도 타입의 소스 및 드레인을 갖고, 상기 제 1 전도도 타입의 제 2 웰내에 형성된, 제 2 전도도 타입의 제 1 웰내에 형성되는 것을 특징으로 하는 비휘발성 메모리.
  41. 제 40 항에 있어서, 상기 제 1 전도도 타입이 N-타입이고, 상기 제 2 전도도 타입이 P-타입이며, 상기 제 1 웰이 음의 바이어스되고, 상기 제 2 웰이 양의 바이어스되는 것을 특징으로 하는 비휘발성 메모리.
  42. 제 38 항에 있어서, 상기 터널링 커패시터 접합은 프로그램을 위해 순방향 바이어스되는 것을 특징으로 하는 비휘발성 메모리.
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