JPH11145428A - 不揮発性メモリの分割レイアウト - Google Patents
不揮発性メモリの分割レイアウトInfo
- Publication number
- JPH11145428A JPH11145428A JP9305161A JP30516197A JPH11145428A JP H11145428 A JPH11145428 A JP H11145428A JP 9305161 A JP9305161 A JP 9305161A JP 30516197 A JP30516197 A JP 30516197A JP H11145428 A JPH11145428 A JP H11145428A
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- JP
- Japan
- Prior art keywords
- memory cell
- block
- memory
- contact hole
- diffusion region
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- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 チップサイズの増大を抑えながら、メモリセ
ルの書き換えを行う１ブロック当たりのメモリ容量を小
さくしてブロック分割の細分化が可能なレイアウトを提
供する。 【解決手段】 不揮発性メモリのブロック分割部におい
て、メモリセルのソース拡散領域２とドレイン拡散領域
３とがフィールド酸化膜４で分離され、フィールド酸化
膜４を挟んで隣接するメモリセルブロック１，１’のソ
ース拡散領域２のうち、メモリセルブロックの端の一方
のみにソースコンタクトホール９が配置されている。
ルの書き換えを行う１ブロック当たりのメモリ容量を小
さくしてブロック分割の細分化が可能なレイアウトを提
供する。 【解決手段】 不揮発性メモリのブロック分割部におい
て、メモリセルのソース拡散領域２とドレイン拡散領域
３とがフィールド酸化膜４で分離され、フィールド酸化
膜４を挟んで隣接するメモリセルブロック１，１’のソ
ース拡散領域２のうち、メモリセルブロックの端の一方
のみにソースコンタクトホール９が配置されている。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ、特にフ
ラッシュメモリの省チップサイズを目的とする分割レイ
アウトに関する。
ラッシュメモリの省チップサイズを目的とする分割レイ
アウトに関する。
【０００２】
【従来の技術】不揮発性メモリ、特に、電気的に一括消
去ができる書き換え可能なフラッシュメモリは年々需要
が高まってきている。例えばマイコン搭載型のフラッシ
ュメモリにおいては、メモリセルの書き換え時に書き換
え不要なデータをそのまま残して、メモリセルの一部の
みの書き換えを行うことが行われている。このために、
メモリセルは構造上、書き換えを行うブロック単位に分
割されている。書き換えに要する時間を短縮するために
は、メモリセルの分割数を増やして、１ブロック当たり
のメモリ容量を小さくする必要がある。
去ができる書き換え可能なフラッシュメモリは年々需要
が高まってきている。例えばマイコン搭載型のフラッシ
ュメモリにおいては、メモリセルの書き換え時に書き換
え不要なデータをそのまま残して、メモリセルの一部の
みの書き換えを行うことが行われている。このために、
メモリセルは構造上、書き換えを行うブロック単位に分
割されている。書き換えに要する時間を短縮するために
は、メモリセルの分割数を増やして、１ブロック当たり
のメモリ容量を小さくする必要がある。
【０００３】図２は、ＮＯＲ型スタック方式のフラッシ
ュメモリにおいて、メモリセルをブロック分割するため
の従来のレイアウト例を示している。図２において、メ
モリセルブロック１，１’が中央の分割部を挟んで左右
に配置されている。ソース拡散領域２及びドレイン拡散
領域３とフィールド酸化膜領域４との境界線が５で示さ
れている。また、電荷を蓄積するための浮遊ゲート電極
が６で示され、書き込み動作及び読出し動作を制御する
制御ゲート電極が７で示されている。ドレインコンタク
トホールは８、ソースコンタクトホールは９でそれぞれ
示されている。
ュメモリにおいて、メモリセルをブロック分割するため
の従来のレイアウト例を示している。図２において、メ
モリセルブロック１，１’が中央の分割部を挟んで左右
に配置されている。ソース拡散領域２及びドレイン拡散
領域３とフィールド酸化膜領域４との境界線が５で示さ
れている。また、電荷を蓄積するための浮遊ゲート電極
が６で示され、書き込み動作及び読出し動作を制御する
制御ゲート電極が７で示されている。ドレインコンタク
トホールは８、ソースコンタクトホールは９でそれぞれ
示されている。
【０００４】ソースコンタクトホール９は同一書き換え
ブロック内の複数のメモリセルトランジスタで共用され
ており、ソースコンタクトホール９が共用された領域内
ではデータの書き換え時にデータが一括消去される。制
御ゲート電極７の電気抵抗を低減するための裏打ち配線
が行われる。制御ゲート電極７と裏打ち配線との接続を
行うコンタクトホールが１０で示されている。
ブロック内の複数のメモリセルトランジスタで共用され
ており、ソースコンタクトホール９が共用された領域内
ではデータの書き換え時にデータが一括消去される。制
御ゲート電極７の電気抵抗を低減するための裏打ち配線
が行われる。制御ゲート電極７と裏打ち配線との接続を
行うコンタクトホールが１０で示されている。
【０００５】
【発明が解決しようとする課題】上記のような従来のレ
イアウトでは、制御ゲート電極の裏打ち部分でメモリセ
ルのブロック分割を行っていたので、分割部分の面積が
大きくなり、その結果、チップサイズの増大を招くとい
う問題を有していた。チップサイズの増大を避けるため
には分割数を少なくして１ブロック当たりのメモリ容量
を大きくするしかなかった。
イアウトでは、制御ゲート電極の裏打ち部分でメモリセ
ルのブロック分割を行っていたので、分割部分の面積が
大きくなり、その結果、チップサイズの増大を招くとい
う問題を有していた。チップサイズの増大を避けるため
には分割数を少なくして１ブロック当たりのメモリ容量
を大きくするしかなかった。
【０００６】本発明は上記従来の問題点を解決するため
のものであり、著しいチップサイズの増大を伴わずに、
メモリセルの書き換えブロックの分割数を多くして１ブ
ロック当たりのメモリ容量を小さくすることができる不
揮発性メモリの分割レイアウトを提供することを目的と
する。
のものであり、著しいチップサイズの増大を伴わずに、
メモリセルの書き換えブロックの分割数を多くして１ブ
ロック当たりのメモリ容量を小さくすることができる不
揮発性メモリの分割レイアウトを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明による不揮発性メ
モリの分割レイアウトは、ブロック分割部において、メ
モリセルのソース拡散領域とドレイン拡散領域とがフィ
ールド酸化膜で分離され、フィールド酸化膜を挟んで隣
接するメモリセルブロックのソース拡散領域のうち、一
方のみにソースコンタクトホールが配置されていること
を特徴とする。
モリの分割レイアウトは、ブロック分割部において、メ
モリセルのソース拡散領域とドレイン拡散領域とがフィ
ールド酸化膜で分離され、フィールド酸化膜を挟んで隣
接するメモリセルブロックのソース拡散領域のうち、一
方のみにソースコンタクトホールが配置されていること
を特徴とする。
【０００８】上記のレイアウトによれば、ブロック分割
部の面積が一方のソースコンタクトホールの配置に必要
な面積でよくなるので、図２に示したように両方にソー
スコンタクトホールを配置していた従来例に比べて小さ
くなる。この結果、従来例と同じチップサイズであれ
ば、より小さい容量のブロックにメモリを細分化するこ
とができる。この場合、複数のメモリセルトランジスタ
を含むメモリブロックの片側のみにソースコンタクトホ
ールが配置されることになるが、小さい容量のブロック
に細分化される結果、ソースコンタクト１個当たりのメ
モリセル数が少なくなるので、電流密度又はインピーダ
ンスに関して特に問題はない。
部の面積が一方のソースコンタクトホールの配置に必要
な面積でよくなるので、図２に示したように両方にソー
スコンタクトホールを配置していた従来例に比べて小さ
くなる。この結果、従来例と同じチップサイズであれ
ば、より小さい容量のブロックにメモリを細分化するこ
とができる。この場合、複数のメモリセルトランジスタ
を含むメモリブロックの片側のみにソースコンタクトホ
ールが配置されることになるが、小さい容量のブロック
に細分化される結果、ソースコンタクト１個当たりのメ
モリセル数が少なくなるので、電流密度又はインピーダ
ンスに関して特に問題はない。
【０００９】また、メモリセル領域の端部において、デ
ータ書き換えが行われる通常のメモリセルに隣接して、
データ書き換えが行われないダミーメモリーセルを配置
する場合に、通常のメモリセルとダミーメモリセルとの
分離部分に上記のブロック分割レイアウトを用いること
もできる。その結果、チップサイズの増大を抑えながら
データ書き換え動作がダミーセル部へ影響するのを防ぐ
ことができる。
ータ書き換えが行われる通常のメモリセルに隣接して、
データ書き換えが行われないダミーメモリーセルを配置
する場合に、通常のメモリセルとダミーメモリセルとの
分離部分に上記のブロック分割レイアウトを用いること
もできる。その結果、チップサイズの増大を抑えながら
データ書き換え動作がダミーセル部へ影響するのを防ぐ
ことができる。
【００１０】
【発明の実施の形態】図１に、本発明の実施形態に係る
ＮＯＲ型スタック方式のフラッシュメモリのブロック分
割レイアウトを示す。従来例の図２と同様に、メモリセ
ルブロック１，１’が左右に分離され配置されている。
また、ソース拡散領域２及びドレイン拡散領域３とフィ
ールド酸化膜領域４との境界線５が図示され、電荷を蓄
積するための浮遊ゲート電極６、書き込み動作及び読出
し動作を制御する制御ゲート電極７、ドレインコンタク
トホール８、及びソースコンタクトホール９についても
従来例の図２と同様に図示されている。
ＮＯＲ型スタック方式のフラッシュメモリのブロック分
割レイアウトを示す。従来例の図２と同様に、メモリセ
ルブロック１，１’が左右に分離され配置されている。
また、ソース拡散領域２及びドレイン拡散領域３とフィ
ールド酸化膜領域４との境界線５が図示され、電荷を蓄
積するための浮遊ゲート電極６、書き込み動作及び読出
し動作を制御する制御ゲート電極７、ドレインコンタク
トホール８、及びソースコンタクトホール９についても
従来例の図２と同様に図示されている。
【００１１】ソースコンタクトホール９は同一書き換え
ブロック内の複数のメモリセルトランジスタで共用さ
れ、このソースコンタクトホール９が共用された領域で
はデータの書き換え時にデータが一括消去される。図２
と異なり、図１ではソース拡散領域に設けられるソース
コンタクトホールをメモリセルブロックの両端には配置
せず、片側にのみ配置している。図１ではメモリセルブ
ロックの左端にコンタクトホールを配置しているため、
メモリセルブロック１’のソースコンタクトホールのみ
示されているが、メモリブロック１のソースコンタクト
ホールは図外のブロック左端に配置されている。また、
制御ゲート電極７と裏打ち配線との接続を行うコンタク
トホール１０が無い。これは、この分割部が小さくなっ
た分だけ制御ゲート電極が短くなり、電気抵抗を低減す
るための裏打ち配線が不要になるからである。
ブロック内の複数のメモリセルトランジスタで共用さ
れ、このソースコンタクトホール９が共用された領域で
はデータの書き換え時にデータが一括消去される。図２
と異なり、図１ではソース拡散領域に設けられるソース
コンタクトホールをメモリセルブロックの両端には配置
せず、片側にのみ配置している。図１ではメモリセルブ
ロックの左端にコンタクトホールを配置しているため、
メモリセルブロック１’のソースコンタクトホールのみ
示されているが、メモリブロック１のソースコンタクト
ホールは図外のブロック左端に配置されている。また、
制御ゲート電極７と裏打ち配線との接続を行うコンタク
トホール１０が無い。これは、この分割部が小さくなっ
た分だけ制御ゲート電極が短くなり、電気抵抗を低減す
るための裏打ち配線が不要になるからである。
【００１２】このようにして本発明によれば、メモリブ
ロックの分割部の面積を小さくすることができるので、
フラッシュメモリを小さい容量のブロックに細分化して
も、従来に比べてチップサイズの増大を抑えることがで
きる。
ロックの分割部の面積を小さくすることができるので、
フラッシュメモリを小さい容量のブロックに細分化して
も、従来に比べてチップサイズの増大を抑えることがで
きる。
【００１３】また、モリセル領域の端部において、デー
タ書き換えが行われる通常のメモリセルに隣接して、デ
ータ書き換えが行われないダミーメモリーセルを配置す
る構成において、通常のメモリセルとダミーメモリセル
との分離部分に上記のようなブロック分割レイアウトを
用いてもよい。この場合、チップサイズの増大を抑えな
がらデータ書き換え動作がダミーセル部へ影響するのを
防ぐことができる。
タ書き換えが行われる通常のメモリセルに隣接して、デ
ータ書き換えが行われないダミーメモリーセルを配置す
る構成において、通常のメモリセルとダミーメモリセル
との分離部分に上記のようなブロック分割レイアウトを
用いてもよい。この場合、チップサイズの増大を抑えな
がらデータ書き換え動作がダミーセル部へ影響するのを
防ぐことができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば不
揮発性メモリのチップサイズの増大を抑えながらブロッ
ク分割数を増やすことができる。つまり、１ブロック当
たりのメモリ容量を小さくして書き換え時間の短縮等を
図ることができる。
揮発性メモリのチップサイズの増大を抑えながらブロッ
ク分割数を増やすことができる。つまり、１ブロック当
たりのメモリ容量を小さくして書き換え時間の短縮等を
図ることができる。
【図１】本発明の実施形態に係るフラッシュメモリのブ
ロック分割レイアウトを示す図
ロック分割レイアウトを示す図
【図２】従来のフラッシュメモリのブロック分割レイア
ウトを示す図
ウトを示す図
１，１’ メモリセルブロック ２ ソース拡散領域 ３ ドレイン拡散領域 ４ フィールド酸化膜領域 ５ ソース拡散領域及びドレイン拡散領域とフィールド
酸化膜領域との境界線 ６ 浮遊ゲート電極 ７ 制御ゲート電極 ８ ドレインコンタクトホール ９ ソースコンタクトホール
酸化膜領域との境界線 ６ 浮遊ゲート電極 ７ 制御ゲート電極 ８ ドレインコンタクトホール ９ ソースコンタクトホール
Claims (2)
- 【請求項１】 不揮発性メモリのブロック分割部におい
て、メモリセルのソース拡散領域とドレイン拡散領域と
がフィールド酸化膜で分離され、フィールド酸化膜を挟
んで隣接するメモリセルブロックのソース拡散領域のう
ち、一方のみにソースコンタクトホールが配置されてい
ることを特徴とする不揮発性メモリの分割レイアウト。 - 【請求項２】 メモリセル領域の端部において、データ
書き換えが行われる通常のメモリセルに隣接して、デー
タ書き換えが行われないダミーメモリーセルを配置し、
通常のメモリセルとダミーメモリセルとの分離部分に請
求項１記載の分割レイアウトが用いられている不揮発性
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305161A JPH11145428A (ja) | 1997-11-07 | 1997-11-07 | 不揮発性メモリの分割レイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305161A JPH11145428A (ja) | 1997-11-07 | 1997-11-07 | 不揮発性メモリの分割レイアウト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145428A true JPH11145428A (ja) | 1999-05-28 |
Family
ID=17941809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9305161A Pending JPH11145428A (ja) | 1997-11-07 | 1997-11-07 | 不揮発性メモリの分割レイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435649B2 (en) | 2004-08-11 | 2008-10-14 | Nec Electronics Corporation | Floating-gate non-volatile memory and method of fabricating the same |
-
1997
- 1997-11-07 JP JP9305161A patent/JPH11145428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435649B2 (en) | 2004-08-11 | 2008-10-14 | Nec Electronics Corporation | Floating-gate non-volatile memory and method of fabricating the same |
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