KR0179831B1 - 반도체 소자의 웰 형성방법 - Google Patents

반도체 소자의 웰 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 웰 형성방법에 관한 것으로, 반도체 기판 위에 완충막 및 산화가능막을 순차적으로 형성하는 공정과; 상기 산화가능막 상에 산화방지막을 형성하는 공정과; 제1 웰 형성부의 상기 산화방지막을 제거하는 공정과; 제1 웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제1 웰을 형성하는 공정과; 제2 웰 형성부의 상기 산화방지막 및 상기 산화가능막을 제거하는 공정 및; 제2 웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제2 웰을 형성하는 공정을 구비하여 웰 제조를 완료하므로써, 1) 트윈 웰 구조를 갖는 CMOS 반도체 소자 제조시 n웰과 p웰 간의 단차로 인하여 패턴 형성시 야기되던 패턴의 라인 폭(line width) 변화(variation)에 의한 소자의 특성저하를 방지할 수 있게 되고, 2) DRAM 소자에서 p웰 영역에 탑재된 커패시터로 인해 증대된 단차를 보상할 수 있게 되어, 고집적 소자에서의 배선패턴 형성 공정을 보다 용이하게 실시할 수 있을 뿐 아니라 이로 인해 배선의 신뢰성을 향상시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자의 웰 형성방법
제1(a)도 내지 제 1(e)도는 종래 기술에 따른 반도체 소자의 웰 형성 방법을 도시한 공정수순도.
제2도는 종래 기술에 따른 반도체 소자 구조를 도시한 단면도.
제3(a)도 내지 제3(f)도는 본 발명의 제1 실시예에 따른 반도체 소자의 웰 형성방법을 도시한 공정수순도.
제4(a)도 내지 제4(d)도는 본 발명의 제2 실시예에 따른 반도체 소자의 웰 형성방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 실리콘 기판 102 : 열 산화막
104 : 폴리 실리콘막 106,114 : 실리콘 질화막
108 : 감광막 패턴 120 : n웰
112 : p웰 116 : 격리막
본 발명은 반도체 소자의 웰 형성방법에 관한 것으로, 특히 CMOS 트윈 웰(twin well)의 웰 간 단차를 줄여 고집적 소자의 배선 신뢰성을 향상시킨 반도체 소자의 웰 형성방법에 관한 것이다.
종래 CMOS 트윈 터브(tub) 구조에 있어서의 트윈 웰 구조는, n웰 형성시 산화처리하여 성장시킨 산화막을 마스크로하여 p웰 영역을 자기정렬(self-align)하는 방식으로 형성하게 되므로 p웰과 n웰의 기판 상의 단차가 발생하게 된다.
이를 제1(a)도 내지 제1(e)도에 도시된 기존 반도체 소자의 웰 형성 공정을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 p형 실리콘 기판(10) 상에 열산화막(12)을 100Å의 두께로 형성한 뒤 저압화학기상증착(LPCVD)법을 이용하여 상기 열산화막 상에 실리콘 질화막(14)인 Si3N4을 1400Å의 두께로 증착한다.
그후 n웰이 형성될 영역의 실리콘 질화막(14)을 감광막 패턴(16)을 마스크로 식각처리하여
제1(b)도에 도시된 바와 같은 패턴을 형성하고, 상기 n웰 영역에 인(phosphorus)을 1.0*1013ions/㎠, 120 KeV로 이온주입한 뒤 상기 감광막 패턴(16)을 제거하고, 열처리하여 드라이브-인(drive-in)시킨다.
그 결과, 제(c)도에 도시된 바와 같이 상기 실리콘 기판 내에는 n웰(18)이 형성하고, 상기 n웰(18) 상에는 4500Å 두께의 산화막(20)이 형성된다.
그 다음 제1(d)도에 도시된 바와 같이 p웰이 형성될 영역의 실리콘 질화막(14)을 핫(hot) 인산(H3Po4)에 담구어 제거하고, 보론(boron)을 5.0*1012ions/㎠, 80 KeV로 이온주입한 후, 1150℃에서 4hrs.동안 열처리하여 드라이브-인(drive-in)시킴으로써, 상기 실리콘 기판(10) 내에 p웰(22)을 형성한다.
이때, 상기 n웰(18) 상에 형성된 4500Å 두께의 산화막(20)은 p웰(22) 형성시 이온주입 마스크로 사용된다.
이후, 제1(e)도에 도시된 바와 같이 상기 열산화막(12), (20)을 동시에 HF에 담구어 제거함으로써 웰 형성 공정을 완료한다. 후속 공정은 일반적인 CMOS 소자의 제조공정을 따르므로 여기서는 설명을 생략한다.
상기 공정 결과, 일반적인 경우 n웰 형성시 성장시키는 산화막의 두께가 4000Å 내외인 점을 감안해 볼때 산화처리 공정 진행시 기판의 두께가 성장된 산화막 두께의 약 50% 정도 소모된다 하더라도 상기 p웰(22)과 n웰(18)간의 단차(d)는 약 2000Å 내외로 발생됨을 알수 있다.
따라서 이 상태에서 후속 공정 진행시 패턴 형성을 하기 위하여 감광막을 코팅하게 되면 코팅된 상기 감광막의 두께에 변화(variation)가 생기게 되는데, 그 범위는 상기 웰의 경계(boundary)면에서 10㎛ 까지 차이가 난다. 이로 인하여 패턴형성 공정 후 패턴의 디멘션(dimension) 변화가 0.1㎛ 이상 나타나게 된다.
종래에는 상기와 같이 디멘션의 변화가 패턴 폭(width)의 10% 이내(1.0㎛ 이상일 경우)일 경우에 있어서, 소자 제조시 아무런 문제가 발생되지 않았으나, 소자가 집적화되면서 패턴의 폭이 1.0㎛이하의 영역(sub-micron)을 요구하게 됨에 따라 상기와 같이 감광막 두께에 따른 패턴 사이즈의 변화가 0.1㎛ 이상일 경우에는 소자의 일반적인 디자인 오차(tolerance)가 10% 이상이 되어 소자 디자인시 임계회로(critical circuit)를 상기 웰 경계면의 10㎛ 범위 내에 구성할 수 없게 되는 단점이 발생하게 된다.
이 제한은 또한 고집적 소자에서 문제가 되는 래치-업(latch-up)제거(suppression)를 위한 회로 구성의 핸디-캡(handi-cap)으로 작용하여 고집적 소자 제조의 커다란 어려움이 되고 있다.
이러한 nMOS 트윈 웰 구조를 갖는 DRAM 소자는 통상적으로 제2도에 도시된 바와 같이 P웰(22)에 메모리 셀 영역(28)이 배치되고 n웰(18)에 주변회로영역(30)이 배치되므로, 위에서 언급된 바와 같이 n웰 드라이브-인(drive-in)시 형성시킨 산화막을 마스크로 p웰을 자기정렬 방식으로 구성한 트윈 웰 구조에서는 메모리 셀이 CMOS 트랜스퍼 트랜지스터(24)에 커패시터(26)로 구성된 구조를 갖게 된다.
즉, n웰(18)에 대해 상대적으로 높은 단차를 갖는 p웰(22) 위에 부가의 커패시터(26)가 탑재됨에 따라 배선공정 전 단계에서의 메모리 셀영역(p웰 영역)(28)과 주변회로(peripheral circuit)영역(주로 n웰 영역)(30)간의 단차 차이는 더욱 커지게 된다. 통상, 제조가 완료된 반도체 소자에 있어서의 메모리 셀 영역(28)과 주변회로 영역(30)의 단차(d')는 약 5000Å 이상 차이가 난다.
이와 같이 단차가 심하게 발생하게 되면 이후, 배선 형성을 위한 사진식각공정(photolithography)시 노광(light exposing)장치의 촛점 깊이(depth of focus)에 한계가 따라 패턴 형성시 그 촛점 깊이의 한계를 벗어난 부분은 제대로 식각이 이루어지지 않아 그 부분의 잔존물이 그대로 남게 되어 원하는 배선 패턴을 얻기가 어려워지며, 또한 단차로 인한 패턴 폭의 변화(variation)시 이러한 현상은 더욱 심각해져 소자의 특성을 저하시키는 주요인이 된다.
따라서, 현재는 상기와 같은 문제점을 해결하기 위하여 양산성이 저하되는 복잡한 방법임에도 불구하고, 변형조명방법이나 다층으로된 레지스트(multilayered resist:MLR) 공정을 채택하여 사용하고 있는 실정이다.
이러한 현상은 소자가 고집적화되면서 단위 셀 영역을 줄이면서도 기존과 동일한 커패시터의 정전용량을 확보하기 위하여 종래의 단순 스택 커패시터(stack capacitor) 구조 대신 멀티스택(multistack)이나 실린더 (cylinder) 구조를 채택함에 따라, 상기 n웰과 p웰 영역 간의 단차 차이는 더욱 커져 소자 제조시 커다란 문제로 대두되고 있다.
예컨대, 실린더 구조의 커패시터를 갖는 64M급 DRAM 소자에서는 커패시터로 인한 단차가 무려 5000Å 이상이 되어, 이 상태에서 후속 공정인 배선형성 공정을 실시하기 어려울 뿐 아니라 토폴로지(topology)차이에 의한 패턴의 디멘션 변화로 인해 큰 단차 위에 형성된 도전층 (배선)에 지형적인 스트레스의 집중 및 패턴의 불균일성 등과 같은 현상이 야기되어 결국, 배선의 전기적 신뢰성이 저하되는 문제점이 발생하게 된다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 트윈 웰 구조를 갖는 반도체 소자의 웰 간 단차를 줄여 CMOS 회로로 구성된 고집적 DRAM 소자의 배선 신뢰성을 향상시키고, 제조공정을 단축시킬 수 있게한 반도체 소자의 웰 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1 및 제2 실시예에 따른 반도체 소자의 웰 형성방법은, 반도체 기판위를 제1 웰 형성 영역과 제2 웰 형성 영역으로 한정하는 공정과; 상기 반도체 기판 위에 완충막 및 산화가능막을 순차적으로 형성하는 공정과; 상기 산화가능막상에 산화방지막을 형성하는 공정과; 상기 제1 웰 형성영역내의 상기 산화방지막을 제거하는 공정과; 제1 웰 형성영역내의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제1 웰을 형성하고 상기 산화가막상에 산화막을 형성하는 공정과; 상기 제2 웰 형성영역내의 상기 산화방지막 및 상기 산화가능막을 제거하는 공정 및; 상기 제2웰 형성영역내의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제2 웰을 형성하는 공정을 구비하여 형성되는 것을 특징으로 한다.
상기 공정 결과, 트윈 웰 구조의 웰 간 단차를 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 종래 트윈 웰 구조를 갖는 고집적 소자에서 발생되는 웰간 단차 문제를 해결할 뿐 아니라 더 나아가 기존 단차와 반대의 단차(p웰 영역이 n웰 영역보다 낮은 위치에 있도록 배치)를 갖도록 웰을 형성함으로써, p웰 영역에 형성되는 부가의 커패시터로 인한 단차의 보상을 웰 구성시 할 수 있게 하여 단차 문제를 보다 적극적으로 해결하고자 하는데 주 목적을 둔 것으로, 제3도 및 제4도에 도시된 각각의 실시예를 참조하여 그 구현 방법을 구체적으로 살펴보면 아래와 같다.
먼저, 제1 실시예로서 제3(a)도 내지 제3(f)도에 도시된 공정을 살펴본다.
우선, 제3(a)도에 도시된 바와 같이 반도체 기판인 p형 실리콘 기판(100) 상에 완충막인 산화막(102)을 열산화방식으로 50Å의 두께로 성장시키고, 저압화학기상증착법으로 산화가능막(oxidizable layer)인 폴리실리콘막(또는 비정질 실리콘막)(104)과 산화방지막인 실리콘 질화막(Si3N4)(106)을 각각 1000Å 및 500Å의 두께로 연속 증착한 후, 제1 웰 형성부의 실리콘 질화막(106)을 감광막 패턴(108)을 마스크로 한 사진식각공정을 이용하여 건식식각 방법으로 제거한다.
이어, 상기 식각 공정에 의해 폴리 실리콘막(104) 표면이 드러난 제1 웰 형성부의 실리콘 기판(100)에 인(phosphorus) 또는 알세닉(arsenic)을 1.0*1013, 160 KeV로 이온주입한 뒤, 상기 감광막 패턴(108)을 H2SO4/H2O2수용액에 디핑하여 제거하고, 1150℃, N2/O2 혼합가스 분위기하에서 열처리하여 드라이브-인 시킨다.
그 결과, 제3(b)도에 도시된 바와 같이 실리콘 기판(100) 내에는 n웰(110)이 형성되고, 상기 폴리 실리콘막(104) 상에는 완충막인 얇은 열 산화막(102)이 형성된다.
그 다음, 제3(c)도에 도시된 바와 같이 상기 실리콘 질화막(106)을 핫 인산에 담구어 제거하고, 노출된 폴리 실리콘막(104)을 HBr/C12가스 플라즈마(plasma)로 건식식각하여 제거한 후, 제2 웰 형성부의 실리콘 기판(100)에 보론을 5.0*1012ions/㎠, 60 KeV 조건으로 이온주입 한다.
그후, 1150℃에서 열처리하여 드라이브-인 시킴으로써, 제3(d)도에 도시된 바와 같이 상기 실리콘 기판 내에는 p웰(112)이 형성되고, 상기 열산화막(102) 상에는 50Å 두께의 산화막이 성장되어 총 산화막(102)의 두께가 100Å이 된다.
이어, 로커스(LOCOS: local oxidation of silicon)법에 의한 소자분리(isolation) 공정을 진행하기 위하여 상기 열산화막(102) 전면에 1400Å 두께의 실리콘 질화막을 다시 증착한 뒤, 사진식각공정으로 필드영역의 실리콘 질화막을 다시 증착한 뒤, 사진식각공정으로 필드영역의 실리콘 질화막을 제거하여 액티브영역 상에만 실리콘 질화막(114)이 남도록 한다.
계속해서, 제3(e)도에 도시된 바와 같이 1000℃, H2/O2분위기하에서 4hrs. 동안 열처리 시킨다. 그 결과, 노출된 실리콘이 산화되어 필드영역에 5000Å 두께의 격리막(116)이 성장되며, (A) 부분은 폴리 실리콘 버퍼드(buffered)에 의한 소자분리 구조를 가지게 된다.
이때, 상기 도면으로부터 셀 영역(p웰 영역)보다 주변회로 영역(n웰 영역)이 d''만큼 단차가 더 높게 형성되었음을 알 수 있다. 따라서, 셀 영역의 커패시터에 의해 상승하는 단차를 웰 구조에서 보상할 수 있게 되므로 평탄화 측면에서 배선 공정을 보다 유리하게 실시할 수 있게 된다.
마지막으로, 제3(f)도에 도시된 바와 같이 상기 액티브영역 상에 형성된 실리콘 질화막(114)을 핫 인산 용액에 담구어 제거하고, 연이어 상기 열산화막(102) 및 폴리 실리콘막(104)을 제거함으로써, 소자분리가 완료된 상태의 웰 형성 공정을 완료한다. 이때, 상기 폴리 실리콘막(104)은 건식식각이나 습식식각법 중 선택된 어느 하나로 제거되며, 상기 열산화막(102)은 HF에 디핑하여 제거된다. 이후 공정은 일반적인 CMOS 제조 공정을 따르므로 여기서는 설명을 생략한다.
따라서, 동일 두께의 격리막(116)을 성장시킬 경우 n웰 영역의 격리막이 p웰 영역의 격리막 보다 실리콘 기판 표면으로부터 높아지게 되어 기존의 트윈 웰 구조와는 반대되는 단차를 얻게 된다.
이는 DRAM 셀에서 기존에 존재하는 n웰의 낮은 단차의 문제를 극복할 수 있을 뿐 아니라 더 나아가서는 n웰 영역의 높이가 p웰 영역 보다 높게 되어 p웰 위에 형성된 커패시터로 인한 단차의 증가 문제를 상당히 개선시킬 수 있음을 뜻한다.
한편, 상기 공정을 다소 변형한 형태로서 제4(a)도 내지 제4(d)도에 도시된 제2 실시예를 통해 상기 p웰 및 n웰 간의 단차를 제거하는 방법을 살펴보면 다음과 같다.
우선, 제1 실시예에서 언급된 공정과 동일한 방법으로 제4(a)도에 도시된 패턴을 형성한 후, 제1 웰 형성부의 실리콘 기판(100)에 인(phosphorus) 또는 알세닉(arsenic)을 1.0*1013, 160 KeV로 이온주입하고, 상기 감광막 패턴(108)을 H2SO4/ H2O2수용액에 담구어 제거한다.
그후, 제4(b)도에 도시된 바와 같이 열산화 분위기하에서 열처리 공정을 실시하여 상기 폴리 실리콘막(104)을 전부 산화시킴과 동시에 이온 주입된 상기 인 또는 알세닉을 확산시켜 n웰(110)을 형성한다. 이때, 열처리에 의한 산화막(B) 형성 공정은 노출된 폴리 실리콘만 산화시켜 기판은 산화되지 않도록 할 수도 있고, 또는 기판 일부까지(점선 부분)약간 산화되도록 공정을 진행할 수도 있다.
그 다음, 제4(c)도에 도시된 바와 같이 제2 웰 형성부의 실리콘 질화막(106)과 폴리 실리콘막(104)을 순차적으로 제거하고, 상기 n웰(110) 위에 형성된 산화막(B)을 마스크로 기판에 보론 이온을 5.0*1012ions/㎠, 80 KeV로 이온주입한다.
이때, 상기 실리콘 질화막(106)은 핫 인산에 담구어 제거하고, 노출된 폴리 실리콘막(104)은 HBr/Cl2 가스 플라즈마(plasma)로 건식식각하여 제거한다.
이후, 1150℃에서 열처리하여 드라이브-인 시킴으로써 상기 실리콘 기판 내에는 p웰(112)을 형성하고, 상기 산화막(102),(B) 상에는 얇은 두께의 열산화막을 성장시킨다.
계속해서, 상기 n웰(110) 및 p웰(112) 상의 열산화막(102),(B)을 HF에 담구어 모두 제거함으로써 본 공정을 완료한다.
그 결과, 상기 도면에서 알 수 있듯이 n웰(110)과 p웰(112) 간의 단차가 없거나, 혹은 상기 폴리 실리콘(104)의 열처리에 의한 산화공정시 기판의 일부까지 산화처리하였을 경우에 한해서 n웰(110) 영역이 p웰(112) 영역보다 약간 낮아진 형태의 미소 단차를 갖는 구조의 트윈 웰을 형성하게 된다.
상술한 바와 같이 본 발명에 의하면, n웰 영역과 p웰 영역간의 단차를 제거할 뿐 아니라 더 나아가서는 n웰 영역을 p웰 영역보다 단차를 더 높게 형성함으로써, 트윈 웰 구조를 갖는 CMOS 반도체 소자 제조시 n웰과 p웰 간의 단차로 인하여 패턴 형성시 야기되던 패턴의 라인 폭(line width) 변화(variation)에 의한 소자의 특성저하를 방지할 수 있게 되고, DRAM 소자에서 p웰 영역에 탑재된 커패시터로 인해 증대된 단차를 보상할 수 있게 되어, 고집적 소자에서의 배선패턴 형성 공정을 보다 용이하게 실시할 수 있을 뿐 아니라 이로 인해 배선의 신뢰성을 향상시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Claims (2)

  1. 반도체 기판 위를 제1 웰 형성영역과 제2 웰 형성영역으로 한정하는 단계와, 상기 반도체기판위에 제1 산화막, 실리콘막 및 질화막을 순차적으로 형성하는 단계와; 상기 제1 웰 형성영역내의 상기 질화막을 제거한후 이온주입을 하는 단계와; 상기 제1 웰 형성영역내의 상기 실리콘막의 일부를 산화시켜 상기 실리콘막에 제2 산화막을 형성하는 단계와; 상기 제2 웰 형성영역내의 상기 질화막 및 상기 실리콘막을 제거한 후 이온주입을 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  2. 제1항에 있어서, 상기 제2 산화막을 형성하는 단계는 상기 제1 웰 형성영역내의 상기 실리콘막을 모두 산화시켜 제2 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
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