KR970008569A - 반도체 소자의 웰 형성방법 - Google Patents
반도체 소자의 웰 형성방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract 11
- 239000003963 antioxidant agent Substances 0.000 claims abstract 4
- 230000003078 antioxidant effect Effects 0.000 claims abstract 4
- 238000005468 ion implantation Methods 0.000 claims abstract 4
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract 2
- 238000010438 heat treatment Methods 0.000 claims 5
- 239000012535 impurity Substances 0.000 claims 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 238000001039 wet etching Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract 2
- 230000006866 deterioration Effects 0.000 abstract 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
본 발명은 반도체 소자의 웰 형성방법에 관한 것으로, 반도체 기판위에 완충막 및 산화가능막을 순차적으로 형성하는 공정과; 상기 산화가능막 상에 산화방지막을 형성하는 공정과; 제1웰 형성부의 상기 산화방지막을 제거하는 공정과; 제1웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제1웰을 형성하는 공정과;제2웰 형성부의 상기 산화방지막 및 상기 산화가능막을 제거하는 공정 및 ; 제2웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제2웰을 형성하는 공정을 구비하여 웰 제조를 완료하므로써, 1)트윈 웰 구조를 갖는 CMOS 반도체 소자 제조시 n웰과 p웰 간의 단차로 인하여 패턴 형성시 야기되던 패턴의 라인 폭(line width) 변화(variation)에 의한 소자의 특성저하를 방지할 수 있게 되고, 2)DRAM 소자에게 p웰 영역에 탑재된 커패시터로 인해 증대된 단차를 보상할 수 있게 되어, 고집적 소자에서의 배선패턴 형성 공정을 보다 용이하게 실시할 수 있을 뿐 아니라 이로 인해 배선의 신뢰성을 향상시킬 수 있는 고신뢰성이 반도체 소자를 구현할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3(가)도 내지 제3(바)도는 본 발명의 제1실시예에 따른 반도체 소자의 웰 형성방법을 도시한 공정수순도.
Claims (13)
- 반도체 기판 위에 완충막 및 산화가능막을 순차적으로 형성하는 공정과; 상기 산화가능막 상에 산화방지막을 형성하는 공정과; 제1웰 형성부의 상기 산화방지막을 제거하는 공정과; 제1웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제1웰을 형성하는 공정과; 제2웰 형성부의 상기 산화방지막 및 상기 산화가능막을 제거하는 공정 및; 제2웰 형성부의 상기 반도체 기판에 이온주입 및 열공정을 실시하여 기판 내에 제2웰을 형성하는 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 제1웰은 n형 불순물을 확산시켜 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 제2웰은 p형 불순물을 확산시켜 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서 ,상기 제2웰 형성시 열처리 공정은 미량의 산소분위기하에 실시하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 산화가능막은 다결정 실리콘이나 비정질 실리콘 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제2항에 있어서, 상기 제1웰 형성시 도핑되는 n형 불순물은 인이나 알세닉 중 선택된 어느 하나로 이온주입되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 또는 제5항에 잇어서, 상기 산화가능막 제거공정은 HBr/Cl2가 가스 플라즈마를 이용한 건식식각이나 혹은 습식식각 중 선택된 어느 하나로 실시하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 제1웰 형성 공정시 상기 산화가능막 상에 얇은 산화막이 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 반도체 소자의 웰 형성방법은 상기 제2웰 및 산화가능막 상에 형성된 완충막 위의 액티브영역에 마스크 패턴을 형성하는 공정과; 상기 마스크 패턴을 이용한 열처리 공정으로 필드영역에 격리막을 성장시키는 공정 및 ; 상기 마스크 패턴과 산화가능막 및 액티브영역에 완충막을 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제9항에 잇어서, 상기 마스크 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제1항에 있어서, 상기 제1웰 형성시 열처리 공정에 의해 상기 산화가능막이 전부 산화되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제11항에 있어서, 상기 제1웰은 열처리 공정에 의해 상기 산화막과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제11항에 있어서, 상기 제1웰은 열처리 공정에 의해 상기 산화가능막을 포함한 기판 일부까지 산화되는 것을 특징으로 하는 반도체 소자의 웰 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950022475A KR0179831B1 (ko) | 1995-07-27 | 1995-07-27 | 반도체 소자의 웰 형성방법 |
JP7339784A JP2886125B2 (ja) | 1995-07-27 | 1995-12-27 | 半導体素子のウェル形成方法 |
US08/582,264 US5637524A (en) | 1995-07-27 | 1996-01-03 | Method for forming wells of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950022475A KR0179831B1 (ko) | 1995-07-27 | 1995-07-27 | 반도체 소자의 웰 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970008569A true KR970008569A (ko) | 1997-02-24 |
KR0179831B1 KR0179831B1 (ko) | 1999-03-20 |
Family
ID=19421771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950022475A KR0179831B1 (ko) | 1995-07-27 | 1995-07-27 | 반도체 소자의 웰 형성방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5637524A (ko) |
JP (1) | JP2886125B2 (ko) |
KR (1) | KR0179831B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100324931B1 (ko) * | 1999-01-22 | 2002-02-28 | 박종섭 | 반도체장치 및 그의 제조방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100223926B1 (ko) * | 1996-10-30 | 1999-10-15 | 구본준 | 반도체 소자의 웰 형성 방법 |
JP2003258120A (ja) * | 2002-03-07 | 2003-09-12 | Seiko Epson Corp | 半導体装置の製造方法 |
KR100609538B1 (ko) * | 2002-11-28 | 2006-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR20040060474A (ko) * | 2002-12-30 | 2004-07-06 | 동부전자 주식회사 | 임베디드 반도체 장치의 소자 분리 구조물의 형성 방법 |
US7642181B2 (en) * | 2006-01-30 | 2010-01-05 | Atmel Corporation | LOCOS self-aligned twin well with a co-planar silicon surface |
KR100987794B1 (ko) * | 2008-12-22 | 2010-10-13 | 한국전자통신연구원 | 반도체 장치의 제조 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
JPH03129818A (ja) * | 1989-10-16 | 1991-06-03 | Nec Corp | 半導体装置の製造方法 |
US5225365A (en) * | 1992-03-30 | 1993-07-06 | Motorola, Inc. | Method of making a substantially planar semiconductor surface |
US5256563A (en) * | 1992-04-16 | 1993-10-26 | Texas Instruments Incorporated | Doped well structure and method for semiconductor technologies |
JP2953897B2 (ja) * | 1992-08-10 | 1999-09-27 | シャープ株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-07-27 KR KR1019950022475A patent/KR0179831B1/ko not_active IP Right Cessation
- 1995-12-27 JP JP7339784A patent/JP2886125B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-03 US US08/582,264 patent/US5637524A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100324931B1 (ko) * | 1999-01-22 | 2002-02-28 | 박종섭 | 반도체장치 및 그의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
US5637524A (en) | 1997-06-10 |
JPH0945788A (ja) | 1997-02-14 |
KR0179831B1 (ko) | 1999-03-20 |
JP2886125B2 (ja) | 1999-04-26 |
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