KR970013206A - 반도체 디바이스 제조 방법 - Google Patents

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신야 니시오
후미아끼 사이또
히데오 나가사와
도시유끼 가에리야마
조성수
히사오 아사꾸라
준 무라따
요시다까 다다끼
도시히로 세끼구찌
게이조 기와기따
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윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
가나이 쯔도무
가부시끼 가이샤 히다찌 세이사꾸쇼
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Abstract

딥 월의 형성과 양립할 수 있는 LOCOS로 인한 잔류 스트레스를 효과적으로 제거하므로써 불순물 농도 및 미세 패터닝을 제어하는 반도체 디바이스 인에이블 방법이 개시되어 있다. 선택적 산화층은 반도체 기판, 예를 드렴 p-형 실리콘 기판(1)의 주 평면 상에서 소자 영역들을 분리하기 위해 형성된다. 마스크(예를 들어, 포토레지스트, 47)는 선택적 산화층을 갖는 표면 상에 형성되고, 반도체 기판과 반대 도전형을 갖는 불순물(예를 들어, 인)은 오프닝을 통해 마스크 내로 유입된다. 그 다음, 선택적 산화막은 고온 처리에 의해 어닐링되며, 딥 웰(예를 들면, N형 딥 웰, 50)이 불순물을 유입시키므로써 형성된다.

Description

반도체 디바이스 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예인 동적 RAM의 제조 공정 중의 한 스테이지를 도시하는 주요 부분의 단면도

Claims (5)

  1. 반도체 디바이스 제조 방법에 있어서, 반도체 기판의 한 주 평면 상에서 소자 영역 분리를 위한 선택적 산화층을 형성하는 단계; 상기 기판 표면 및 상기 선택적 산화층상에 제1마스크를 형성하고 이 제1마스크내의 오프닝(opening)을 통해 상기 반도체 기판과 반대되는 도전형의 불순물을 유입하여, 제1딥 웰(deep well)을 형성하는 단계; 및 상기 제1 딥 웰이 불순물을 유입하므로써 형성될 때 고온 처리에 의해 상기 선택적 산화층을 동시에 어닐링(annealing)하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법
  2. 제1항에 있어서, (ⅰ) 딥 웰이 형성되는 제1소자 영역 및 (ⅱ) 딥 웰이 형성되지 않는 제2소자 영역을 선택적 산화막에 의해 형성한 후에, 상기 기판 표면 및 상기 선택적 산화층 상에 제2마스크를 형성하는 단계; 상기 제2마스크 내의 오프닝을 통해 상기 제2소자 영역 및 상기 딥 웰 내에 상기 반도체 기판과 동일한 도전형의 불순물을 유입하여, 시트 저항(sheet resistance)을 낮추기 위한 저-저항 삽입 영역(low-resistance embedded region)을 형성하는 단계; 상기 제2마스크를 사용하여 소자 분리용 분순물 유입 영역(impurity introducing region)을 형성하기 위해 상기 불순물과 동일한 도전형의 불순물을 상기 저-저항 삽입 영역내에 유입하는 단계; 및 상기 마스크를 그대로 사용하여, 상기 표면의 불순물 농도를 결정하기 위해 상기 불순물 유입 영역내에 상기 동일한 도전형의 불순물을 유입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법
  3. 제2항에 있어서, 내부에 딥 웹이 형성되어 있지 않거나 상기 반도체 기판과 동일한 도전형의 불순물이 유입되지 않는 제3소자 영역을 형성하는 단계; 불순물 유입 영역이 형성되도록, 상기 반도체 기판과 반대되는 도전형의 불순물이 선택적 산화막을 구비한 표면상에 형성된 마스크의 오프닝 게이트(opening gate)로부터 유입되는 단계; 및 소자 분리용 유입 영역이 형성되도록, 상기 마스크를 그대로 사용하여, 상기 반대 도전형의 상기 불순물이 상기 불순물 유입 영역내에 유입되는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법
  4. 제2항 또는 제3항에 있어서, 상기 유입된 불순물의 농도가 변하지 않도록 상기 각각의 불순물이 유입된 후에 어닐링 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법
  5. 제2항 또는 제4항중 한항에 있어서, 상기 제1 및 제2소자 영역내에 상기 반도체 기판과 반대되는 도전형의 도전성 채널을 갖는 절연 게이트 전계효과 트랜지스터를 형성한 후에, 제3소자 영역내에 상기 반도체 기판과 동일한 도전형의 도전성 채널을 갖는 절연 게이트 전계효과 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법
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