JP3331798B2 - 不純物層の分離領域形成方法 - Google Patents
不純物層の分離領域形成方法Info
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- JP3331798B2 JP3331798B2 JP01025095A JP1025095A JP3331798B2 JP 3331798 B2 JP3331798 B2 JP 3331798B2 JP 01025095 A JP01025095 A JP 01025095A JP 1025095 A JP1025095 A JP 1025095A JP 3331798 B2 JP3331798 B2 JP 3331798B2
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Description
【０００１】
【産業上の利用分野】本発明は不純物層の分離領域形成
方法に関し、特には半導体装置の製造工程で基板の表面
層に形成される不純物層を分離する分離領域の形成方法
に関する。
方法に関し、特には半導体装置の製造工程で基板の表面
層に形成される不純物層を分離する分離領域の形成方法
に関する。
【０００２】
【従来の技術】例えば、ＣＭＯＳ構成のトランジスタ回
路では、基板の表面層に形成されるＮｗｅｌｌ層とＰｗ
ｅｌｌ層との界面にトレンチを配置し、これによって上
記Ｎｗｅｌｌ層とＰｗｅｌｌ層とを分離している。上記
トレンチからなる分離領域を形成する場合には、先ず、
第１のレジストパターンをマスクにしたエッチングを行
い、これによって基板に上記トレンチを形成する。次い
で、上記第１のレジストパターンを除去した後、新たに
形成した第２のレジストパターンをマスクにしてＮｗｅ
ｌｌ層を形成するイオン注入を行う。その後、上記第２
のレジストパターンを除去した後、新たに形成した第３
のレジストパターンをマスクにしてＰｗｅｌｌ層を形成
するイオン注入を行う。
路では、基板の表面層に形成されるＮｗｅｌｌ層とＰｗ
ｅｌｌ層との界面にトレンチを配置し、これによって上
記Ｎｗｅｌｌ層とＰｗｅｌｌ層とを分離している。上記
トレンチからなる分離領域を形成する場合には、先ず、
第１のレジストパターンをマスクにしたエッチングを行
い、これによって基板に上記トレンチを形成する。次い
で、上記第１のレジストパターンを除去した後、新たに
形成した第２のレジストパターンをマスクにしてＮｗｅ
ｌｌ層を形成するイオン注入を行う。その後、上記第２
のレジストパターンを除去した後、新たに形成した第３
のレジストパターンをマスクにしてＰｗｅｌｌ層を形成
するイオン注入を行う。
【０００３】
【発明が解決しようとする課題】以上のように、上記の
分離領域の形成方法では、Ｎｗｅｌｌ層及びＰｗｅｌｌ
層を形成するための第２及び第３のレジストパターンと
は別に、分離領域形成用の第１のレジストパターンを基
板上に形成しなければならない。このため、分離領域の
形成に手間がかかる。
分離領域の形成方法では、Ｎｗｅｌｌ層及びＰｗｅｌｌ
層を形成するための第２及び第３のレジストパターンと
は別に、分離領域形成用の第１のレジストパターンを基
板上に形成しなければならない。このため、分離領域の
形成に手間がかかる。
【０００４】さらに、上記分離領域の形成方法では、形
成したトレンチに対してＰｗｅｌｌ層及びＮｗｅｌｌ層
を形成するための第２及び第３のレジストパターンの位
置合わせを行う必要がある。このため、Ｐｗｅｌｌ層，
Ｎｗｅｌｌ層を確実に分離するためには、Ｐｗｅｌｌ
層，Ｎｗｅｌｌ層を形成するための第２及び第３のレジ
ストパターンの合わせ余裕の幅よりも上記分離領域を構
成するトレンチの幅を大きく設定しなければならない。
例えば、第２及び第３のレジストパターンの合わせ余裕
の幅が±αである場合、トレンチ幅はｘ≧α×２でかつ
分離能力が得られる値に設定する必要がある。これは、
分離領域の幅の縮小化を制限する要因になっている。
成したトレンチに対してＰｗｅｌｌ層及びＮｗｅｌｌ層
を形成するための第２及び第３のレジストパターンの位
置合わせを行う必要がある。このため、Ｐｗｅｌｌ層，
Ｎｗｅｌｌ層を確実に分離するためには、Ｐｗｅｌｌ
層，Ｎｗｅｌｌ層を形成するための第２及び第３のレジ
ストパターンの合わせ余裕の幅よりも上記分離領域を構
成するトレンチの幅を大きく設定しなければならない。
例えば、第２及び第３のレジストパターンの合わせ余裕
の幅が±αである場合、トレンチ幅はｘ≧α×２でかつ
分離能力が得られる値に設定する必要がある。これは、
分離領域の幅の縮小化を制限する要因になっている。
【０００５】そこで本発明は、上記の課題を解決する不
純物層の分離領域形成方法を提供することを目的とす
る。
純物層の分離領域形成方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、基板の表面層に隣あって形成される第１不
純物層と第２不純物層とを分離する方法であり、以下の
手順で行う。第１工程では、基板上に保護膜を形成し当
該保護膜上に第１のレジストパターンを形成する。その
後、上記第１のレジストパターンをマスクにして、上記
基板中に上記第１不純物層を形成する第１の不純物をイ
オン注入すると共に上記保護膜を除去する。第２工程で
は、上記第１のレジストパターンを除去した後、上記保
護膜との間にトレンチを形成する基板部分を露出させか
つ上記第１不純物層の上方を覆う状態で第２のレジスト
パターンを形成する。第３工程では、上記第２のレジス
トパターンをマスクにして上記基板中に上記第２不純物
層を形成する第２の不純物をイオン注入する。第４工程
では、上記第２のレジストパターンと上記保護膜とをマ
スクにしたエッチングによって、上記基板に上記第１及
び第２不純物層よりも深いトレンチを形成する。
の本発明は、基板の表面層に隣あって形成される第１不
純物層と第２不純物層とを分離する方法であり、以下の
手順で行う。第１工程では、基板上に保護膜を形成し当
該保護膜上に第１のレジストパターンを形成する。その
後、上記第１のレジストパターンをマスクにして、上記
基板中に上記第１不純物層を形成する第１の不純物をイ
オン注入すると共に上記保護膜を除去する。第２工程で
は、上記第１のレジストパターンを除去した後、上記保
護膜との間にトレンチを形成する基板部分を露出させか
つ上記第１不純物層の上方を覆う状態で第２のレジスト
パターンを形成する。第３工程では、上記第２のレジス
トパターンをマスクにして上記基板中に上記第２不純物
層を形成する第２の不純物をイオン注入する。第４工程
では、上記第２のレジストパターンと上記保護膜とをマ
スクにしたエッチングによって、上記基板に上記第１及
び第２不純物層よりも深いトレンチを形成する。
【０００７】
【作用】上記不純物層の分離領域形成方法では、第１の
レジストパターンを用いて第１不純物層の形成と保護膜
のパターン化が行われ、第２のレジストパターンを用い
て第２不純物層の形成が行われ、パターン化された保護
膜と第２のレジストパターンを用いて分離領域となるト
レンチが形成される。このため、２種類のレジストパタ
ーンを用いて第１不純物層，第２不純物層及び上記トレ
ンチが形成される。このため、分離領域を構成するトレ
ンチは、当該トレンチを形成するためのみの特別なレジ
ストパターンを用いることなく基板に形成される。
レジストパターンを用いて第１不純物層の形成と保護膜
のパターン化が行われ、第２のレジストパターンを用い
て第２不純物層の形成が行われ、パターン化された保護
膜と第２のレジストパターンを用いて分離領域となるト
レンチが形成される。このため、２種類のレジストパタ
ーンを用いて第１不純物層，第２不純物層及び上記トレ
ンチが形成される。このため、分離領域を構成するトレ
ンチは、当該トレンチを形成するためのみの特別なレジ
ストパターンを用いることなく基板に形成される。
【０００８】また、パターン化された保護膜とこの保護
膜に対して位置合わせを行った第２のレジストパターン
とをマスクにしたエッチングによって上記トレンチを形
成することから、当該トレンチの設定幅は形成可能な最
小トレンチ幅と第２のレジストパターンの一方向への合
わせ余裕の幅とを加えた値になる。
膜に対して位置合わせを行った第２のレジストパターン
とをマスクにしたエッチングによって上記トレンチを形
成することから、当該トレンチの設定幅は形成可能な最
小トレンチ幅と第２のレジストパターンの一方向への合
わせ余裕の幅とを加えた値になる。
【０００９】
【実施例】以下、本発明の実施例を図１及び図２の工程
図に基づいて説明する。ここでは、ＣＭＯＳトランジス
タのＮｗｅｌｌ層とＰｗｅｌｌ層とを分離する分離領域
を形成する場合を例に取って実施例の説明を行う。先
ず、図１（１）に示す第１工程では、例えばシリコンか
らなる基板１１上に、窒化シリコンからなる保護膜１２
を成膜する。この保護膜１２は、当該保護膜１２上から
基板１１中にイオン注入によって不純物が導入され、か
つ基板１１のエッチングの際に当該保護膜１２がエッチ
ングマスクとして機能する膜厚とし、ここでは例えば３
００ｎｍ程度の膜厚で成膜する。尚、保護膜１２は、基
板１１の材質に対してエッチング選択比が取れる材質を
用いることとし、例えば基板１１がベアシリコンである
場合には酸化シリコンを保護膜として用いても良い。
図に基づいて説明する。ここでは、ＣＭＯＳトランジス
タのＮｗｅｌｌ層とＰｗｅｌｌ層とを分離する分離領域
を形成する場合を例に取って実施例の説明を行う。先
ず、図１（１）に示す第１工程では、例えばシリコンか
らなる基板１１上に、窒化シリコンからなる保護膜１２
を成膜する。この保護膜１２は、当該保護膜１２上から
基板１１中にイオン注入によって不純物が導入され、か
つ基板１１のエッチングの際に当該保護膜１２がエッチ
ングマスクとして機能する膜厚とし、ここでは例えば３
００ｎｍ程度の膜厚で成膜する。尚、保護膜１２は、基
板１１の材質に対してエッチング選択比が取れる材質を
用いることとし、例えば基板１１がベアシリコンである
場合には酸化シリコンを保護膜として用いても良い。
【００１０】次に、保護膜１２の上面にレジスト膜を形
成した後、リソグラフィーによって当該レジスト膜をパ
ターニングして第１のレジストパターン１３を形成す
る。この第１のレジストパターン１３は、第２不純物層
となるＮｗｅｌｌ層の上方を覆う状態で形成することと
する。
成した後、リソグラフィーによって当該レジスト膜をパ
ターニングして第１のレジストパターン１３を形成す
る。この第１のレジストパターン１３は、第２不純物層
となるＮｗｅｌｌ層の上方を覆う状態で形成することと
する。
【００１１】その後、第１のレジストパターン１３をマ
スクにして、保護膜１２上から基板１１の表面層に第１
不純物層１４となるＰｗｅｌｌ層を形成するための第１
の不純物１５をイオン注入する。例えば、ここでは、第
１の不純物１５としてホウ素を用いることとする。そし
て、３００ｋｅｖの注入エネルギーで、１．６×１０ 13
ｃｍ-2のドーズ量だけイオン注入を行う。
スクにして、保護膜１２上から基板１１の表面層に第１
不純物層１４となるＰｗｅｌｌ層を形成するための第１
の不純物１５をイオン注入する。例えば、ここでは、第
１の不純物１５としてホウ素を用いることとする。そし
て、３００ｋｅｖの注入エネルギーで、１．６×１０ 13
ｃｍ-2のドーズ量だけイオン注入を行う。
【００１２】次に、第１のレジストパターン１３をマス
クにして、保護膜１２の露出部分をエッチング除去す
る。これによって、保護膜１２をパターン化する。尚、
例えば基板１１の表面が酸化膜で覆われている場合のよ
うに、上記第１の不純物１５の注入によるシリコン表面
の荒れを考慮する必要がない場合には、上記第１の不純
物１５の注入工程と保護膜１２のパターン化工程とを逆
の手順で行っても良い。
クにして、保護膜１２の露出部分をエッチング除去す
る。これによって、保護膜１２をパターン化する。尚、
例えば基板１１の表面が酸化膜で覆われている場合のよ
うに、上記第１の不純物１５の注入によるシリコン表面
の荒れを考慮する必要がない場合には、上記第１の不純
物１５の注入工程と保護膜１２のパターン化工程とを逆
の手順で行っても良い。
【００１３】次の図１（２）に示す第２工程では、上記
第１のレジストパターン１３を除去した後、基板上に第
２のレジストパターン１６を形成する。第２のレジスト
パターン１６は、パターン化された保護膜１２との間に
トレンチからなる分離領域を形成する基板部分１１ａを
露出させ、かつ上記第１不純物層１４の上方を覆う状態
で形成する。ここで、トレンチ形成が可能な最小幅を
ｗ，第２のレジストパターン１６の保護膜１２方向への
合わせ余裕幅を＋αとした場合、上記パターン化された
保護膜１２と第２のレジストパターン１６との間隔の設
定値は、Ｘ≧ｗ＋αとなる。
第１のレジストパターン１３を除去した後、基板上に第
２のレジストパターン１６を形成する。第２のレジスト
パターン１６は、パターン化された保護膜１２との間に
トレンチからなる分離領域を形成する基板部分１１ａを
露出させ、かつ上記第１不純物層１４の上方を覆う状態
で形成する。ここで、トレンチ形成が可能な最小幅を
ｗ，第２のレジストパターン１６の保護膜１２方向への
合わせ余裕幅を＋αとした場合、上記パターン化された
保護膜１２と第２のレジストパターン１６との間隔の設
定値は、Ｘ≧ｗ＋αとなる。
【００１４】その後、図１（３）に示す第３工程では、
上記第２のレジストパターン１６をマスクにして、保護
膜１２上から基板１１の表面層に第２不純物層１７とな
るＮｗｅｌｌ層を形成するための第２の不純物１８をイ
オン注入する。ここでは例えば、第２の不純物１８とし
てリンを用いることとする。そして、５００ｋｅｖの注
入エネルギーで、８．０×１０12ｃｍ-2のドーズ量だけ
イオン注入を行う。
上記第２のレジストパターン１６をマスクにして、保護
膜１２上から基板１１の表面層に第２不純物層１７とな
るＮｗｅｌｌ層を形成するための第２の不純物１８をイ
オン注入する。ここでは例えば、第２の不純物１８とし
てリンを用いることとする。そして、５００ｋｅｖの注
入エネルギーで、８．０×１０12ｃｍ-2のドーズ量だけ
イオン注入を行う。
【００１５】次に、図１（４）に示す第４工程では、上
記第２のレジストパターン１６と上記パターン化された
保護膜１２とをマスクにして基板１１をエッチングし、
これによって基板１１にトレンチ１９を形成する。この
トレンチ１９は、上記第１及び第２不純物層１４，１７
よりも深く形成することとし、ここでは例えば１μｍ程
度の深さに形成する。そして、このトレンチ１９を分離
領域１９とする。
記第２のレジストパターン１６と上記パターン化された
保護膜１２とをマスクにして基板１１をエッチングし、
これによって基板１１にトレンチ１９を形成する。この
トレンチ１９は、上記第１及び第２不純物層１４，１７
よりも深く形成することとし、ここでは例えば１μｍ程
度の深さに形成する。そして、このトレンチ１９を分離
領域１９とする。
【００１６】上記のようにして第１不純物層１４と第２
不純物層１７とを分離する分離領域１９を形成した後、
図２（５）に示すように、基板１１上から第２のレジス
トパターン（１６）と保護膜（１２）とを除去する。次
いで、図２（６）に示すように、トレンチ１９の内壁を
含む基板１１の露出表面を酸化させ、膜厚２０ｎｍ程度
の酸化膜２１を成長させる。その後、図２（７）に示す
ように、ＣＶＤ法によって、酸化膜２１上にトレンチ１
９の内部を埋め込む状態でポリシリコン膜２２を成膜す
る。次に、図２（８）に示すように、上記ポリシリコン
膜２２をエッチバックし、トレンチ１９の内部にのみポ
リシリコン膜２２を残す。
不純物層１７とを分離する分離領域１９を形成した後、
図２（５）に示すように、基板１１上から第２のレジス
トパターン（１６）と保護膜（１２）とを除去する。次
いで、図２（６）に示すように、トレンチ１９の内壁を
含む基板１１の露出表面を酸化させ、膜厚２０ｎｍ程度
の酸化膜２１を成長させる。その後、図２（７）に示す
ように、ＣＶＤ法によって、酸化膜２１上にトレンチ１
９の内部を埋め込む状態でポリシリコン膜２２を成膜す
る。次に、図２（８）に示すように、上記ポリシリコン
膜２２をエッチバックし、トレンチ１９の内部にのみポ
リシリコン膜２２を残す。
【００１７】上記のようにして形成された分離領域１９
は、当該分離領域１９を構成するトレンチ１９を形成す
るためのみの特別なレジストパターンを用いることなく
基板１１に形成される。
は、当該分離領域１９を構成するトレンチ１９を形成す
るためのみの特別なレジストパターンを用いることなく
基板１１に形成される。
【００１８】また、例えば、レジストパターンの合わせ
ずれ余裕が±α＝０．２μｍであり、１μｍの深さのト
レンチが形成可能な最小トレンチ幅がｗ＝０．１μｍで
ある場合、トレンチ１９の設定幅は上記のようにＸ≧ｗ
＋α＝０．１＋０．２＝０．３μｍでかつ分離能力が得
られる値にすることが可能である。ここで、従来の方法
でのトレンチの設定幅は、ｘ≧α×２＝０．２×２＝
０．４μｍでかつ分離能力が得られる値である。このこ
とから、トレンチが形成可能な最小トレンチ幅ｗが、一
方向へのレジストパターンの合わせずれ余裕αよりも小
さい場合には、従来よりもトレンチ１９の設定幅Ｘを縮
小することが可能になる。
ずれ余裕が±α＝０．２μｍであり、１μｍの深さのト
レンチが形成可能な最小トレンチ幅がｗ＝０．１μｍで
ある場合、トレンチ１９の設定幅は上記のようにＸ≧ｗ
＋α＝０．１＋０．２＝０．３μｍでかつ分離能力が得
られる値にすることが可能である。ここで、従来の方法
でのトレンチの設定幅は、ｘ≧α×２＝０．２×２＝
０．４μｍでかつ分離能力が得られる値である。このこ
とから、トレンチが形成可能な最小トレンチ幅ｗが、一
方向へのレジストパターンの合わせずれ余裕αよりも小
さい場合には、従来よりもトレンチ１９の設定幅Ｘを縮
小することが可能になる。
【００１９】上記実施例では、ＣＭＯＳトランジスタの
Ｎｗｅｌｌ層とＰｗｅｌｌ層とを分離する分離領域を形
成する場合を例に取って説明を行った。しかし、本発明
は、異なる濃度の第１及び第２不純物層または異なる深
さの第１及び第２不純物層等のように、それぞれ個別の
レジストパターンをマスクにしたイオン注入で形成され
る各不純物層を分離する分離領域を形成する場合に適用
可能である。
Ｎｗｅｌｌ層とＰｗｅｌｌ層とを分離する分離領域を形
成する場合を例に取って説明を行った。しかし、本発明
は、異なる濃度の第１及び第２不純物層または異なる深
さの第１及び第２不純物層等のように、それぞれ個別の
レジストパターンをマスクにしたイオン注入で形成され
る各不純物層を分離する分離領域を形成する場合に適用
可能である。
【００２０】
【発明の効果】以上、説明したように本発明によれば、
第１のレジストパターンを用いて第１不純物層の形成と
保護膜のパターン化を行い、第２のレジストパターンを
用いて第２不純物層の形成を行い、さらにパターン化さ
れた保護膜と上記第２のレジストパターンとを用いて分
離領域となるトレンチを形成することによって、トレン
チを形成するためのみの特別なレジストパターンを用い
ることなく当該トレンチを形成することができる。した
がって、分離領域の形成工程を簡素化することが可能に
なる。
第１のレジストパターンを用いて第１不純物層の形成と
保護膜のパターン化を行い、第２のレジストパターンを
用いて第２不純物層の形成を行い、さらにパターン化さ
れた保護膜と上記第２のレジストパターンとを用いて分
離領域となるトレンチを形成することによって、トレン
チを形成するためのみの特別なレジストパターンを用い
ることなく当該トレンチを形成することができる。した
がって、分離領域の形成工程を簡素化することが可能に
なる。
【００２１】また、上記トレンチを、パターン化された
保護膜とこの保護膜に対して位置合わせを行った第２の
レジストパターンとをマスクにしたエッチングによって
形成することで、当該トレンチの設定幅を形成可能な最
小トレンチ幅とパターン化された保護膜方向への第２の
レジストパターンの合わせ余裕の幅とを加えた値にする
ことができる。したがって、形成可能な最小トレンチ幅
が一方向への合わせ余裕の幅よりも小さい場合には、分
離領域の幅を縮小化することが可能になる。
保護膜とこの保護膜に対して位置合わせを行った第２の
レジストパターンとをマスクにしたエッチングによって
形成することで、当該トレンチの設定幅を形成可能な最
小トレンチ幅とパターン化された保護膜方向への第２の
レジストパターンの合わせ余裕の幅とを加えた値にする
ことができる。したがって、形成可能な最小トレンチ幅
が一方向への合わせ余裕の幅よりも小さい場合には、分
離領域の幅を縮小化することが可能になる。
【図１】実施例を示す第１図である。
【図２】実施例を示す第２図である。
１１ 基板 １２ 保護膜 １３ 第１のレジストパターン １４ 第１不純物層 １５ 第１の不純物 １６ 第２のレジストパターン １７ 第２不純物層 １８ 第２の不純物 １９ トレンチ，分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/8238 H01L 27/08 H01L 27/092
Claims (1)
- 【請求項１】 基板の表面層に隣あって形成される第１
不純物層と第２不純物層とを分離する分離領域の形成方
法であって、 前記基板上に当該基板とエッチング選択比がとれる材質
からなる保護膜を形成し、当該保護膜上に第１のレジス
トパターンを形成した後、前記第１のレジストパターン
をマスクにして前記基板中に前記第１不純物層を形成す
る第１の不純物をイオン注入すると共に前記保護膜を除
去する第１工程と、 前記第１のレジストパターンを除去した後、前記保護膜
との間にトレンチを形成する基板部分を露出させかつ前
記第１不純物層の上方を覆う状態で第２のレジストパタ
ーンを形成する第２工程と、 前記第２のレジストパターンをマスクにして前記基板中
に前記第２不純物層を形成する第２の不純物をイオン注
入する第３工程と、 前記第２のレジストパターンと前記保護膜とをマスクに
したエッチングによって、前記基板に前記第１及び第２
不純物層よりも深いトレンチからなる分離領域を形成す
る第４工程とを行うことを特徴とする不純物層の分離領
域形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01025095A JP3331798B2 (ja) | 1995-01-26 | 1995-01-26 | 不純物層の分離領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01025095A JP3331798B2 (ja) | 1995-01-26 | 1995-01-26 | 不純物層の分離領域形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203996A JPH08203996A (ja) | 1996-08-09 |
| JP3331798B2 true JP3331798B2 (ja) | 2002-10-07 |
Family
ID=11745072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01025095A Expired - Fee Related JP3331798B2 (ja) | 1995-01-26 | 1995-01-26 | 不純物層の分離領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331798B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3050166B2 (ja) * | 1997-05-30 | 2000-06-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11274418A (ja) * | 1998-03-25 | 1999-10-08 | Nec Corp | 半導体装置 |
| JP5162186B2 (ja) * | 2007-08-27 | 2013-03-13 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-01-26 JP JP01025095A patent/JP3331798B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08203996A (ja) | 1996-08-09 |
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