JPH0445979B2 - - Google Patents
Info
- Publication number
- JPH0445979B2 JPH0445979B2 JP56190640A JP19064081A JPH0445979B2 JP H0445979 B2 JPH0445979 B2 JP H0445979B2 JP 56190640 A JP56190640 A JP 56190640A JP 19064081 A JP19064081 A JP 19064081A JP H0445979 B2 JPH0445979 B2 JP H0445979B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- channel
- mask
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000010408 film Substances 0.000 description 36
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は半導体装置の製造方法に関する。
従来技術とその問題点
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイールド領域に厚い
絶縁膜を形成する事が行われている。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイールド領域に厚い
絶縁膜を形成する事が行われている。
従来このような素子間分離法としては選択酸化
法が良く知られている。これは素子形成領域を耐
酸化性マスク代表的にはシリコン窒化膜で覆い、
高温酸化を行つてフイールド領域に選択的に厚い
酸化膜を形成するものである。しかしこのような
選択酸化法においては上記高温酸化中、シリコン
窒化膜の端部からフイールド酸化膜が鳥のくちば
し（バーズピーク）状に食い込み、これが素子形
成領域の寸法誤差の原因となり、また集積回路の
高集積化の妨げとなる。またこのような従来選択
酸化法においては、フイールド酸化膜を形成後フ
イールド領域と素子形成領域にフイールド酸化膜
厚（約0.7〜1.0μｍ）の約半分程度の表面段差が
形成される。これが後々の工程まで段差として残
るため、その後のリソグラフイー精度の低下や金
属配線の段差部での信頼性を下げる原因となつて
いた。
法が良く知られている。これは素子形成領域を耐
酸化性マスク代表的にはシリコン窒化膜で覆い、
高温酸化を行つてフイールド領域に選択的に厚い
酸化膜を形成するものである。しかしこのような
選択酸化法においては上記高温酸化中、シリコン
窒化膜の端部からフイールド酸化膜が鳥のくちば
し（バーズピーク）状に食い込み、これが素子形
成領域の寸法誤差の原因となり、また集積回路の
高集積化の妨げとなる。またこのような従来選択
酸化法においては、フイールド酸化膜を形成後フ
イールド領域と素子形成領域にフイールド酸化膜
厚（約0.7〜1.0μｍ）の約半分程度の表面段差が
形成される。これが後々の工程まで段差として残
るため、その後のリソグラフイー精度の低下や金
属配線の段差部での信頼性を下げる原因となつて
いた。
これに対して、上記バーズピークを０にしてし
かも平坦にフイールド酸化膜を埋め込む方法とし
て例えばBOX法（Buring Oxide Into Sillicon
Groove）が知られている。第１図に示すように、
しきい値電圧がチヤネル幅の減少とともに減少す
る。この閾値の減少はチヤネル幅1.5μ以下、殊に
1μ以下で顕著である。トランジスタの特性は、
しきい値電圧はチヤネル幅に依存しないことが望
まれる。これは、このようなBOX構造において
は、チヤネルの中央部よりも、側壁部に電流がい
多く流れるからである事が判つた。これはチヤネ
ル中央部よりも側壁が電位的に高くなるからであ
り、第２図はそのシユミレーシヨンの結果であ
る。
かも平坦にフイールド酸化膜を埋め込む方法とし
て例えばBOX法（Buring Oxide Into Sillicon
Groove）が知られている。第１図に示すように、
しきい値電圧がチヤネル幅の減少とともに減少す
る。この閾値の減少はチヤネル幅1.5μ以下、殊に
1μ以下で顕著である。トランジスタの特性は、
しきい値電圧はチヤネル幅に依存しないことが望
まれる。これは、このようなBOX構造において
は、チヤネルの中央部よりも、側壁部に電流がい
多く流れるからである事が判つた。これはチヤネ
ル中央部よりも側壁が電位的に高くなるからであ
り、第２図はそのシユミレーシヨンの結果であ
る。
発明の目的
本発明はBOX法等絶縁膜を埋め込んだ半導体
装置のMOS型トランジスタの特性を改善する事
を目的とする。
装置のMOS型トランジスタの特性を改善する事
を目的とする。
発明の概要
本発明は、チヤネル領域表面の、前記凹部と隣
接する部分に基板と同導電型不純物を導入してチ
ヤネル幅方向の電流密度を均一化する様にしたも
のである。
接する部分に基板と同導電型不純物を導入してチ
ヤネル幅方向の電流密度を均一化する様にしたも
のである。
発明の効果
本発明により、チヤネル幅方向の電流密度を均
一化する事により、閾値のチヤネル幅依存性を押
える事が出来る。
一化する事により、閾値のチヤネル幅依存性を押
える事が出来る。
発明の実施例
以下、この発明の実施例につき図面を参照して
説明する。
説明する。
第３図ａに示すように半導体基体、例えば面方
位100比抵抗５〜50Ωcm程度のＰ型シリコン基板
１を用意し、例えば厚さ500Å程度の熱酸化膜２
を形成して、該素子形成領域をレジスト膜３で覆
う。次にチヤネル端部から0.3μ迄の領域の表面不
純物濃度の平均が、チヤネル中央の1.3倍以上に
なる様に基板と同導電型不純物を導入する。例え
ばｂに示すように、レジスト膜３をマスクにし
て、ボロンのイオン注入を例えば20KeVドーズ
量１×1013cm-2で行うと射影飛程は0.07μｍであり
標準偏差0.03μｍ横方向広がり0.05μｍで４に示す
ように分布する。その後、例えば反応性イオンエ
ツチング技術で同じレジスト膜３をマスクにし
て、フイールド部のシリコンを例えば0.8μｍ程度
のエツチング凹部をつくる。その後ｃに示すよう
にやはり同じマスクを用いて凹部底面にボロンイ
オンを20から30KeV程度の加速電圧でフイール
ド反転防止のためにドーズ量を例えば1012〜1013
cm-2でイオン注入を行う。次にｄに示すように全
面にPlasma CVD SiO2膜を堆積し、前述の方法
によりフイールド領域と素子形成領域の境界に断
面形状がほぼ一定の細い溝５を残して、フイール
ド領域にPlasma CVD SiO2膜６を残す。スパツ
タ蒸着したSiO2膜、又はリン、ヒ素、ボロンを
含んだ酸化膜でも良い。次にやはり前述の方法に
よりｅに示すようにCVD SiO2膜７および表面を
平坦化する事が可能な膜８を順次形成し、表面を
平坦化する。次にｆに示すように８膜、７膜を均
一にエツチングし、フイールド領域にシリコン酸
化膜をほぼ平坦に埋め込む。ここで８膜として
は、レジストを塗布しても良いし、溶融可能なガ
ラス膜例えばリン硅化ガラス、リン−ボロン硅化
ガラス膜などを形成後溶融して平坦化しても良
い。この後、半導体基板にMOS型トランジスタ
を形成する。前記平均濃度はチヤネル中央の1.6
倍となつた。
位100比抵抗５〜50Ωcm程度のＰ型シリコン基板
１を用意し、例えば厚さ500Å程度の熱酸化膜２
を形成して、該素子形成領域をレジスト膜３で覆
う。次にチヤネル端部から0.3μ迄の領域の表面不
純物濃度の平均が、チヤネル中央の1.3倍以上に
なる様に基板と同導電型不純物を導入する。例え
ばｂに示すように、レジスト膜３をマスクにし
て、ボロンのイオン注入を例えば20KeVドーズ
量１×1013cm-2で行うと射影飛程は0.07μｍであり
標準偏差0.03μｍ横方向広がり0.05μｍで４に示す
ように分布する。その後、例えば反応性イオンエ
ツチング技術で同じレジスト膜３をマスクにし
て、フイールド部のシリコンを例えば0.8μｍ程度
のエツチング凹部をつくる。その後ｃに示すよう
にやはり同じマスクを用いて凹部底面にボロンイ
オンを20から30KeV程度の加速電圧でフイール
ド反転防止のためにドーズ量を例えば1012〜1013
cm-2でイオン注入を行う。次にｄに示すように全
面にPlasma CVD SiO2膜を堆積し、前述の方法
によりフイールド領域と素子形成領域の境界に断
面形状がほぼ一定の細い溝５を残して、フイール
ド領域にPlasma CVD SiO2膜６を残す。スパツ
タ蒸着したSiO2膜、又はリン、ヒ素、ボロンを
含んだ酸化膜でも良い。次にやはり前述の方法に
よりｅに示すようにCVD SiO2膜７および表面を
平坦化する事が可能な膜８を順次形成し、表面を
平坦化する。次にｆに示すように８膜、７膜を均
一にエツチングし、フイールド領域にシリコン酸
化膜をほぼ平坦に埋め込む。ここで８膜として
は、レジストを塗布しても良いし、溶融可能なガ
ラス膜例えばリン硅化ガラス、リン−ボロン硅化
ガラス膜などを形成後溶融して平坦化しても良
い。この後、半導体基板にMOS型トランジスタ
を形成する。前記平均濃度はチヤネル中央の1.6
倍となつた。
工程ｆの直後に、しきい値制御のための第２の
イオン注入を行つても良い。これはチヤネル領域
の不純物濃度を制御するもので、例えば通常1011
〜1012cm-2の範囲のドーズ量で行なわれる。ま
た、このイオン注入は特にシヨートチヤネルトラ
ンジスタのパンチスルーを防止するように例え
ば、25KeVと70KeVと異なるエネルギーを用い
て２回あるいはそれ以上行なつてもよい。また、
ＤモードトランジスタではAsやＰの基板と反対
導電型不純物をイオン注入しても良い。
イオン注入を行つても良い。これはチヤネル領域
の不純物濃度を制御するもので、例えば通常1011
〜1012cm-2の範囲のドーズ量で行なわれる。ま
た、このイオン注入は特にシヨートチヤネルトラ
ンジスタのパンチスルーを防止するように例え
ば、25KeVと70KeVと異なるエネルギーを用い
て２回あるいはそれ以上行なつてもよい。また、
ＤモードトランジスタではAsやＰの基板と反対
導電型不純物をイオン注入しても良い。
第３図では膜３として垂直断面のものを用いた
が、端部に段差又はテーパーを有するものを用い
て回り込み不純物の表面濃度の制御を行なうこと
が出来る。
が、端部に段差又はテーパーを有するものを用い
て回り込み不純物の表面濃度の制御を行なうこと
が出来る。
次に段差を設けた本発明の実施例について、第
４図を用いて説明する。先の実施例の第３図ａの
工程において、前記レジスト膜３を第４図に示す
如く形成し、前記レジスト膜３をマスクにしてイ
オン注入を例えば70KeVで行なうと４に示すよ
うに分布する。その後の工程は先の第３図の例と
同様である。
４図を用いて説明する。先の実施例の第３図ａの
工程において、前記レジスト膜３を第４図に示す
如く形成し、前記レジスト膜３をマスクにしてイ
オン注入を例えば70KeVで行なうと４に示すよ
うに分布する。その後の工程は先の第３図の例と
同様である。
次にテーパーを設けた本発明の実施例につい
て、第５図を用いて説明する。先の第３図ａの工
程において、前記レジスト膜３を現像する際、露
光量を少なくすることにより第５図のようにレジ
スト膜３に例えば70゜のオーパをもたせることが
できる。次にレジスト膜３のマスクにして、ボロ
ンのイオン注入を例えば70KeVで行なうと４に
示すように分布する。その後の工程は先の第３図
と同様である。
て、第５図を用いて説明する。先の第３図ａの工
程において、前記レジスト膜３を現像する際、露
光量を少なくすることにより第５図のようにレジ
スト膜３に例えば70゜のオーパをもたせることが
できる。次にレジスト膜３のマスクにして、ボロ
ンのイオン注入を例えば70KeVで行なうと４に
示すように分布する。その後の工程は先の第３図
と同様である。
以上、上記実施例では、Ｐ型基板を用いる場合
についてのみ述べたが、ｎ型基板の場合にも同様
に適用できる。またｎとｐとが同等に存在する
CMOSの製造工程に於ても同様に用いることが
できる。尚、チヤネル幅方向端部から0.3μ迄の領
域の表面不純物濃度の平均が、チヤネル中央の
1.3倍以上である事が必要である。
についてのみ述べたが、ｎ型基板の場合にも同様
に適用できる。またｎとｐとが同等に存在する
CMOSの製造工程に於ても同様に用いることが
できる。尚、チヤネル幅方向端部から0.3μ迄の領
域の表面不純物濃度の平均が、チヤネル中央の
1.3倍以上である事が必要である。
第１図はBOX構造におけるしきい値電圧のチ
ヤネル幅依存性を示す特性図、第２図はBOX構
造における電流密度分布図、第３図ａ〜ｆは製造
工程断面図、第４図は周辺部の膜厚が薄いマスク
を用いた場合の不純物分布を示す断面図、第５図
はテーパのあるマスクを用いた場合の不純物分布
を示す断面図である。 図に於いて、１……シリコン基板、２，６，７
……シリコン酸化膜、３……マスク材、４……イ
オン注入層、５……細い溝、８……表面を平坦化
する膜。
ヤネル幅依存性を示す特性図、第２図はBOX構
造における電流密度分布図、第３図ａ〜ｆは製造
工程断面図、第４図は周辺部の膜厚が薄いマスク
を用いた場合の不純物分布を示す断面図、第５図
はテーパのあるマスクを用いた場合の不純物分布
を示す断面図である。 図に於いて、１……シリコン基板、２，６，７
……シリコン酸化膜、３……マスク材、４……イ
オン注入層、５……細い溝、８……表面を平坦化
する膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に被膜を設け、この被膜をマスク
として用いて基板に凹部を形成し、この凹部に堆
積絶縁層を埋設し、凹部で囲まれた基板表面にチ
ヤネル幅1μ以下のMOS型トランジスタを形成す
るに際して、前記被膜の端部に段差又はテーパを
設け、基板表面部に基板と同導電型不純物をイオ
ン注入して前記被膜下に伸びる不純物層を形成し
てから前記被膜をマスクとして基板に前記凹部を
形成する事を特徴とする半導体装置の製造方法。 ２ チヤネル幅方向端部から0.3μ迄の領域の表面
不純物濃度の平均が、チヤネル中央の1.3倍以上
である事を特徴とする前記特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19064081A JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19064081A JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893249A JPS5893249A (ja) | 1983-06-02 |
| JPH0445979B2 true JPH0445979B2 (ja) | 1992-07-28 |
Family
ID=16261431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19064081A Granted JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893249A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| JP2553694B2 (ja) * | 1989-03-10 | 1996-11-13 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688257A (en) * | 1979-12-19 | 1981-07-17 | Matsushita Electronics Corp | Halogen bulb |
-
1981
- 1981-11-30 JP JP19064081A patent/JPS5893249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688257A (en) * | 1979-12-19 | 1981-07-17 | Matsushita Electronics Corp | Halogen bulb |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893249A (ja) | 1983-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4729964A (en) | Method of forming twin doped regions of the same depth by high energy implant | |
| US4491486A (en) | Method for manufacturing a semiconductor device | |
| EP0055521A1 (en) | Method of filling a groove in a semiconductor substrate | |
| US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
| JPS626671B2 (ja) | ||
| US4535529A (en) | Method of making semiconductor devices by forming an impurity adjusted epitaxial layer over out diffused buried layers having different lateral conductivity types | |
| JP2997377B2 (ja) | 半導体装置及びその製造方法 | |
| US4885261A (en) | Method for isolating a semiconductor element | |
| US4755863A (en) | Semiconductor device having a semiconductor substrate with a high impurity concentration | |
| JPS6355780B2 (ja) | ||
| JPH0445979B2 (ja) | ||
| JP2727552B2 (ja) | 半導体装置の製造方法 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| US6017785A (en) | Method for improving latch-up immunity and interwell isolation in a semiconductor device | |
| JPH0423329A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPH0334656B2 (ja) | ||
| JPH0521454A (ja) | 半導体装置の製造方法 | |
| JPS5846647A (ja) | 半導体装置の製造方法 | |
| JPH0334657B2 (ja) | ||
| JPH03191529A (ja) | 半導体装置の製造方法 | |
| JPH05206050A (ja) | 酸化物スクリーンを使用したボロン注入ポリシリコン抵抗 | |
| JPH01143358A (ja) | Ｍｏｓ型半導体集積回路装置の製造方法 | |
| JPH05343515A (ja) | 半導体装置及びその製造方法 | |
| JPH0372652A (ja) | 半導体装置の製造方法 |