JP2553694B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2553694B2 JP2553694B2 JP1058335A JP5833589A JP2553694B2 JP 2553694 B2 JP2553694 B2 JP 2553694B2 JP 1058335 A JP1058335 A JP 1058335A JP 5833589 A JP5833589 A JP 5833589A JP 2553694 B2 JP2553694 B2 JP 2553694B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- impurity diffusion
- oxide film
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明の半導体装置とその製造方法は、高集積可能な
溝埋め込み方式による素子分離を用いたMOSトランジス
タおよびその製造方法に関する。
溝埋め込み方式による素子分離を用いたMOSトランジス
タおよびその製造方法に関する。
従来の技術 近年、半導体装置においては高集積化のためその素子
の微細化の傾向が高まっている。また、素子分離におい
てもその微細化が求められ、溝埋め込み方式による素子
分離を用いた半導体装置の開発が必要である。
の微細化の傾向が高まっている。また、素子分離におい
てもその微細化が求められ、溝埋め込み方式による素子
分離を用いた半導体装置の開発が必要である。
従来の溝埋め込み方式による素子分離を用いた半導体
装置を第５図および第６図を用いて説明する。
装置を第５図および第６図を用いて説明する。
第５図は、ＮチャンネルMOSトランジスタの断面図で
あり、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図で
あり、同（ｂ）はＹ−Ｙ′方向の断面図である。第５図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
にボロン（Ｂ）をイオン注入してチャンネルストップ用
のｐ領域９を形成する。次に、LP−CVD酸化膜２を堆積
して溝を埋めた後エッチバック等により平坦化する。以
下は周知のMOSトランジスターと同様にトランジスタの
しきい値電圧制御のためのp-領域４を形成し、ゲート酸
化膜５およびゲート電極６を形成し、トランジスタのシ
ョートチャンネル効果を防止するためにn-領域８′を形
成し、さらにサイドウォールとなるCVD酸化膜７を形成
し、ソース・ドレインとなるn+領域８を形成するという
ものである。
あり、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図で
あり、同（ｂ）はＹ−Ｙ′方向の断面図である。第５図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
にボロン（Ｂ）をイオン注入してチャンネルストップ用
のｐ領域９を形成する。次に、LP−CVD酸化膜２を堆積
して溝を埋めた後エッチバック等により平坦化する。以
下は周知のMOSトランジスターと同様にトランジスタの
しきい値電圧制御のためのp-領域４を形成し、ゲート酸
化膜５およびゲート電極６を形成し、トランジスタのシ
ョートチャンネル効果を防止するためにn-領域８′を形
成し、さらにサイドウォールとなるCVD酸化膜７を形成
し、ソース・ドレインとなるn+領域８を形成するという
ものである。
第６図も、ＮチャンネルMOSトランジスタの断面図で
あり、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図で
あり、同（ｂ）はＹ−Ｙ′方向の断面図である。第６図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
および溝側面にボロン（Ｂ）をイオン注入してチャンネ
ルストップ用のｐ領域９′を形成する。次に、LP−CVD
酸化膜２を堆積して溝を埋めた後エッチバック等により
平坦化する。以下は周知のMOSトランジスターと同様に
トランジスタのしきい値電圧制御のためのp-領域４を形
成し、ゲート酸化膜５およびゲート電極６を形成し、ト
ランジスタのショートチャンネル効果を防止するために
n-領域８′およびソース・ドレインとなるn+領域８を形
成するというものである。
あり、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図で
あり、同（ｂ）はＹ−Ｙ′方向の断面図である。第６図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
および溝側面にボロン（Ｂ）をイオン注入してチャンネ
ルストップ用のｐ領域９′を形成する。次に、LP−CVD
酸化膜２を堆積して溝を埋めた後エッチバック等により
平坦化する。以下は周知のMOSトランジスターと同様に
トランジスタのしきい値電圧制御のためのp-領域４を形
成し、ゲート酸化膜５およびゲート電極６を形成し、ト
ランジスタのショートチャンネル効果を防止するために
n-領域８′およびソース・ドレインとなるn+領域８を形
成するというものである。
発明が解決しようとする課題 しかし、前述の従来の半導体装置では以下に記すよう
な課題が残されている。
な課題が残されている。
第５図に示した半導体装置ではゲート幅Ｗ（第４図
のＹ−Ｙ′方向の活性領域幅）がおよそ３μｍ以下にな
ると、ゲート電圧を印加した時に溝の肩口付近にドレイ
ン電流が流れやすい寄生MOSトランジスタができる。こ
の寄生MOSトランジスタは通常のトランジスタよりもし
きい値電圧が低く本来のトランジスタ特性に影響を与え
る。例えば、ゲート幅Ｗが３〜２μｍでは通常のMOSト
ランジスタと寄生MOSトランジスタが並列につながった
ようになり、ゲート印加電圧に対するドレイン電流にハ
ンプ現象がみられる。また、２μｍ以下では寄生MOSト
ランジスタが支配的になり、見かけ上のしきい値電圧が
下がる。よって、ゲート幅の異なるMOSトランジスタを
同時に作成する場合しきい値電圧を一定にすることは非
常に困難である。さらに、前述の寄生MOSトランジスタ
は溝肩口の形状によってもその特性が左右されるのでし
きい値電圧を安定にすることは非常に困難である。
のＹ−Ｙ′方向の活性領域幅）がおよそ３μｍ以下にな
ると、ゲート電圧を印加した時に溝の肩口付近にドレイ
ン電流が流れやすい寄生MOSトランジスタができる。こ
の寄生MOSトランジスタは通常のトランジスタよりもし
きい値電圧が低く本来のトランジスタ特性に影響を与え
る。例えば、ゲート幅Ｗが３〜２μｍでは通常のMOSト
ランジスタと寄生MOSトランジスタが並列につながった
ようになり、ゲート印加電圧に対するドレイン電流にハ
ンプ現象がみられる。また、２μｍ以下では寄生MOSト
ランジスタが支配的になり、見かけ上のしきい値電圧が
下がる。よって、ゲート幅の異なるMOSトランジスタを
同時に作成する場合しきい値電圧を一定にすることは非
常に困難である。さらに、前述の寄生MOSトランジスタ
は溝肩口の形状によってもその特性が左右されるのでし
きい値電圧を安定にすることは非常に困難である。
前述の課題で述べた課題を解決するために第６図
に示した半導体装置では、第５図のチャンネルストップ
用のｐ領域９の代わりに溝底面および溝側面にｐ領域
９′を形成し溝の肩口付近にもｐ領域９′を形成して肩
口付近のしきい値電圧上げることで寄生MOSトランジス
タの影響を抑えることができるけれども、ソース・ドレ
イン領域を形成するn+領域８とｐ領域９′が高濃度で接
するためにn+領域８と溝側壁のｐ領域９′の濃度が高く
なるにつれてPN接合部の逆方向リーク電流が増加し、耐
圧が低下する。つまり、ソース（またはドレイン）に電
圧を印加した際にn+領域８からｐ領域９′へ電流が流
れ、ｐ領域９′からＰ型基板へと電流が流れることにな
る。また、n+領域８の濃度を低下させるとn+領域８の抵
抗が増加し素子の特性が劣化する他、後に形成する配線
とのコンタクト性が劣化する。さらに、ｐ領域９′の濃
度を低下させると寄生MOSトランジスタの発生を抑制す
ることができないため、リーク電流を減少させることは
困難である。
に示した半導体装置では、第５図のチャンネルストップ
用のｐ領域９の代わりに溝底面および溝側面にｐ領域
９′を形成し溝の肩口付近にもｐ領域９′を形成して肩
口付近のしきい値電圧上げることで寄生MOSトランジス
タの影響を抑えることができるけれども、ソース・ドレ
イン領域を形成するn+領域８とｐ領域９′が高濃度で接
するためにn+領域８と溝側壁のｐ領域９′の濃度が高く
なるにつれてPN接合部の逆方向リーク電流が増加し、耐
圧が低下する。つまり、ソース（またはドレイン）に電
圧を印加した際にn+領域８からｐ領域９′へ電流が流
れ、ｐ領域９′からＰ型基板へと電流が流れることにな
る。また、n+領域８の濃度を低下させるとn+領域８の抵
抗が増加し素子の特性が劣化する他、後に形成する配線
とのコンタクト性が劣化する。さらに、ｐ領域９′の濃
度を低下させると寄生MOSトランジスタの発生を抑制す
ることができないため、リーク電流を減少させることは
困難である。
課題を解決するための手段 前記課題を解決するために、本発明は、半導体基板に
おいて少なくとも、素子分離領域の溝を絶縁物で埋め込
み絶縁分離構造を形成し、前記素子分離領域の溝側壁の
ソース・ドレイン不純物拡散領域よりも浅い領域と溝底
部に前記半導体基板と同型の不純物拡散層を有し、前記
素子分離領域の溝側壁下部には前記半導体基板と同型の
不純物拡散層を有さない構造を備え、MOSトランジスタ
のソース・ドレイン領域不純物拡散層とゲート酸化膜お
よびゲート電極を有する構造にし、寄生MOSトランジス
タ発生を抑制しかつPN接合部の逆方向リーク電流を低減
し耐圧を向上させる。
おいて少なくとも、素子分離領域の溝を絶縁物で埋め込
み絶縁分離構造を形成し、前記素子分離領域の溝側壁の
ソース・ドレイン不純物拡散領域よりも浅い領域と溝底
部に前記半導体基板と同型の不純物拡散層を有し、前記
素子分離領域の溝側壁下部には前記半導体基板と同型の
不純物拡散層を有さない構造を備え、MOSトランジスタ
のソース・ドレイン領域不純物拡散層とゲート酸化膜お
よびゲート電極を有する構造にし、寄生MOSトランジス
タ発生を抑制しかつPN接合部の逆方向リーク電流を低減
し耐圧を向上させる。
作用 本発明では、素子分離領域の溝側壁のソース・ドレイ
ン不純物拡散領域よりも浅い領域と溝底部に前記半導体
基板と同型の不純物拡散層を有し、前記素子分離領域の
溝側壁下部には前記不純物拡散層を有さないである構造
にすることで、溝肩口でのしきい値電圧を高くし寄生MO
Sトランジスターの発生を抑制する。この時、溝側壁下
部は不純物拡散層を形成しないため、ソース・ドレイン
領域不純物拡散層の高濃度領域とPN接合を形成する領域
での半導体基板の不純物濃度が低くなっているため、PN
接合部のリークや耐圧の劣化を防止できる。
ン不純物拡散領域よりも浅い領域と溝底部に前記半導体
基板と同型の不純物拡散層を有し、前記素子分離領域の
溝側壁下部には前記不純物拡散層を有さないである構造
にすることで、溝肩口でのしきい値電圧を高くし寄生MO
Sトランジスターの発生を抑制する。この時、溝側壁下
部は不純物拡散層を形成しないため、ソース・ドレイン
領域不純物拡散層の高濃度領域とPN接合を形成する領域
での半導体基板の不純物濃度が低くなっているため、PN
接合部のリークや耐圧の劣化を防止できる。
実施例 以下に、本発明の半導体装置およびその製造方法を図
面に基ずいて説明する。
面に基ずいて説明する。
（第１実施例） 第１図は、第１の発明の半導体装置の第１実施例を説
明するための断面図であり、ＮチャンネルMOSトランジ
スタについて説明する。同（ａ）は第４図に示すＸ−
Ｘ′方向の断面図であり、同（ｂ）はＹ−Ｙ′方向の断
面図である。第１図ではＰ型基板１上の素子分離領域に
溝を形成し、溝底面にボロン（Ｂ）をイオン注入してチ
ャンネルストップ用のｐ領域９を形成する。次に、LP−
CVD酸化膜２を堆積して溝を埋めた後エッチバック等に
より平坦化する。次に、溝肩口のしきい値電圧を上げる
ためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ領域
３を形成する。以下は周知のMOSトランジスターと同様
にトランジスタのしきい値電圧制御のためのp-領域４を
形成し、ゲート酸化膜５およびゲート電極６を形成し、
トランジスタのショートチャンネル効果を防止するため
にn-領域８′およびサイドウォールとなるCVD酸化膜７
とソース・ドレインとなるn+領域８を形成したものであ
る。
明するための断面図であり、ＮチャンネルMOSトランジ
スタについて説明する。同（ａ）は第４図に示すＸ−
Ｘ′方向の断面図であり、同（ｂ）はＹ−Ｙ′方向の断
面図である。第１図ではＰ型基板１上の素子分離領域に
溝を形成し、溝底面にボロン（Ｂ）をイオン注入してチ
ャンネルストップ用のｐ領域９を形成する。次に、LP−
CVD酸化膜２を堆積して溝を埋めた後エッチバック等に
より平坦化する。次に、溝肩口のしきい値電圧を上げる
ためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ領域
３を形成する。以下は周知のMOSトランジスターと同様
にトランジスタのしきい値電圧制御のためのp-領域４を
形成し、ゲート酸化膜５およびゲート電極６を形成し、
トランジスタのショートチャンネル効果を防止するため
にn-領域８′およびサイドウォールとなるCVD酸化膜７
とソース・ドレインとなるn+領域８を形成したものであ
る。
（第２実施例） 第２図は、第１の発明の半導体装置の第２実施例を説
明するための断面図であり、第１実施例とほぼ同様であ
り、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図であ
り、同（ｂ）はＹ−Ｙ′方向の断面図である。
明するための断面図であり、第１実施例とほぼ同様であ
り、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図であ
り、同（ｂ）はＹ−Ｙ′方向の断面図である。
第２図ではＰ型基板１上の素子分離領域に溝を形成
し、溝底面にボロン（Ｂ）をイオン注入してチャンネル
ストップ用のｐ領域９を形成する。次に、溝内を酸化し
て酸化膜２′を形成した後polySi20を堆積して溝を埋め
る。その後エッチバック等により平坦化して溝上部に酸
化膜２″を形成する。次に、溝肩口のしきい値電圧を上
げるためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ
領域３を形成する。以下は周知のMOSトランジスターと
同様にトランジスタのしきい値電圧制御のためのp-領域
４を形成し、ゲート酸化膜５およびゲート電極６を形成
し、トランジスタのショートチャンネル効果を防止する
ためにn-領域８′およびCVD酸化膜７とソース・ドレイ
ンとなるn+領域８を形成したものである。
し、溝底面にボロン（Ｂ）をイオン注入してチャンネル
ストップ用のｐ領域９を形成する。次に、溝内を酸化し
て酸化膜２′を形成した後polySi20を堆積して溝を埋め
る。その後エッチバック等により平坦化して溝上部に酸
化膜２″を形成する。次に、溝肩口のしきい値電圧を上
げるためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ
領域３を形成する。以下は周知のMOSトランジスターと
同様にトランジスタのしきい値電圧制御のためのp-領域
４を形成し、ゲート酸化膜５およびゲート電極６を形成
し、トランジスタのショートチャンネル効果を防止する
ためにn-領域８′およびCVD酸化膜７とソース・ドレイ
ンとなるn+領域８を形成したものである。
（第３実施例） 第３図は、第２の発明の半導体装置の製造方法の第３
実施例を説明するための工程断面図であり、Ｎチャンネ
ルMOSトランジスタについて説明する。第３図（ａ）〜
（ｆ）は第４図に示すＹ−Ｙ′方向の断面図であり、同
（ｇ）〜（ｈ）はＸ−Ｘ′方向の断面図である。
実施例を説明するための工程断面図であり、Ｎチャンネ
ルMOSトランジスタについて説明する。第３図（ａ）〜
（ｆ）は第４図に示すＹ−Ｙ′方向の断面図であり、同
（ｇ）〜（ｈ）はＸ−Ｘ′方向の断面図である。
Ｐ型（100）シリコン（Si）基板１を酸化して下地と
なる酸化膜（50nm）10形成し、エッチングストッパーと
なる薄膜としてのポリシリコン（polySi）膜（300nm）1
1を形成し、Siエッチング時のエッチングマスクとなるC
VD酸化膜12（800nm）を形成し、ホトリソグラフィー技
術により活性領域上にレジスト（１μｍ）13を形成す
る。（第３図ａ） 次に、レジスト13をエッチングマスクとしてCVD酸化
膜12とpolySi膜11と酸化膜10をドライエッチングにより
異方性エッチングし、レジスト13を除去し、CVD酸化膜1
2をエッチングマスクとしてＰ型基板１をドライエッチ
ングにより異方性エッチングして素子分離領域に溝100
（深さ800nm）を形成し、全面にCVD酸化膜14を形成し、
CVD酸化膜14をドライエッチングにより異方性エッチン
グして溝側壁にCVD酸化膜14を残し、CVD酸化膜12とCVD
酸化膜14をイオン注入マスクとしてボロン（Ｂ）を注入
してチャンネルストップ用のｐ領域３を形成する。（第
３図ｂ） 次に、CVD酸化膜12とCVD酸化膜14をウエットエッチン
グなどにより除去する。この時酸化膜10はCVD酸化膜14
に覆われているためにCVD酸化膜14がエッチングされて
しまわないとエッチングされないのでほとんどサイドエ
ッチングが入らない。（第３図ｃ） 次に、全面にCVD酸化膜（１μｍ）２を堆積して溝を
埋め込んだ後エッチバックにより平坦化して溝内にCVD
酸化膜２を残す。エッチバックの際polySi膜11がエッチ
ングストッパーとなるのでpolySi膜11が完全に露出する
ように約150nm程度のオーバーエッチングをする。（第
３図ｄ） 次に、イオン注入深さが約300nmであるようにＢをイ
オン注入すれば活性領域上はpolySi膜11がイオン注入マ
スクとなり注入されないが、溝肩口は300nmよりも薄い
ためＢが注入されてｐ領域３が形成される。（第３図
ｅ） 次に、polySi膜11を選択除去した後酸化膜10を除去
し、しきい値電圧制御用にＢをイオン注入してp-領域４
を形成し、ゲート酸化膜５およびゲート電極６を形成す
る。（第３図ｆおよびｇ） 次に、ゲート電極６をイオン注入マスクとしてリン
（Ｐ）をイオン注入してn-領域を形成し、全面にCVD酸
化膜７を形成し、CVD酸化膜７をドライエッチングによ
り異方性エッチングしてゲート電極６側壁にCVD酸化膜
７を残し、ソース・ドレイン領域にヒ素（As）をイオン
注入してn+領域８を形成する。この時n+領域８はｐ領域
３のピーク深さよりも深く形成すればｐ領域３は溝肩口
よりイオン注入により形成されているためPN接合面での
Ｂ濃度が低くリーク電流の発生や耐圧の低下を招かな
い。（第３図ｈ） 以上の工程により前記第１実施例で示した半導体装置
を製造することができる。
なる酸化膜（50nm）10形成し、エッチングストッパーと
なる薄膜としてのポリシリコン（polySi）膜（300nm）1
1を形成し、Siエッチング時のエッチングマスクとなるC
VD酸化膜12（800nm）を形成し、ホトリソグラフィー技
術により活性領域上にレジスト（１μｍ）13を形成す
る。（第３図ａ） 次に、レジスト13をエッチングマスクとしてCVD酸化
膜12とpolySi膜11と酸化膜10をドライエッチングにより
異方性エッチングし、レジスト13を除去し、CVD酸化膜1
2をエッチングマスクとしてＰ型基板１をドライエッチ
ングにより異方性エッチングして素子分離領域に溝100
（深さ800nm）を形成し、全面にCVD酸化膜14を形成し、
CVD酸化膜14をドライエッチングにより異方性エッチン
グして溝側壁にCVD酸化膜14を残し、CVD酸化膜12とCVD
酸化膜14をイオン注入マスクとしてボロン（Ｂ）を注入
してチャンネルストップ用のｐ領域３を形成する。（第
３図ｂ） 次に、CVD酸化膜12とCVD酸化膜14をウエットエッチン
グなどにより除去する。この時酸化膜10はCVD酸化膜14
に覆われているためにCVD酸化膜14がエッチングされて
しまわないとエッチングされないのでほとんどサイドエ
ッチングが入らない。（第３図ｃ） 次に、全面にCVD酸化膜（１μｍ）２を堆積して溝を
埋め込んだ後エッチバックにより平坦化して溝内にCVD
酸化膜２を残す。エッチバックの際polySi膜11がエッチ
ングストッパーとなるのでpolySi膜11が完全に露出する
ように約150nm程度のオーバーエッチングをする。（第
３図ｄ） 次に、イオン注入深さが約300nmであるようにＢをイ
オン注入すれば活性領域上はpolySi膜11がイオン注入マ
スクとなり注入されないが、溝肩口は300nmよりも薄い
ためＢが注入されてｐ領域３が形成される。（第３図
ｅ） 次に、polySi膜11を選択除去した後酸化膜10を除去
し、しきい値電圧制御用にＢをイオン注入してp-領域４
を形成し、ゲート酸化膜５およびゲート電極６を形成す
る。（第３図ｆおよびｇ） 次に、ゲート電極６をイオン注入マスクとしてリン
（Ｐ）をイオン注入してn-領域を形成し、全面にCVD酸
化膜７を形成し、CVD酸化膜７をドライエッチングによ
り異方性エッチングしてゲート電極６側壁にCVD酸化膜
７を残し、ソース・ドレイン領域にヒ素（As）をイオン
注入してn+領域８を形成する。この時n+領域８はｐ領域
３のピーク深さよりも深く形成すればｐ領域３は溝肩口
よりイオン注入により形成されているためPN接合面での
Ｂ濃度が低くリーク電流の発生や耐圧の低下を招かな
い。（第３図ｈ） 以上の工程により前記第１実施例で示した半導体装置
を製造することができる。
第１実施例から第３実施例においてはＮチャンネルMO
Sトランジスタについて説明したが、ＰチャンネルMOSト
ランジスタの場合でも同じである。また、第３実施例で
はCVD酸化膜12をエッチングマスクとしてＰ型基板の溝
形成を行うように記述したが、これはCVD酸化膜12を形
成せずにレジスト13をエッチングマスクとしてＰ型基板
の溝形成を行ってもよい。また、チャンネルストップ用
のｐ領域９形成前にCVD酸化膜14のサイドウォールを形
成したが、これはCVD酸化膜12をPSG（リンドープドガラ
ス）膜とし後に選択除去を行うかあるいはCVD酸化膜12
を形成しなければCVD酸化膜14は形成しなくてもよく、
ｐ領域９形成の形成は０′のイオン注入によって行って
もよい。また、エッチングストッパーとしてpolySi膜11
を用いて説明したが、これは溝埋め込み後のエッチバッ
ク等のストッパーになり、ｐ領域３形成の際のイオン注
入マスクになればよく、シリコン窒化膜（Si3N4）やア
ルミ（Al）等を用いることもできる。
Sトランジスタについて説明したが、ＰチャンネルMOSト
ランジスタの場合でも同じである。また、第３実施例で
はCVD酸化膜12をエッチングマスクとしてＰ型基板の溝
形成を行うように記述したが、これはCVD酸化膜12を形
成せずにレジスト13をエッチングマスクとしてＰ型基板
の溝形成を行ってもよい。また、チャンネルストップ用
のｐ領域９形成前にCVD酸化膜14のサイドウォールを形
成したが、これはCVD酸化膜12をPSG（リンドープドガラ
ス）膜とし後に選択除去を行うかあるいはCVD酸化膜12
を形成しなければCVD酸化膜14は形成しなくてもよく、
ｐ領域９形成の形成は０′のイオン注入によって行って
もよい。また、エッチングストッパーとしてpolySi膜11
を用いて説明したが、これは溝埋め込み後のエッチバッ
ク等のストッパーになり、ｐ領域３形成の際のイオン注
入マスクになればよく、シリコン窒化膜（Si3N4）やア
ルミ（Al）等を用いることもできる。
発明の効果 以上述べてきたように本発明の半導体装置およびその
製造方法によれば以下のような効果が得られる。
製造方法によれば以下のような効果が得られる。
溝肩口に半導体基板と同型の高濃度不純物拡散層を
設けることで肩口のしきい値電圧が高くなり、ゲート幅
Ｗが３μｍ以下でも寄生MOSトランジスタの影響を抑え
ることができ、異なるゲート幅のMOSトランジスタにお
いてもしきい値電圧を一定に作成することができ、特性
の安定かが図られる。
設けることで肩口のしきい値電圧が高くなり、ゲート幅
Ｗが３μｍ以下でも寄生MOSトランジスタの影響を抑え
ることができ、異なるゲート幅のMOSトランジスタにお
いてもしきい値電圧を一定に作成することができ、特性
の安定かが図られる。
また、の半導体基板と同型の高濃度不純物層は溝
肩口のみにあり溝側壁にはないためソース・ドレイン領
域を形成するための異型の高濃度不純物拡散層を形成し
ても高濃度で接しないためPN接合部の逆方向リーク電流
を低減でき素子特性を向上することができる。
肩口のみにあり溝側壁にはないためソース・ドレイン領
域を形成するための異型の高濃度不純物拡散層を形成し
ても高濃度で接しないためPN接合部の逆方向リーク電流
を低減でき素子特性を向上することができる。
第１図は第１の発明の半導体装置の第１実施例を説明す
るための断面図、第２図は第１の発明の半導体装置の第
２実施例を説明するための断面図、第３図は第２の発明
の半導体装置の製造方法の第３実施例を説明するための
工程断面図、第４図は断面の方向を説明するための上面
図、第５図，第６図は従来例の半導体装置を説明するた
めの断面図である。 １……Ｐ型基板、２……CVD酸化膜、３……ｐ領域、４
……p-領域、５……ゲート酸化膜、６……ゲート電極、
７……CVD酸化膜、８……n+領域、９……ｐ領域、10…
…酸化膜、11……polySi膜、12……CVD酸化膜、13……
レジスト。
るための断面図、第２図は第１の発明の半導体装置の第
２実施例を説明するための断面図、第３図は第２の発明
の半導体装置の製造方法の第３実施例を説明するための
工程断面図、第４図は断面の方向を説明するための上面
図、第５図，第６図は従来例の半導体装置を説明するた
めの断面図である。 １……Ｐ型基板、２……CVD酸化膜、３……ｐ領域、４
……p-領域、５……ゲート酸化膜、６……ゲート電極、
７……CVD酸化膜、８……n+領域、９……ｐ領域、10…
…酸化膜、11……polySi膜、12……CVD酸化膜、13……
レジスト。
Claims (2)
- 【請求項１】半導体基板と、前記半導体基板に形成され
た溝に対して絶縁物が埋め込まれた素子分離領域と、前
記半導体基板上にゲート酸化膜を介して形成されたゲー
ト電極と、前記半導体基板に形成されたソース・ドレイ
ン不純物拡散領域と、前記素子分離領域の前記溝側壁の
前記ソース・ドレイン不純物拡散領域よりも浅い領域に
形成された前記半導体基板と同型の第１の不純物拡散層
と、前記溝底部に形成された前記半導体基板と同型の第
２の不純物拡散層とを有する半導体装置であって、前記
素子分離領域の前記溝側壁の前記ソース・ドレイン不純
物拡散領域よりも深い領域には前記半導体基板と同型の
不純物拡散層が形成されておらず、かつ、前記ソース・
ドレイン不純物拡散領域の不純物濃度が前記第１の不純
物拡散層の不純物濃度よりも高いことを特徴とする半導
体装置。 - 【請求項２】半導体基板の一主面において、少なくと
も、活性領域となる領域上にエッチングストッパーとな
る薄膜を形成し、素子分離領域となる領域の前記半導体
基板に溝を形成する工程と、前記溝を絶縁物などで埋め
込み素子分離領域を形成する工程と、前記エッチングス
トッパーとなる薄膜を用いてエッチバックなどにより平
坦化する工程と、前記活性領域上のエッチングストッパ
ーとなる薄膜を注入マスクとして前記半導体基板と同型
の不純物イオン注入を行い溝側壁上部に前記半導体基板
と同型の不純物拡散層を形成する工程と、前記エッチン
グストッパーとなる薄膜を除去する工程と、MOSトラン
ジスタのゲート酸化膜、ゲート電極、ソース・ドレイン
領域不純物拡散層を形成する工程とを備えて成る半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058335A JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058335A JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237158A JPH02237158A (ja) | 1990-09-19 |
| JP2553694B2 true JP2553694B2 (ja) | 1996-11-13 |
Family
ID=13081448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058335A Expired - Fee Related JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553694B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846648A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893249A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61270862A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP1058335A patent/JP2553694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237158A (ja) | 1990-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10446678B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US5578508A (en) | Vertical power MOSFET and process of fabricating the same | |
| US7470578B2 (en) | Method of making a finFET having suppressed parasitic device characteristics | |
| US20020003256A1 (en) | MOS semiconductor device and method of manufacturing the same | |
| US20060284270A1 (en) | Semiconductor device and method for manufacturing the same | |
| JPH05304297A (ja) | 電力用半導体装置およびその製造方法 | |
| US7407851B2 (en) | DMOS device with sealed channel processing | |
| JPH07326738A (ja) | 半導体装置およびその製造方法 | |
| KR101832334B1 (ko) | 반도체소자 및 그 제조방법 | |
| JP2009152580A (ja) | 半導体素子及びその製造方法 | |
| JP2001035913A (ja) | 半導体装置およびその製造方法 | |
| JP2960925B2 (ja) | 半導体素子及びその製造方法 | |
| JP2002076112A (ja) | 接合漏れ電流及び狭幅効果を減少させうる半導体素子及びその製造方法 | |
| JP3150064B2 (ja) | 縦型電界効果トランジスタの製法 | |
| KR100485690B1 (ko) | 모스 트랜지스터 및 그 제조방법 | |
| JP2003273354A (ja) | 半導体装置およびその製造方法 | |
| JP2553694B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11195702A (ja) | 半導体装置及びその製造方法 | |
| US6140193A (en) | Method for forming a high-voltage semiconductor device with trench structure | |
| JP2770484B2 (ja) | 半導体装置の製造方法 | |
| JPH0334656B2 (ja) | ||
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| KR100195228B1 (ko) | 트렌치 소자분리 방법 | |
| JP2701881B2 (ja) | 半導体の分離領域 | |
| JPH0334655B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |