JPH11195702A

JPH11195702A - 半導体装置及びその製造方法

Info

Publication number: JPH11195702A
Application number: JP9367521A
Authority: JP
Inventors: Masahiro Inohara; 正弘猪原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-21

Abstract

(57)【要約】【課題】ウエル領域の分離を行う素子分離領域の幅を
縮小し、不純物拡散領域の接合容量を低減した素子分離
構造を備えた半導体装置及びその製造方法を提供する。【解決手段】半導体装置の素子分離領域の幅に応じ
て、その半導体基板表面からの深さが異なるように素子
分離領域（ＳＴＩ）を形成する。ウエル領域の分離を行
う素子分離領域９の幅の縮小と不純物拡散領域の接合容
量の低減ができる。半導体装置は半導体基板８と、絶縁
体が埋め込まれた複数の溝９、１０、１１からなる素子
分離領域（ＳＴＩ）と、ウエル領域（Ｎウエル）１２と
を備え、半導体基板表面からの深さの異なる溝が２種類
以上存在し、深い溝９は浅い溝１０、１１より幅が広
く、かつ前記ウエル領域の半導体基板からの深さは前記
複数の溝のいずれよりも深い構造になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の素子
分離構造とその製造方法に関するものである。

【０００２】

【従来の技術】従来、半導体装置の素子領域間に形成さ
れた素子分離領域を絶縁体が充填された溝（以下、ＳＴ
Ｉ(Shallow Trench Isolation)という）で構成する場合
において、半導体基板に形成された全てのＳＴＩは、同
じ深さに形成されている（図２３参照）。図２３は、従
来の素子分離領域が形成されたシリコンなどの半導体基
板の断面図である。Ｐ型シリコン半導体基板８には、そ
の主面にＮウエル７が形成されている。素子分離領域
は、Ｎウエル７の境界領域にＳＴＩ３、Ｎウエル７内に
ＳＴＩ４及び半導体基板８側にＳＴＩ５がそれぞれ形成
されている。また、Ｎウエル７にはＰ型不純物拡散領域
１が形成され、半導体基板８側にはＮ型不純物拡散領域
２が形成されている。

【０００３】Ｎウエル７内のＳＴＩ４に隣接するＰ型不
純物拡散領域１間のパンチスルー耐圧、半導体基板８側
のＳＴＩ５に隣接するＮ型不純物拡散領域２間のパンチ
スルー耐圧及びウエル境界のＳＴＩ３に隣接するＰ型及
びＮ型不純物拡散領域１、２間のパンチスルー耐圧をす
べて同じに設定した場合、各ＳＴＩの底部付近で必要と
なる不純物濃度と、ＳＴＩ幅の関係は図２４の特性図に
示すようになる。図２４の縦軸は、パンチスルーを抑え
るのに必要なＳＴＩ底部付近の不純物濃度を示し、横軸
は、ＳＴＩ幅を示している。直線Ａは、前記不純物濃度
とＳＴＩ幅とに依存するウエル境界のＳＴＩに隣接する
不純物拡散領域間のパンチスルー耐圧を表わし、直線Ｂ
は、前記不純物濃度とＳＴＩ幅とに依存する同一ウエル
（基板）内のＳＴＩに隣接する不純物拡散領域間のパン
チスルー耐圧を表わしている。

【０００４】同じＳＴＩ幅で比較した場合には、ウエル
境界のＳＴＩ３の方が同一ウエル（基板）内のＳＴＩ
４、５よりも高濃度の不純物を必要とする。ウエル境界
のＳＴＩ３の幅を同一ウエル（基板）内のＳＴＩ４、５
幅より広げて、図２４中のＷｃｒｔにすることにより、
同一濃度で同じパンチスルー耐圧を実現することは可能
である。Ｗｃｒｔは、同一ウエル（基板）内のＳＴＩで
パンチスルーを抑えるのに必要となる不純物濃度と同じ
不純物濃度でウエル境界のＳＴＩに隣接する不純物拡散
領域間のパンチスルー耐圧を保たせる場合に必要となる
ウエル境界のＳＴＩ幅を表わす。しかし、この場合は、
半導体装置の微細化を阻害するという問題が発生する。
また、ウエル境界のＳＴＩ３の幅が図２中のＷｃｒｔよ
りも狭い場合には、各ＳＴＩ３、４、５の底部付近の濃
度が、ウエル境界のＳＴＩ３の幅に律側し、同一ウエル
（基板）内のＳＴＩ４、５において必要とする以上に不
純物濃度が高くなる。

【０００５】

【発明が解決しようとする課題】以上のように、ＳＴＩ
底部の濃度が高くなるとウエル全体の濃度が高くなり、
不純物拡散領域とウエル境界のＰＮ接合容量が大きくな
り、半導体装置の性能が劣化するという問題が生じる。
ＳＴＩ底部に不純物プロファイルのピーク位置がくるよ
うにした場合のようすを図２５に示す。図２５の縦軸
は、半導体基板内の不純物濃度を示し、横軸は、半導体
基板表面からの深さを示している。曲線Ｃは、不純物拡
散領域の不純物プロファイル、曲線Ｄは、ウエル境界の
ＳＴＩが必要とする不純物プロファイル（ＳＴＩ幅＜＜
Ｗｃｒｔの場合）、曲線Ｅは、ウエル境界のＳＴＩが必
要とする不純物プロファイル（ＳＴＩ幅＝Ｗｃｒｔの場
合）、曲線Ｆは、同一ウエル（基板）内のＳＴＩが必要
とする不純物プロファイルをそれぞれ表わしている。こ
のように、ウエル境界のＳＴＩ幅を前記Ｗｃｒｔより小
さくしようとすると、このＳＴＩ底部の不純物濃度を必
要以上に濃くしなければならなくなる。本発明は、この
ような事情によりなされたものであり、ウエル領域の分
離を行う素子分離領域の幅を縮小し、不純物拡散領域の
接合容量を低減する素子分離構造を備えた半導体装置及
びその製造方法を提供する。

【０００６】

【課題を解決するための手段】本発明は、半導体装置の
素子分離領域の幅に応じて、その半導体基板表面からの
深さが異なるように素子分離領域を形成することを特徴
としている。このように構成することにより、ウエル領
域の分離を行う素子分離領域の幅の縮小と不純物拡散領
域の接合容量の低減を図ることができる。即ち、本発明
の半導体装置は、半導体基板と、前記半導体基板に形成
された複数の素子分離領域と、前記半導体基板に形成さ
れたウエル領域とを備え、前記半導体基板表面からの深
さが実質的に異なる素子分離領域が２種類以上存在し、
深い素子分離領域は浅い素子分離領域より幅が広く、か
つ、前記ウエル領域の半導体基板からの深さは、これら
の素子分離領域よりも深いことを第１の特徴としてい
る。前記素子分離領域は、前記半導体基板に形成された
溝が絶縁体で埋め込まれていても良い。前記深い素子分
離領域は、前記ウエル領域の境界に形成されていても良
い。また、本発明の半導体装置は、半導体基板と、前記
半導体基板に形成され、前記半導体基板表面からの深さ
が２種類以上存在する絶縁体が埋め込まれた複数の溝
と、前記半導体基板に形成されたウエル領域とを備え、
前記ウエル領域の前記半導体基板表面からの深さが前記
複数の溝のいずれよりも深いことを第２の特徴としてい
る。

【０００７】前記半導体基板に形成された前記絶縁体が
埋め込まれた溝の幅と深さの比率が、前記絶縁体が埋め
込まれた溝の深さに依存せず一定であるようにしても良
い。前記複数の溝の内、前記半導体基板表面からの深さ
が最も深い溝は、前記ウエル領域の境界に形成されてい
るようにしても良い。本発明の半導体装置の製造方法
は、半導体基板上に第１の膜を堆積させる工程と、前記
第１の膜と前記半導体基板に第１のエッチングを施し、
前記半導体基板の所定の位置に２種類以上の幅を有し、
半導体基板表面からの深さが実質的に等しい複数の溝を
形成する工程と、前記第１のエッチングの後に前記半導
体基板及び前記第１の膜上に第２の膜を堆積させる工程
と、前記第２の膜に等方性エッチングを施し、前記複数
の溝のうち少なくとも最も幅の狭い溝には前記第２の膜
を残す一方、少なくとも最も幅の広い溝では溝中の前記
第２の膜を除去する工程と、前記第１の膜及び少なくと
も前記最も幅の狭い溝の中に残存した第２の膜をマスク
として、前記半導体基板に第２のエッチングを施し、少
なくとも前記最も幅の狭い溝以外の溝の半導体基板表面
からの深さをさらに深くする工程と、前記第２のエッチ
ングの後少なくとも前記最も幅の広い溝の中に第３の膜
を堆積させる工程とを備えたことを特徴としている。前
記第２の膜の膜厚は、前記半導体基板に形成される前記
最も幅の狭い溝の幅の１／２倍から２倍であるようにし
ても良い。前記第１の膜及び前記第２の膜は、前記第２
のエッチングに対して前記半導体基板よりもエッチング
レートを小さくしても良い。前記第３の膜は、絶縁体で
あっても良い。前記第３の膜を堆積させる工程の前に前
記第２の膜を除去するようにしても良い。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例を説明する。図１は、素子分離領域が形成され
たシリコンなどの半導体基板の断面図、図２は、パンチ
スルー耐圧のＳＴＩの底部付近で必要となる不純物濃度
とＳＴＩ幅との依存性を示す特性図、図３は、ＳＴＩ底
部に不純物プロファイルのピーク位置がくるようにした
場合の半導体基板の不純物プロファイル図である。図１
において、半導体基板８には、基板表面に接するよう
に、幅が０．２５μｍ、深さが０．４μｍのＳｉＯ₂な
どの絶縁体が埋め込まれた溝（ＳＴＩ）１０、１１と、
幅が０．５０μｍで深さが１．２μｍのＳｉＯ₂などの
絶縁体が埋め込まれた溝（ＳＴＩ）９が形成されてい
る。半導体基板８には、Ｐ型不純物拡散領域１とＮ型不
純物拡散領域２が、基板表面からの深さ０．１μｍの深
さまで形成されている。半導体基板８内の一部には、Ｎ
型不純物拡散領域（Ｎウエル）１２が、０．１μｍの深
さから２．０μｍの深さまで形成されている。また、Ｎ
型不純物拡散領域１２の端は必ず絶縁体が埋め込まれた
溝（ＳＴＩ）９の下部になるように構成されている。

【０００９】絶縁体が埋め込まれた溝（ＳＴＩ）９、１
０、１１は、半導体装置の素子分離領域として機能す
る。Ｐ型不純物拡散領域１とＮ型不純物拡散領域２は、
半導体装置中のＭＯＳトランジスタの拡散領域として機
能し、Ｎ型不純物拡散領域１２は、半導体装置のウエル
として機能する。このように、ウエル境界のＳＴＩ９の
深さを、同一ウエル内のＳＴＩ１０、１１よりも深くす
ることにより、従来技術で作成した構造よりも、ウエル
境界１３とＰ型不純物拡散領域１間の距離、ウエル境界
１３とＮ型不純物拡散領域２間の距離を長くすることが
できる。従って、下部にウエル境界１３を有するＳＴＩ
９の底部における不純物濃度を、従来技術で作成した構
造よりも低くすることができる。この関係を図２に示
す。図２の縦軸は、パンチスルーを抑えるのに必要なＳ
ＴＩ底部付近の不純物濃度を示し、横軸は、ＳＴＩ幅を
示している。直線Ａは、従来構造の前記不純物濃度とＳ
ＴＩ幅とに依存するウエル境界のＳＴＩ（図２３のＳＴ
Ｉ３）に隣接する不純物拡散領域間のパンチスルー耐圧
を表し、直線Ｂは、前記不純物濃度とＳＴＩ幅とに依存
する同一ウエル（基板）内のＳＴＩ（図２３のＳＴＩ
４、５、図１の１０、１１）に隣接する不純物拡散領域
間のパンチスルー耐圧を表し、直線Ｇは、本発明の前記
不純物濃度とＳＴＩ幅とに依存するウエル境界のＳＴＩ
（図１の９）に隣接する不純物拡散領域間のパンチスル
ー耐圧を表している。ＳＴＩ幅が同じ場合、同じパンチ
スルー耐圧を実現するウエル境界のＳＴＩ底辺付近の不
純物濃度は従来のＳＴＩ３より本発明のＳＴＩ９の方が
低くなっている。

【００１０】図２に示すように、同じＳＴＩ幅の場合、
ウエル境界のＳＴＩ９の濃度は、同一ウエル（基板）内
のＳＴＩ１０、１１の濃度よりも高くなっているが、ウ
エルの不純物プロファイルに依存してこの関係が逆転し
ても構わない。ウエル境界のＳＴＩ９の深さが従来より
深くなったので、図３に示すように、Ｐ型不純物拡散領
域１及びＮ型不純物拡散領域２の底部のウエル濃度が低
くなり、これら拡散領域のＰＮ接合容量を小さくするこ
とができる。図３の縦軸は、半導体基板内の不純物濃度
を示し、横軸は、半導体基板表面からの深さを示してい
る。曲線Ｃは、不純物拡散領域の不純物プロファイル、
曲線Ｄは、従来構造のウエル境界のＳＴＩ３が必要とす
る不純物プロファイル（図２５のＳＴＩ幅＜＜Ｗｃｒｔ
の場合）、曲線Ｆは、同一ウエル（基板）内のＳＴＩ１
０、１１が必要とする不純物プロファイル、曲線Ｈは、
本発明のウエル境界のＳＴＩ９（図３）が必要とする不
純物プロファイルをそれぞれ表わしている。以上の結果
より、本発明の構造では半導体装置の微細化と高性能化
を両立できる。なおこの実施例では、Ｐ型の半導体基板
に半導体装置を形成する場合について記述されている
が、本発明は、Ｎ型の半導体基板を利用して半導体装置
を形成した場合も同様の効果を得られる。

【００１１】以上、実施例に示すようにウエル領域の分
離を行う素子分離領域の幅を縮小し、不純物拡散領域の
接合容量を低減する素子分離構造を得ることができる。
次に、図４を参照して第２の実施例を説明する。図４
は、素子分離領域が形成された、例えば、Ｐ型シリコン
半導体基板の断面図である。半導体基板８には、基板表
面に接するように、幅が０．２５μｍで深さが０．４μ
ｍであるＮウエル１５に形成されたＳＴＩ１０と、幅と
深さがＳＴＩ１０と同じである半導体基板８側に形成さ
れたＳＴＩ１１と、幅が０．５０μｍで深さが０．８μ
ｍであるウエル境界に形成されたＳＴＩ１４が形成され
ている。この実施例では、ＳＴＩ１０、１１、１４の幅
と深さの比率が互いに同一であり、絶縁膜の埋め込み性
能を最大限に有効利用することができる。半導体基板８
には、Ｐ型不純物拡散領域１とＮ型不純物拡散領域２
が、基板表面から深さ０．１μｍの深さまで形成されて
いる。Ｐ型シリコン基板８内の一部には、Ｎ型不純物拡
散領域（Ｎウエル）１５が、０．１μｍの深さから１．
５μｍの深さまで形成されている。これは、第１の実施
例と同じ構造、同じ深さである。以上の実施例でも第１
の実施例と同様にウエル領域の分離を行う素子分離領域
の幅を縮小し、不純物拡散領域の接合容量を低減する素
子分離構造を得ることができる。

【００１２】次に、図５乃至図１１を参照して第３の実
施例を説明する。この実施例では、半導体装置の製造方
法を説明する。図は、いずれも半導体装置の製造工程断
面図である。Ｐ型シリコンなどの半導体基板１６上にＣ
ＶＤ法や熱窒化法を用いてシリコン窒化膜１７を０．１
μｍ程度堆積させる。その後、フォトレジスト（図示せ
ず）を塗布しリソグラフィー工程でパターニングを行
い、その後、パターニングされたフォトレジストをマス
ク材にしてシリコン窒化膜１７とシリコン基板１６をＲ
ＩＥ(Reactive Ion Etching)法により０．４０μｍ程度
エッチングを行って、半導体基板１６に深さ０．４０μ
ｍの溝１８を形成する。溝１８は、幅の狭い溝１８ａと
広い溝１８ｂから構成されている。溝１８の最小幅（幅
の狭い溝１８ａの溝幅）を０．２５μｍとする。その
後、エッチングマスクとして用いたフォトレジストをＯ
₂プラズマにより除去する（図５）。

【００１３】次いで、半導体基板１６及びシリコン窒化
膜１７上に０．１５μｍ厚の第１のシリコン酸化膜１９
をＣＶＤ(Chemical Vapour Deposition)法で堆積させる
（図６）。ここで、このような第１のシリコン酸化膜１
９の膜厚は、幅の狭い溝１８ａを完全に埋め込んで、次
の等方エッチングの際にも幅の狭い溝１８ａ内に第１の
シリコン酸化膜を残存させる観点から、幅の狭い溝１８
ａの１／２以上に設定される。一方、第１のシリコン酸
化膜１９の膜厚の上限については、幅の広い溝１８ｂを
考慮した上で、幅の広い溝１８ｂが完全に埋め込まれな
い範囲に設定されるが、幅の広い溝が余りに広いと半導
体装置の微細化が阻害されてしまうので、少なくとも幅
の狭い溝１８ａの幅の２倍を越えても完全には埋め込ま
れないような溝が形成されることは好ましくない。

【００１４】次に、シリコン酸化膜１９に対してＣＤＥ
などの等方エッチングを行ってシリコン酸化膜１９を
０．１５μｍ程度除去する。溝１８の内、幅の狭い溝１
８ａの幅は、ここでは例えば、０．２５μｍであるため
シリコン酸化膜１９により完全に埋め込まれているが、
幅の広い溝１８ｂの幅は０．５０μｍであるためシリコ
ン酸化膜１９によって完全に埋め込まれていない。この
ような形状の違いから、シリコン酸化膜１９を約０．１
５μｍ程度等方エッチングすると幅の狭い溝１８ａの中
にはシリコン酸化膜１９が埋め込まれた儘であるが、幅
の広い溝１８ｂの中のシリコン酸化膜１９はエッチング
除去される（図７）。その後、シリコン窒化膜１７と溝
に埋め込まれたシリコン酸化膜１９をマスク材にして半
導体基板１６をＲＩＥ(Reactive Ion Etching)により
０．４μｍ程度異方性エッチングして、幅の広い溝１８
ｂの基板表面からの深さを０．８μｍにする（図８）。
次に、幅の狭い溝１８ａに埋め込まれているシリコン酸
化膜１９をＮＨ₄Ｆでエッチング除去し、溝幅によって
深さの異なる溝１８を形成する。この実施例の場合、溝
の幅が最小寸法である０．２５μｍである溝の深さが最
も浅くなる（図９）。

【００１５】次に、半導体基板１６上に第２のシリコン
酸化膜２３をＣＶＤ法により０．８μｍ程度堆積させ
る。このシリコン酸化膜２３に対し、シリコン窒化膜１
７をストッパーとしてＣＭＰ(Chemical Mechanical Pol
ishing) 法などのポリッシングを施し、シリコン酸化膜
２３の平坦化を行う。そして、シリコン窒化膜１７上の
シリコン酸化膜２３を除去し、素子分離領域（ＳＴＩ）
１８ａ、１８ｂ、１８ｃを形成する（図１０）。次に、
シリコン窒化膜１７をＣＤＥ法やＨ₃ＰＯ₄でエッチン
グ除去した後、一般的な半導体装置の製造方法を用い
て、半導体装置のＮウエル２４とＮ型不純物拡散領域２
５とＰ型不純物拡散領域２６を形成する（図１１）。シ
リコン窒化膜１７やシリコン酸化膜１９は、半導体基板
の異方性エッチングのマスク材となる特性を有する他の
材料で置き換えて用いることもできる。本実施例の製造
方法で半導体装置を形成することにより、第１の実施例
と同様の効果を有する半導体装置を製造することができ
る。この実施例では、Ｐ型シリコン基板上に半導体装置
を形成する場合について述べたが、Ｎ型シリコン基板上
に本発明の半導体装置を形成した場合にも同様の効果を
得られる。

【００１６】次に、図１２及び図１３を参照して第４の
実施例を説明する。この実施例では、半導体装置の製造
方法を説明する。図１２及び図１３は、半導体装置の製
造工程断面図である。半導体基板１６の表面にシリコン
窒化膜１７を形成してから幅の広い溝１８ｂ中のシリコ
ン酸化膜１９をエッチング除去し深くするまでの工程
は、前記第３の実施例と同じ（図５乃至図８）であるの
で、この部分の説明を省略する。幅の広い溝１８ｂ中の
シリコン酸化膜１９をエッチング除去し溝の深さを深く
する工程の後に幅の狭い溝１８ａに埋め込まれている第
１のシリコン酸化膜１９を残存させたまま第２のシリコ
ン酸化膜２３をＣＶＤ法により０．８μｍ程度堆積し、
ＣＭＰ法などを用いてこのシリコン酸化膜２３をポリッ
シングしてこのシリコン酸化膜２３の平坦化を行う。そ
して、シリコン窒化膜１７上のシリコン酸化膜２３を除
去し、素子分離領域（ＳＴＩ）１８ａ、１８ｂ、１８ｃ
を形成する（図１２）。次に、シリコン窒化膜１７をＣ
ＤＥ法やＨ₃ＰＯ₄などによりエッチング除去した後、
一般的な半導体装置の製造方法を用いて、半導体基板１
６にＮウエル２４とＮ型不純物拡散領域２５とＰ型不純
物拡散領域２６（Ｎウエル中）とを形成する（図１
３）。この実施例の製造方法で半導体装置を形成するこ
とにより、第１の実施例と同様の効果を有する半導体装
置を製造することができる。また、第３の実施例と異な
り、マスク材として用いたシリコン酸化膜をそのまま溝
に埋め込む絶縁膜として用いるので工程が簡略化され
る。

【００１７】次に、図１４を参照して第５の実施例を説
明する。この実施例では、半導体装置の製造方法を説明
する。図１４は、半導体装置の製造工程断面図である。
半導体基板１６の表面にシリコン窒化膜１７を形成して
から幅の狭い溝１８ａ中のシリコン酸化膜１９をエッチ
ング除去するまでの工程は、前記第３の実施例と同じ
（図５乃至図９）であるのでこの部分の説明を省略す
る。幅の狭い溝１８ａ中のシリコン酸化膜１９をエッチ
ング除去したシリコン窒化膜１７をＣＤＥ法やＨ₃ＰＯ
₄でエッチング除去する。その後、半導体基板１６上に
シリコン酸化膜２３をＣＶＤ法で０．８μｍ程度堆積さ
せる。そして、ＣＭＰ法などを用いてシリコン酸化膜２
３をポリッシングしてこのシリコン酸化膜２３を平坦化
し、半導体基板１６上のシリコン酸化膜２３を除去し、
溝１８ａ、１８ｂにシリコン酸化膜２３を埋め込んで素
子分離領域（ＳＴＩ）１８ａ、１８ｂ、１８ｃを形成す
る。その後、一般的な半導体装置の製造方法を用いて、
半導体装置のＮウエル２４を形成し、Ｎ型不純物拡散領
域２５を基板側に形成し、Ｐ型不純物拡散領域２６をＮ
ウエル２４に形成する。この実施例の製造方法で半導体
装置を形成することにより、第１の実施例と同様の効果
を有する半導体装置を製造することができる。

【００１８】次に、図１５乃至図１９を参照して第６の
実施例を説明する。この実施例では３種類の深さの溝を
有する半導体装置の製造方法を説明する。図１５乃至図
１９は、半導体装置の製造工程断面図である。Ｐ型シリ
コンなどの半導体基板１６上にＣＶＤ法や熱窒化法を用
いてシリコン窒化膜１７を０．１μｍ程度堆積させる。
その後、フォトレジスト（図示せず）を塗布しリソグラ
フィー工程でパターニングを行い、その後、パターニン
グされたフォトレジストをマスク材にしてシリコン窒化
膜１７とシリコン基板１６をＲＩＥ法により程度エッチ
ングを行って、半導体基板１６に溝１８を形成する。溝
１８は、幅の狭い溝１８ａと広い溝１８ｂと中間幅の溝
１８ｃとから構成されている。その後、エッチングマス
クとして用いたフォトレジストをＯ₂プラズマにより除
去する（図１５（ａ））。

【００１９】その後、半導体基板１６及びシリコン窒化
膜１７上に第１のシリコン酸化膜１９をＣＶＤ法で堆積
させる（図１５（ｂ））。次に、シリコン酸化膜１９に
対してＣＤＥなどの等方エッチングを行ってシリコン酸
化膜１９をこのシリコン酸化膜１９の厚さ程度除去す
る。溝１８の内、幅の狭い溝１８ａはシリコン酸化膜１
９により完全に埋め込まれているが、幅の広い溝１８ｂ
及び中間幅の溝１８ｃは、シリコン酸化膜１９によって
完全に埋め込まれていない。このような形状の違いか
ら、シリコン酸化膜１９を等方エッチングすると幅の狭
い溝１８ａの中にはシリコン酸化膜１９が埋め込まれた
儘であるが、幅の広い溝１８ｂ及び中間幅の溝１８ｃの
中のシリコン酸化膜１９はエッチング除去される（図１
６（ａ））。その後、シリコン窒化膜１７と溝に埋め込
まれたシリコン酸化膜１９をマスク材にして半導体基板
１６をＲＩＥにより異方性エッチングして、幅の広い溝
１８ｂ及び中間幅の溝１８ｃの基板表面からの深さを幅
の狭い溝１８ａより深くする（図１６（ｂ））。

【００２０】さらに、半導体基板１６、幅の狭い溝１８
ａに埋め込まれたシリコン酸化膜１９及びシリコン窒化
膜１７の上に第１のシリコン酸化膜より厚い第３のシリ
コン酸化膜２０をＣＶＤ法で堆積させる（図１７
（ａ））。次に、シリコン酸化膜２０に対してＣＤＥな
どの等方エッチングを行ってシリコン酸化膜２０をこの
シリコン酸化膜２０の厚さ程度除去する。溝１８の内、
中間幅の溝１８ｃはシリコン酸化膜２０により完全に埋
め込まれているが、幅の広い溝１８ｂは、シリコン酸化
膜２０によって完全に埋め込まれていない。このような
形状の違いから、シリコン酸化膜２０を等方エッチング
すると中間幅の溝１８ｃの中にはシリコン酸化膜２０が
埋め込まれた儘であるが、幅の広い溝１８ｂの中のシリ
コン酸化膜２０はエッチング除去される（図１７
（ｂ））。その後、シリコン窒化膜１７と溝１８ａ、１
８ｃに埋め込まれたシリコン酸化膜１９、２０をマスク
材にして半導体基板１６をＲＩＥにより異方性エッチン
グして、幅の広い溝１８ｂの基板表面からの深さをさら
に深くする（図１８（ａ））。次に、幅の狭い溝１８ａ
及び中間幅の溝１８ｃに埋め込まれているシリコン酸化
膜１９、２０をＮＨ₄Ｆでエッチング除去し、溝幅によ
って深さの異なる溝１８を形成する（図１８（ｂ））。

【００２１】次に、半導体基板１６上に第４のシリコン
酸化膜２１をＣＶＤ法により０．８μｍ程度堆積させ
る。このシリコン酸化膜２１に対し、シリコン窒化膜１
７をストッパーとしてＣＭＰ法などのポリッシングを施
し、シリコン酸化膜２１の平坦化と、シリコン窒化膜１
７上のシリコン酸化膜２３の除去を行い、素子分離領域
（ＳＴＩ）１８ａ、１８ｂ、１８ｃを形成する（図１９
（ａ））。次に、シリコン窒化膜１７をＣＤＥ法やＨ₃
ＰＯ₄でエッチング除去した後、一般的な半導体装置の
製造方法を用いて、半導体装置のＮウエル２４とＮ型不
純物拡散領域２５とＰ型不純物拡散領域２６を形成する
（図１９（ｂ））。シリコン窒化膜１７やシリコン酸化
膜１９、２０は、半導体基板の異方性エッチングのマス
ク材となる特性を有する他の材料で置き換えて用いるこ
ともできる。また、本実施例の製造方法で半導体装置を
形成することにより、第１の実施例と同様の効果を有す
る半導体装置を製造することができる。この実施例で
は、Ｐ型シリコン基板上に半導体装置を形成する場合に
ついて述べたが、Ｎ型シリコン基板上に本発明の半導体
装置を形成した場合にも同様の効果を得られる。

【００２２】次に、図２０及び図２１を参照して第７の
実施例を説明する。この実施例ではＭＯＳトランジスタ
を素子領域に形成した半導体装置を説明する。ここでは
図１に示した半導体基板にトランジスタを搭載する。図
２０は、半導体装置の断面図、図２１は、半導体装置の
平面図である。図２０は、図２１のＡ−Ａ′線に沿う部
分の断面図である。図において、半導体基板８には、基
板表面に接するように幅が０．２５μｍ、深さが０．４
μｍのシリコン酸化膜などの絶縁体が埋め込まれた溝
（ＳＴＩ）１０、１１と、幅が０．５０μｍで深さが
０．８μｍのシリコン酸化膜などの絶縁体が埋め込まれ
た溝（ＳＴＩ）９が形成されている。半導体基板８に
は、Ｐ型不純物拡散領域２９とＮ型不純物拡散領域３０
が、基板表面からの深さ０．１μｍの深さまで形成され
ている。半導体基板８内の一部には、Ｎウエル１２が、
０．１μｍの深さから２．０μｍの深さまで形成されて
いる。また、Ｎウエル１２の端は必ず絶縁体が埋め込ま
れた溝（ＳＴＩ）９の下部になるように構成されてい
る。

【００２３】絶縁体が埋め込まれた溝（ＳＴＩ）９、１
０、１１は、半導体装置の素子分離領域として機能す
る。Ｎウエル１２にはＰチャネルＭＯＳトランジスタＴ
ｒ１が形成され、基板側にはＮチャネルＭＯＳトランジ
スタＴｒ２が形成されている。Ｐ型不純物拡散領域２９
とＮ型不純物拡散領域３０は、半導体装置中のＭＯＳト
ランジスタのソース／ドレイン領域として機能する。す
なわち、ＰチャネルＭＯＳトランジスタＴｒ１は、ソー
ス／ドレイン領域２９、ゲート酸化膜２７及びポリシリ
コンなどのゲート電極２８を備えている。また、Ｎチャ
ネルＭＯＳトランジスタＴｒ２は、ソース／ドレイン領
域３０、ゲート酸化膜２７及びポリシリコンなどのゲー
ト電極２８を備えている。このように、ウエル境界のＳ
ＴＩ９の深さを、同一ウエル（基板）内のＳＴＩ１０、
１１よりも深くすることにより、従来構造よりも、ウエ
ル境界１３とＰ型不純物拡散領域２９間の距離、ウエル
境界１３とＮ型不純物拡散領域３０間の距離を長くする
ことができる。従って、下部にウエル境界１３を有する
ＳＴＩ９の底部における不純物濃度を、従来構造よりも
低くすることができる。

【００２４】次に、図２２を参照して第８の実施例を説
明する。この実施例ではバイポーラトランジスタを素子
領域に形成した半導体装置を説明する。ここでは図１に
示した半導体基板を基礎にしてトランジスタが形成され
ている。図２２は、半導体装置の断面図である。図にお
いて、半導体基板８には、基板表面に接するように幅が
０．２５μｍ、深さが０．４μｍのシリコン酸化膜など
の絶縁体が埋め込まれた溝（ＳＴＩ）１０と、幅が０．
５０μｍで深さが０．８μｍのシリコン酸化膜などの絶
縁体が埋め込まれた溝（ＳＴＩ）９が形成されている。
半導体基板８にはＰ型不純物拡散領域３１とＮ型不純物
拡散領域３２が形成されている。また、半導体基板８内
の一部にはＮウエル１２が形成されている。また、Ｎウ
エル１２の端は必ず絶縁体が埋め込まれた溝（ＳＴＩ）
９の下部になるように構成されている。絶縁体が埋め込
まれた溝（ＳＴＩ）９、１０は、半導体装置の素子分離
領域として機能する。バイポーラトランジスタは、Ｎウ
エル１２に形成されている。Ｐ型不純物拡散領域３１と
Ｎ型不純物拡散領域３２は、半導体装置中のバイポーラ
トランジスタのベース領域及びエミッタ領域として機能
する。すなわち、バイポーラトランジスタは、ベース領
域３１、エミッタ領域３２、ベース電極Ｂ、エミッタ電
極Ｅ、コレクタ電極Ｃを備えている。このように、ウエ
ル境界のＳＴＩ９の深さを、同一ウエル内のＳＴＩ１０
よりも深くすることにより、従来構造よりも、ウエル境
界とＰ型不純物拡散領域間の距離を長くすることができ
る。従って、下部にウエル境界を有するＳＴＩ９の底部
における不純物濃度を、従来構造よりも低くすることが
できる。

【００２５】

【発明の効果】本発明は、以上の構成により、ウエル分
離を行う素子分離の幅の縮小と拡散層接合容量の低減を
両立できる。また、素子分離溝の幅と深さの関係が一定
の場合、素子分離領域に埋め込む材料の埋め込み性能を
最大限に利用できる。

【図面の簡単な説明】

【図１】本発明の半導体装置における半導体基板の断面
図。

【図２】本発明におけるパンチスルー耐圧のＳＴＩ底部
付近の不純物濃度及びＳＴＩ幅の依存性を示す特性図。

【図３】本発明における半導体基板の不純物プロファイ
ルを示す特性図。

【図４】本発明の半導体装置における半導体基板の断面
図。

【図５】本発明の半導体装置の製造工程断面図。

【図６】本発明の半導体装置の製造工程断面図。

【図７】本発明の半導体装置の製造工程断面図。

【図８】本発明の半導体装置の製造工程断面図。

【図９】本発明の半導体装置の製造工程断面図。

【図１０】本発明の半導体装置の製造工程断面図。

【図１１】本発明の半導体装置の製造工程断面図。

【図１２】本発明の半導体装置の製造工程断面図。

【図１３】本発明の半導体装置の製造工程断面図。

【図１４】本発明の半導体装置の製造工程断面図。

【図１５】本発明の半導体装置の製造工程断面図。

【図１６】本発明の半導体装置の製造工程断面図。

【図１７】本発明の半導体装置の製造工程断面図。

【図１８】本発明の半導体装置の製造工程断面図。

【図１９】本発明の半導体装置の製造工程断面図。

【図２０】本発明の半導体装置の断面図。

【図２１】本発明の半導体装置の平面図。

【図２２】本発明の半導体装置の断面図。

【図２３】従来の半導体装置の断面図。

【図２４】従来の半導体装置におけるパンチスルー耐圧
のＳＴＩ底部付近の不純物濃度及びＳＴＩ幅の依存性を
示す特性図。

【図２５】従来の半導体基板の不純物プロファイルを示
す特性図。

【符号の説明】

１、２６・・・Ｐ型不純物拡散領域、２、２５・・・Ｎ
型不純物拡散領域、３、４、５、９、１０、１１、１
８、・・・素子分離領域用溝（ＳＴＩ）、７、１２、１
５、２４・・・Ｎウエル、８、１６・・・半導体基
板、１３・・・ウエル境界、１７・・・シリコン窒
化膜、１９、２０、２１、２３、・・・シリコン酸化
膜、２７・・・ゲート酸化膜、２８・・・ゲート電
極、２９・・・Ｐ型ソース／ドレイン領域、３０・・・
Ｎ型ソース／ドレイン領域、３１・・・Ｐ型不純物拡散
領域（ベース領域）、３２・・・Ｎ型不純物拡散領域
（エミッタ領域）。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に形成された複数の素子分離領域と、前記半導体基板に形成されたウエル領域とを備え、前記半導体基板表面からの深さが実質的に異なる素子分
離領域が２種類以上存在し、深い素子分離領域は浅い素
子分離領域より幅が広く、かつ、前記ウエル領域の半導
体基板からの深さは、これらの素子分離領域よりも深い
ことを特徴とする半導体装置。
【請求項２】前記素子分離領域は、前記半導体基板に
形成された溝が絶縁体で埋め込まれてなるものであるこ
とを特徴とする請求項１に記載の半導体装置。
【請求項３】前記深い素子分離領域は、前記ウエル領
域の境界に形成されていることを特徴とする請求項１又
は請求項２に記載の半導体装置。
【請求項４】半導体基板と、前記半導体基板に形成され、前記半導体基板表面からの
深さが２種類以上存在する絶縁体が埋め込まれた複数の
溝と、前記半導体基板に形成されたウエル領域とを備え、前記ウエル領域の前記半導体基板表面からの深さが前記
複数の溝のいずれよりも深いことを特徴とする半導体装
置。
【請求項５】前記半導体基板に形成された前記絶縁体
が埋め込まれた溝の幅と深さの比率が、前記絶縁体が埋
め込まれた溝の深さに依存せず一定であることを特徴と
する請求項４に記載の半導体装置。
【請求項６】前記複数の溝の内、前記半導体基板表面
からの深さが最も深い溝は、前記ウエル領域の境界に形
成されていることを特徴とする請求項４又は請求項５に
記載の半導体装置。
【請求項７】半導体基板上に第１の膜を堆積させる工
程と、前記第１の膜と前記半導体基板に第１のエッチングを施
し、前記半導体基板の所定の位置に２種類以上の幅を有
し、半導体基板表面からの深さが実質的に等しい複数の
溝を形成する工程と、前記第１のエッチングの後に前記半導体基板及び前記第
１の膜上に第２の膜を堆積させる工程と、前記第２の膜に等方性エッチングを施し、前記複数の溝
のうち少なくとも最も幅の狭い溝には前記第２の膜を残
す一方、少なくとも最も幅の広い溝では溝中の前記第２
の膜を除去する工程と、前記第１の膜及び少なくとも前記最も幅の狭い溝の中に
残存した第２の膜をマスクとして、前記半導体基板に第
２のエッチングを施し、少なくとも前記最も幅の狭い溝
以外の溝の半導体基板表面からの深さをさらに深くする
工程と、前記第２のエッチングの後少なくとも前記最も幅の広い
溝の中に第３の膜を堆積させる工程とを備えたことを特
徴とする半導体装置の製造方法。
【請求項８】前記第２の膜の膜厚は、前記半導体基板
に形成される前記最も幅の狭い溝の幅の１／２倍から２
倍であることを特徴とする請求項７に記載のの半導体装
置の製造方法。
【請求項９】前記第１の膜及び前記第２の膜は、前記
第２のエッチングに対して前記半導体基板よりもエッチ
ングレートが小さいことを特徴とする請求項７又は請求
項８に記載の半導体装置の製造方法。
【請求項１０】前記第３の膜は、絶縁体であることを
特徴とする請求項７乃至請求項９のいずれかに記載の半
導体装置の製造方法。
【請求項１１】前記第３の膜を堆積させる工程の前に
前記第２の膜を除去することを特徴とする請求項７乃至
請求項１０のいずれかに記載の半導体装置の製造方法。