JPS6297332A - Ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はエツチング方法に関し、シリコン半導体を制御
良くエツチングする方法を提供するものである。

従来の技術 半導体装置は最近ますます高密度化される傾向にあり、
そのために微細パターン形成法の開発に対する要望が高
まっている。そこでたとえば一般的に紫外線による写真
蝕刻法の実用的な最小パターン巾であるＭＯＳ）ランジ
スタの２〜４ミクロン程度のシリコンゲート部をパター
ン出しする場合従来のケミカルエツチング法では必然的
に横方向からの入り込みで、レジストマスクに対してア
ンダーカットが生じ最底膜厚分だけ片側がエツチングさ
れる。更にケミカルエツチングはレジストの密着性を弱
める為、横方向のへり込みが助長されレジストマスク寸
法に対して著しく細くなる欠点がある。このことはＶＴ
（しきい値電圧）制御の対策をしないかぎり、ゲートの
実効チャネル長が２ミクロン以下になると急激にｖＴが
低下するショートチャネル効果を生じる。

発明が解決しようとする問題点 半導体集積回路におけるＭＯＳトランジスタのシリコン
ゲート部等はほとんどマスク寸法どおりに制御する必要
があり、ケミカルエツチングでは上記の問題から制御は
困難である。そこで出来る限シマスクに対してアンダー
カットをなくす方法としてドライエツチング方法を用い
ることが考えられる。特に反応性スパッタエツチング方
法ではその条件により、基板表面に対してほぼ垂直にエ
ツチングガス（フレオン系ガスをプラズマ状として発生
した主としてフッ素ラジカル）が入射する為、レジスト
マスクにより多結晶シリコ／をエツチングするとアンダ
ーカットのないほぼレジストマスクの寸法どおりにエツ
チング出来る。この方法はたとえば本出願人が特願昭５
２−１１０７０３号にて提案したものを用いることがで
きる。しかし、この方法において、第１図で示す様にシ
リコン基板１表面のフィールド酸化膜２に急峻な段部が
あっても多結晶シリコン膜を破線ａで示すように全面に
形成すると多結晶シリコン膜はステップカバレージが良
い為、段部の側面にもされる。次にシリコンゲート部を
形成する為レジストマスク４を形成し、反応性スパッタ
エツチングにより多結晶シリコンをエツチングすると、
エツチングは破線ａからｂのように進行し、フッ素ラジ
カルＩはほぼ垂直に入射する為平坦部には多くフッ素ラ
ジカルが入射し段の側面部へはフッ素ラジカルが殆んど
入射しない。したがって、平坦部の多結晶シリコンが完
全にエツチングされても、ゲート電極となる多結晶シリ
コン６の他忙段の側面にも多結晶シリコン６が残存する
。この側面部の多結晶シリコン６は全く不要なもので完
全に除去する必要がある。

そこで、この多結晶シリコン６を完全に除去する為には
エツチング時間が相当長く必要となり、例えば反応性ス
パッタエツチング条件を３００Ｗ。

０．０１　Ｔｏｒ　ｒ　、　ＣＣｌ　２　Ｆ　２１５Ｃ
Ｃ／Ｍで石英試料台を用いて多結晶シリコンを除去した
場合、酸化膜３が露出しさらにこの条件でエツチングを
行うと、酸化膜のエツチング速度は約３６０人／分とな
り、第１図のゲート酸化膜３等の非常に薄い酸化膜はエ
ツチングされて基板が露出する恐れがある。またフィー
ルド酸化膜２も一部がエツチングされ耐圧の劣化につな
がる。

このようにゲート酸化膜３がエツチングされると次の様
な問題が生じる。第２図は第１図で説明した工程の後の
工程を説明するもので同じ番号は重複説明となるので省
略する。まず多結晶シリコン６をオーバエツチングによ
り完全に除去すると、ゲート部の酸化膜（膜５に覆われ
ている部分）以外の酸化膜３がエツチングされ基板１が
露出する。

次にイオン注入により基板と逆導電型の不純物を注入し
ソース及びドレイン領域７ａ、ｙｂを形成する。次に気
相成長法によりシリコン酸化膜８を形成し、各電極のコ
ンタクト窓を開孔する。この時マスク合わせずれによシ
コンタクト窓がゲート用多結晶シリコン膜６上と基板の
一部にまたがって開孔されると次のアルミ電極９を配線
しシンター処理を施した場合、ゲートとソースがショー
トし不良となる。このように、ゲート酸化膜３のエツチ
ングが行われると特性上及び歩留シにも大きく影響する
。

本発明は上記問題点を考慮して、多結晶シリコン膜等の
シリコン半導体を、エツチングガスによるドライエツチ
ングを用いて選択エツチングするに際し、エツチング部
の側面の除去すべきシリコン部分を容易かつ確実に除去
することを目的とする。

問題点を解決するための手段 本発明はかかる目的を達成するべく、シリコン半導体上
にエツチングマスクを形成し、上記シリコン半導体を、
上記エツチングマスクに対して垂直方向に選択性がある
第１のドライエツチングを用いて選択的忙エツチングす
る工程と、続いて上記エツチング部のシリコン半導体の
一部を垂直および横方向た第２のドライエツチングを用
いてエツチングするエツチング方法を用いるもので、好
ましくは、第２のドライエツチングの真空度を第１のド
ライエツチングの真空度より低くする方法である。

作　　用 本発明によれば、シリコン半導体を、ドライエッチング
を用いて高精度にエツチングするに際し、微細なエツチ
ングパターンを形成できるとともに、エツチング部側面
の除去すべきシリコン部分を、ドライエツチング条件を
変更するのみで容易かつ確実に除去することができ、半
導体装置の製造におけるエツチング工程に効果を発揮す
る。

実施例 第３図は本発明を用いて、シリコン半導体たとえばＭＯ
Ｓ）ランジスタの多結晶シリコンゲートパターンを形成
する工程を示す。

第３図（Ａ）において、一般にゲート用の多結晶シリコ
ン膜を形成する時、半導体基板表面には、例えばフィー
ルド絶縁膜として半導体基板表面を酸化してシリコン酸
化膜を形成し所望のパターンにエツチングする工程で生
じる段部や拡散マスクに使用したシリコン酸化膜の段部
等が必ず形成されているので、本発明をわかりやすくす
る為これら段部をまとめて第３図（Ａ）ではシリコン基
板１１自体の表面にフィールド酸化膜１１′とゲート酸
化膜１３との間に生じる上面ａ、側面す、底面Ｃから成
る段部１２を示す。

次に同図（Ｂ）に示すごとく酸化膜１１’、１３上に気
相成長法等により多結晶シリコン膜１４を生成させる。

この多結晶シリコン膜１４の成長は、例えば８５０’Ｃ
の温度でＮ２ガスを３０　ｌ　７Ｍ　、シラン（Ｓ　Ｉ
　Ｈ４）　　ガスを１１１７Ｍ流した状態で行なう。段
部１２の上面ａおよび底面ａおよび底面Ｃ上におけると
ほぼ同じ（側面す上においても同厚の多結晶シリコンが
成長する。その結果、多結晶シリコン膜１４の表面は、
段部１２の上面ａ、側面す。

底面Ｃにそれぞれ沿った面ａ’、ｂ’、ｃ’から成る。

しかるのち、ゲート用レジストパターン１６をフォトリ
ングラフイエ程釦よシ例えば２〜４ミクロン幅で多結晶
シリコン１４の凹部の底面Ｃ′上に選択的に形成する。

続いて同図（Ｃ）は、同図（Ｂ）でゲート用レジストパ
ターンを形成したのち、表面に垂直な方向に多結晶シリ
コンのエツチングガスを入射せしめて、選択的に多結晶
シリコン１４をエツチングした状態を示す。このドライ
エツチングとして例えば反応性スパッタエツチングを用
いる。その場合スパッタ性向上のため、真空度は０．０
３Ｔｏｒｒ以上の高真空として、出力は４００Ｗ程度と
し、エツチングガスにフレオン１２（ＣＣ１２Ｆ２）を
使用し流量は１０ｃｃ、〆Ｍ程度で行なう。このように
するとエツチングガスはフレオン１２のガスをプラズマ
状として発生した主としたフッ素ラジカルであり、多結
晶シリコンをエツチングするものである。このような反
応性スパッタエツチングでは、基板表面に対してほぼ垂
直にフッ素ラジカルが入射せし得るためゲート用レジス
トパターンをマスクに多結晶シリコン１４１はほとんど
縦方向にエツチングされアンダーカットのないほぼレジ
ストマスク寸法と同等のパターン幅に形成出来る。しか
し段部１２の側面に形成された多結晶シリコン１４の側
面すべはあまりフッ素ラジカルが入射せず、かつオーバ
エツチングはレジストや酸化膜も多少エツチングされる
ため好ましくないので、必然的にエツチング部２ｏの側
面に多結晶シリコン１４の一部１４２が残存する。その
量は段部が垂直でその段差が多結晶シリコン膜厚と同等
になる程残存する多結晶シリコンの巾は大きくなり、最
大で実験的には堆積膜厚の約ｏ、ｅ倍である。普通多結
晶シリコン１４の段部での側面ｂ′は同図（Ｂ）のよう
にわん曲に生成されるために、側面ｂ′の横方向へもエ
ツチングは多少進む。したがって、酸化膜１３０表面が
露出した時点でエツチングを停止しても、段部１２の側
面に残存する多結晶シリコン１４２０幅は膜厚のｏ、ｅ
倍以下となり、かつ段部の段差が多結晶シリコン１４の
膜厚よシ小さければ小さい程残る膜厚は段差に比例して
少なくなるので、エツチング部２０の側面に残った多結
晶シリコン１４２の巾が膜厚の０．６倍としても、厚さ
はそれ以下である。

しかる後、同図（Ｄ）では、同図（Ｃ）で段部の側面に
残った多結晶シリコン１４２を完全に除去する。すなわ
ち、エツチングガスを基板表面に対して等方向にすなわ
ち下（垂直）方向、横方向へエツチングガスが入射する
ようなドライエツチング方法で、側面に残った多結晶シ
リコン１４２を除去する。このドライエツチングとして
例えばプラズマエツチングを用いる。その場合真空度は
０．２Ｔｏｒｒ以上で出力は２００Ｗ程度とし、エツチ
ングガスに７レオン１４（ＣＦ４）を使用し、流量は１
０　ｃｃ／　Ｍ程度で行なう。この場合もエツチングガ
スはフッ素ラジカルであるが、反応性スパッタエツチン
グと異なりフッ素ラジカルは基板表面に対して等方向に
入射する為、段部の側面に残存した多結晶シリコン１４
２は縦方向からも横方向からもエツチングが進むためｂ
“面から容易に素早く確実にエツチングされる。この工
程はドライエツチングにおける真空度を低下させること
で行うことができ、大巾なエツチング工程の増加は不要
である。このとき、ゲート用多結晶シリコン１４１も多
少横方向からエツチングされるがあまシ問題とならない
。

具体的数値を例に挙げて説明すると、酸化膜１３上に形
成される多結晶シリコン膜１４の厚さを０．５μｍとす
ると、工程（Ｃ）に於て多結晶シリコン膜１４を垂直方
向からエツチングすると、エツチング部２０の側面に厚
さｔが０．６　Ｘｏ　、５ｐｍ＝０．３ｔｍ位の多結晶
シリコン１４２が残存する。次に工程（Ｄ）に於て等方
向エツチングをパターン巾４μｍのレジスト１６をマス
クに行なうと、段部の多結晶シリコン１４２を除去する
際、パターン１６下の多結晶シリコン１４１は両端から
０．３−Ｘ２＝０．６μｍが最大エツチングされる。従
って、ゲート巾は４−０．６＝３．４μｍ　となるが、
側面部の多結晶シリリコン１４２の厚さｔが０．３μｍ
と云うものの略三角形となっているので、実際はゲート
パターン巾は３．４μｍまで小さくなることがない。又
、従来のケミカルエツチングだけの場合は４−（０，５
Ｘ２）２３９ｍ　と大幅に小さくなってしまう。

最後にレジストパターン１６を除去することにより、Ｍ
ＯＳ）ランジスタのゲートパターン形成の工程が完了す
る。

以上の工程によりレジストマスク寸法の２〜４ミクロン
がほぼ忠実にシリコンゲートパターンとして形成するこ
とが出来る。以上の工程では段部の段差を大きくかつ急
峻な例で説明したが、実際のＭＯ８ＩＣを製造する場合
は極力凹凸部をなくす方法を用いる為、第３図（Ｃ）で
必然的に残存する多結晶シリコンの量は相当少なくなる
ため、同図（Ｄ）のゲート用多結晶シリコン１４１の横
方向エツチングも小さくなりレジストマスク寸法とほと
んど同等となる。

次に実際のＭＯ８ＩＣの製造で本発明方法を用いた一実
施例を説明する。第４図はｎチャンネル高密度ＭＯ８Ｉ
Ｃの製造工程を示すものでゲート巾３ミクロンで、シラ
ートチヤンネル効果をおさえるためにソース、ドレイン
に浅い走行領域を設けたものであり以下図面忙沿って詳
細に説明する。

同図（Ａ）において、ｐ型シリコン基板２１上に酸化防
止膜のシリコン窒化膜２２を気相成長法により形成し、
続いてレジスト２３を塗布する。

同図（Ｂ）において、シリコン基板の能動領域以外を絶
縁分離するレジスト２３を７オトリツ、′グラフイエ程
によりパターン出しする。続いてドライエツチングによ
シ、露出したシリコン窒化膜２２を例えば反応性スパッ
タエツチングによシフレオンガスを用いてエツチングす
る。エツチング条件は第３図（Ｂ）の工程で説明した条
件と同等でよい。

またひきつづきシリコン基板２１を同一条件でエツチン
グする。この場合シリコン基板２１のエツチング深さは
、後のシリコン基板を酸化する時の酸化膜厚の半分だけ
エツチングする。例えば６０００人エツチングする。

つづいて同図（Ｃ）において、レジストマスク２３を除
去してシリコン窒化膜２２のパターン２２０を露出する
。この状態で露出したシリコン基板を熱酸化法によシ酸
化せしめるとフィールド絶縁膜となるシリコン酸化膜２
４が選択的に形成される。

この場合シリコン基板を５ｏｏｏ人酸化するとシリコン
酸化膜厚は１００００Ａ形成されるため、図のようにシ
リコン酸化膜２４の表面と、シリコン窒化膜２２０の下
のシリコン基板２１表面はほぼ平坦となる。しかしここ
で必然的にシリコン基板２１をエツチングした時の側面
からもシリコン酸化膜が形成されるためその分酸化膜が
上方向に凸状に盛シ上がる。これを一般にパートヘッド
と称し、シリコン酸化膜２５の凸部が生じる。

次に同図（Ｄ）において、シリコン窒化膜２２０を熱リ
ン酸により除去し露出したシリコン基板２１の能動領域
にゲート酸化膜２６を形成する。つづいてレジストパタ
ーン２７を形成してシリコン基板建ソース、ドレインの
深い拡散領域を形成するために、ゲート酸化膜２６の一
部をエツチングせしめて開孔部２８．２９を形成する。

次に同図（Ｅ）において、レジストパターン２７を除去
した後全面にリン又はヒ素のｎ型不純物を含む多結晶シ
リコン膜３ｏを気相成長法により形成する。つづいてソ
ース、ドレイン及びゲート電極用多結晶シリコンパター
ンを形成するだめのレジストマスクパターン３１を形成
する。

次に同図ＣＦ）においてレジストパターン３１をマスク
にして、第３図の場合と同様のドライエツチングすなわ
ち反応性スパッタエツチングを用いてフッ素ラジカルを
基板表面に対してほぼ垂直に入射せしめ多結晶シリコン
膜３０をエツチングしてゲート酸化膜２６及びシリコン
酸化膜２４の表面が露出した時点でエツチングを止める
。条件は第３図（Ｃ）の工程と同一とする。これにより
レジストパターン寸法とほぼ同等のパターン幅にそれぞ
れ多結晶シリコン膜３０ａ　、３０ｂ　、３０ｃのソー
ス、ゲート及びドレインの各電極パターンが形成される
。しかしこの場合もシリコン酸化膜２４の凸部２６の側
面すなわちエツチング部２ｏの側面にも必然的に第３図
の場合と同様に多結晶シリコンが残る。わかりやすく説
明すると同図（Ｆ）を真上から見た図を第６図に示す。

図のシリコン酸化膜２４とゲート酸化膜２６が接すると
ころに多結晶シリコン３ｏのエツチング残り３００が残
存し、各多結晶シリコン電極３０　ａ　、　ｓｏｂ　、
　３０ｃが完全に分離されずシ璽−卜する形となり具合
が悪い。また見方をかえてＶ−Ｖ／線を結ぶように切断
してその断面を見ると第６図のようになり、シリコン酸
化膜２４の凸部２６の側面に多結晶シリコ７３００が残
っているのが分かる。

この為、次に第２のドライエツチングすなわちプラズマ
エツチングによシ、エツチングガスを基板表面に対して
等方向（垂直方向および横方向）に入射せしめシリコン
酸化膜２６の側面すなわちエツチング部２０の多結晶シ
リコン３００を完全に除去する１条件は第３図（Ｄ）の
工程と同一でよい。この場合シリコン酸化膜２６の凸部
の段差は約１０００〜２Ｑ○０八程度である為、側面に
残存している多結晶シリコン３００はそれ以下であり、
プラズマエツチングの時間は少なくてすみ、かつ各多結
晶シリコン電極３０ａ、３０ｂ、３０ｃ　のパターン幅
の細りはほとんど生じない。このことから、反応性スパ
ッタエツチングは酸化膜のエツチングレートも無視出来
ない欠点があるため、多結晶シリコン膜３０をエツチン
グする時、ゲート酸化膜２６が露出する少し手前でエツ
チングを止め、その後プラズマエツチングにより完全に
エツチングし分離する方がより好ましい。この方法であ
れば、プラズマエツチングでは酸化膜をほとんどエツチ
ングしないため、ゲート酸化膜を非常に薄くすることが
でき、かつゲート用多結晶シリコンのパターン幅もほと
んどレジストマスク寸法と同等に形成することができ、
高速でかつ高密化に適している。

次に第４図（Ｇ）において、同図（Ｆ）で各多結晶シリ
コン電極３０ａ、３０ｂ、３０ｃを完全にエツチング分
離した後、レジストパターン３１を除去し、ソース、ド
レインの浅い走行領域を形成するため、イオン注入法に
よりｎ型不純物としてリン（Ｐ）を例えば９０ｋ　ｅＶ
　、　４Ｘ　１０１６（ｍ−２（７）条件でゲート酸化
膜２６を介してシリコン基２１に導入する。

つづいてイオン注入した不純物を活性化するためと、ソ
ース及びドレインの多結晶シリコン電極からシリコン基
板に不純物を拡散しオーミックコンタクトをとるために
高温熱処理として１０００℃ｄｒｙ　Ｎ２雰囲気中で３
０分熱処理し、ソース及びドレイン拡散領域３２．３３
と走行領域３２’、３３’を同時に形成する。

次に同図（Ｈ）において各多結晶シリコン電極を絶縁分
離するだめ、シリコン酸化膜３４を気相成長法により形
成しレジストマスク（図示していない）を用いて、各電
極とコンタクトさすためのシリコン酸化膜３４の開孔部
を形成し、Ａｌを電子ビーム蒸着法により形成し、各電
極とコンタクトさすため、Ａｌ配線３５．３８を形成し
、クンター処理を施し、ｎチャンネルＭＯ８ＩＣを完成
させる。

以上の説明は気相成長法で成長せしめた多結晶シリコン
膜を一例として説明したが、本発明はその他のシリコン
半導体をドライエツチングする場合も可能である。

発明の効果 以上の如く、本発明は、ドライエツチングを用いて、エ
ツチングマスク寸法とほぼ同等のパターンに高精度にシ
リコン半導体をエツチングできるとともに、エツチング
部の側面に存在する除去すべきシリコン半導体部分をド
ライエツチング条件を変化するのみで容易かつ確実に除
去することができ、さらに半導体装置の製造におけるエ
ツチング工程の大巾な増加もなく格別である。このよう
に、本発明は、高密度で微細な半導体集積回路の製造に
大きく寄与するものである。

【図面の簡単な説明】

第１図、第２図は微細パターン形成法の一例の説明図、
第３図（Ａ）〜（Ｄ）は本発明の一実施例である多結晶
シリコン膜のエツチング工程を示す断面図、第４図（Ａ
）〜（Ｈ）は本発明を用いたＭＯＳトランジスタ製造工
程の断面図、第６図は第４図（Ｅ）の工程を説明するた
めの概略平面図、第６図は第５図のｖ−ｖ’線部分での
断面図である。 １１・・・・・・シリコン基板、１４，１４１，１４２
・・・・・・多結晶シリコン、１５・・・・・・レジス
ト、２ｏ・・・・・・エツチング部、２１・・・・・・
ｐ型シリコン基板、３０．３００・・・・・・ｎ型多結
晶シリコン膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ７ｔｔ’５７ｂ 第３図 第４図 第４図

Claims (2)

【特許請求の範囲】
1. （１）シリコン半導体上にエッチングマスクを形成し、
   上記シリコン半導体を、上記エッチングマスクに対して
   垂直方向に選択性がある第１のドライエッチングを用い
   て選択的にエッチングする工程と、続いて上記エッチン
   グ部の側面の上記シリコン半導体を垂直および横方向に
   第２のドライエッチングを用いてエッチングする事を特
   徴とするエッチング方法。
2. （２）第２のドライエッチングの真空度を第１のドライ
   エッチングの真空度より低くすることを特徴とする特許
   請求の範囲第１項に記載のエッチング方法。