JPS6297376A - 半導体装置の電極パタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の電極パターン形成方法に関し、特
に凹凸部を有する基板の表面に形成された多結晶シリコ
ン膜等の導電被膜からなる微細パターンを制御制良くエ
ツチング形成する方法を提供するものである。

従来の技術 半導体装置は最近ます１す高密度化される傾向にあり、
そのために微細パターン形成法の開発に対する要望が高
まっている。そこで一般的に紫外線による写真蝕刻法の
実用的な最小パターン巾であるＭＯＳ）ランジスタの２
〜４ミクロン程度の　□シリコンゲート部をパターン出
しする場合従来のケミカルエツチング法では必然的に横
方向からの入り込みで、レジストマスクに対してアンダ
ーカットが生じ最底膜厚分だけ片側がエツチングされる
。更にケミカルエツチングはレジストの密着性を弱める
為、横方向のへり込みが助長されレジストマスク寸法に
対して著しく細くなる欠点がある。

このことはＶＴ（Ｌきい値電圧）制御の対策をしないか
ぎり、ゲートの実効チャネル長が２ミクロン以下になる
と急激にｖＴが低下するショートチャネル効果を生じる
。

発明が解決しようとする問題点 半導体集積回路におけるＭｏＳトランジスタのシリコン
ゲート部等の導体部分はほとんどマスク寸法どおりに制
御する必要があり、ケミカルエツチングでは上記の問題
から制御は困難である。そこで出来る限シマスクに対し
てアンダーカットをなくす方法としてドライエツチング
方法を用いることが考えられる。特に反応性スパッタエ
ツチング方法ではその条件によシ、基板表面に対してほ
ぼ垂直にエツチングガス（フレオン系ガスをプラズマ状
として発生した主としてフッ素ラジカル）が入射する為
、レジストマスクにより多結晶シリコンをエツチングす
るとアンダーカットのないほぼレジストマスクの寸法ど
おシにエツチング出来る。この方法はたとえば本出願人
が特願昭６２−１１０７０３号にて提案したものを用い
ることができる。しかし、この方法において、第１図で
示す様にシリコン基板１表面のフィールド酸化膜２に急
峻な段部があっても多結晶シリコン膜を破線ａで示すよ
うに全面に形成すると多結晶シリコン膜はステップカバ
レージが良い為、段部の側面にもされる。次にシリコン
ゲート部を形成する為レジストマスク４を形成し、反応
性スパッタエツチングによシ多結晶シリコンをエツチン
グすると、エツチングは破線ａからｂのように進行し、
フッ素ラジカルＩはほぼ垂直に入射する為平坦部には多
くフッ素ラジカルが入射し段の側面部へはフッ素ラジカ
ルが殆んど入射しない。したがって、平坦部の多結晶シ
リコンが完全にエツチングされても、ゲート電極となる
多結晶シリコン６の他に段の側面にも多結晶シリコン６
が残存する。この多結晶シリコン６は全く不要なもので
完全に除去する必要がある。

そこで、この多結晶シリコン６を完全だ除去する為には
エツチング時間が相当長く必要となり、例、ｔば反応性
スパッタエツチング条件を３００Ｗ。

０．０１Ｔｏｒｒ、ＣＣｔ２Ｆ２１５ＣＧ／Ｍで石英試
料台を用いて多結晶シリコンを除去した場合、酸化膜３
が露出しさらにこの条件でエツチングを行うと、酸化膜
のエツチング速度は約３６０人／分となり、第１図のゲ
ート酸化膜３等の非常に薄い酸化膜はエツチングされて
基板が露出する恐れがある。またフィールド酸化膜２も
一部がエツチングされ耐圧の劣化につながる。

このようにゲート酸化膜３がエツチングされると次の様
な問題が生じる。第２図は第１図で説明した工程の後の
工程を説明するもので同じ番号は重複説明となるので省
略する。まず多結晶シリコン６をオーバエツチングによ
り完全に除去するとゲート部の酸化膜（膜５に覆われて
いる部分）以外の酸化膜３がエツチングされ基板１が露
出する。

次にイオン注入により基板と逆導電型の不純物を注入し
ソース及びドレイン領域７ａ、７ｂを形成する。次に気
相成長法によりシリコン酸化膜８を形成し、各電極のコ
ンタクト窓を開孔する。この時マスク合わせずれにより
コンタクト窓がゲート用多結晶シリコン膜６上と基板の
一部にまたがって開孔されると次のアルミ電極９を配線
しシンター処理を施した場合、ゲートとソースがショー
トし不良となる。このように、ゲート酸化膜３のエツチ
ングが行われると特性上及び歩留りにも大きく影響する
。

本発明は上記問題点を考慮して、多結晶シリコン膜等の
導体被膜を選択エツチングして電極パターンを形成する
に際し、微細な電極パターンを高精度に形成するととも
に、短絡を確実かつ容易に防止できる方法を提供するも
のである。

問題点を解決するための手段 以上の目的に鑑み、本発明の電極パターン形成方法は、
絶縁膜の形成された半導体基板上に導電被膜を形成する
工程と、上記被膜上にエツチングマスクを形成し、上記
エツチングマスクに覆われていない上記被膜を、上記基
板の表面に垂直な方向に選択性があるエツチング法を用
いて選択的にエツチングする工程と、上記エツチング工
程で残存した上記被膜を垂直および横方向にエツチング
して上記絶縁膜上に上記被膜よりなるパターンを形成す
るものである。

作　　　用 本発明によれば、電極パターン形成用の導体被膜をエツ
チングマスクに忠実にエツチングすることができるとと
もに、この工程での不要な残存した導体被膜を容易かつ
確実に不都合なく除去することが可能となり、絶縁膜上
に微細でかつ短絡のない電極パターンを高精度に形成す
ることができる。したがって本発明では高密度、高集積
な電極パターンを有する半導体集積回路を高精度かつ高
歩留りで製造可能となる。

実施例 第３図は本発明の一実施例の多結晶シリコンよりなるた
とえばＭＯＳ）ランジスタのゲートパターンを形成する
工程を示す。

第３図（８）において、一般にゲート用の多結晶シリコ
ン膜を形成する時、半導体基板表面には、例えばフィー
ルド絶縁膜として半導体基板表面を酸化してシリコン酸
化膜を形成し所望のパターンにエツチングする工程で生
じる段部や拡散マスクに使用したシリコン酸化膜の段部
等が必ず形成されているので、本発明をわかりやすくす
る為これら段部をまとめて第３図（８）ではシリコン基
板１１自体の表面にフィールド酸化膜１１′とゲート酸
化膜１３との間に生じる上面ａ、側面す、底面Ｃから成
る段部１２を示す。

次に同図（Ｂ）に示すごとく酸化膜１１’、　１３上に
気相成長法等により多結晶シリコン膜１４を生成させる
。この多結晶シリコン膜１４の成長は、例えば６６０’
Ｃ（７）温度でＮ２ガスを３０１７Ｍ、　シラン（Ｓ　
Ｉ　Ｈ４）　　ガスを１ｔ／Ｍ　流した状態で行なう。

段部１２の上面ａおよび底面ａおよび底面Ｃ上知おける
とほぼ同じ（側面す上においても同厚の多結晶シリコン
が成長する。その結果、多結晶シリコン膜１４の表面は
、段部１２の上面ａ、側面す。

底面Ｃにそれぞれ沿った面ａ′、ｂ′、ｃ′から成る。

しかるのち、ゲート用レジストパターン１５をフォトリ
ソグラフィ工程により例えば２〜４ミクロン幅で多結晶
シリコン１４０凹部の底面Ｃ′上に選択的に形成する。

続いて同図（ｑは、同図（ロ）でゲート用レジストパタ
ーンを形成したのち、表面に垂直な方向知多結晶シリコ
ンのエツチングガスを入射せしめて、選択的に多結晶シ
リコン１４をエツチングした状態を示す。このドライエ
ツチングとして例えば反応性スパッタエツチングを用い
る。その場合スパッタ性向上のため、真空度は０．０３
Ｔｏｒｒ以上の高真空として、出力は４００Ｗ程度とし
、エツチングガスにフレオン１２（ＣＣｌ２Ｆ３）を使
用し流量は１０ＣＱ／Ｍ程度で行なう。このようにする
とエツチングガスはフレオン１２のガスをプラズマ状と
して発生した主としたフッ素ラジカルであり、多結晶シ
リコンをエツチングするものである。このような反応性
スパンタエッチングでは、基板表面に対してほぼ垂直に
フッ素ラジカルが入射せし得るためゲート用レジストパ
ターンをマスクに多結晶シリコン１４はほとんど縦方向
にエツチングされアンダーカットのないほぼレジストマ
スク寸法と同等のパターン幅を有する多結晶シリコン電
極パターン１４１が形成出来る。しかし段部１２の側面
に形成された多結晶シリコン１４の側面ｂ′へはあまり
フッ素ラジカルが入射せず５かつオーバエツチングはレ
ジストや酸化膜も多少エツチングされるため好ましくな
いので、必然的に段部１２の側面に多結晶シリコン１４
の一部１４２が残存する。その量は段部が垂直でその段
差が多結晶シリコン膜厚と同等になる程残存する多結晶
シリコンの巾は大きくなり、最大で実験的には堆積膜厚
の約０．６倍である。普通多結晶シリコン１４０段部で
の側面ｂ′　は同図（Ｂ）のようにわん曲に生成される
ために、側面ｂ′の横方向へもエツチングは多少進む。

したがって、酸化膜１３の表面が露出した時点でエツチ
ングを停止しても、段部１２の側面に残存する多結晶シ
リコン１４２の幅は膜厚の０．６倍以下となり、かつ段
部の段差が多結晶シリコン１４の膜厚より小さければ小
さい程残る膜厚は段差に比例して少なくなるので、残っ
た多結晶シリコン１４２の巾が膜厚の０．６倍としても
、厚さはそれ以下である。

しかる後、同図（至）では、同図（ｑで段部の側面に残
った多結晶シリコン１４２を完全に除去する為エツチン
グガスを基板表面に対して等方向にすなわち下（垂直）
方向、横方向へエツチングガスが入射するような方法で
、段部の側面に残った多結晶シリコン１４２を除去する
。このドライエツチングとして例えばプラズマエツチン
グを用いる。

その場合真空度は０，２Ｔｏｒｒ以上で出力は２０Ｗ程
度とし、エツチングガスにフレオン１４（ＣＦ４）を使
用し、流量は１ｏ■乍程度で行なう。この場合もエツチ
ングガスはフッ素ラジカルであるが、反応性スパッタエ
ツチングと異なシフッ素ラジカルは基板表面に対して等
方向に入射する為、段部の側面に残存した多結晶シリコ
ン１４２は縦方向からも横方向からもエツチングが進む
ためｂ“面から容易に素早く確実にエツチングされる。

この工程は、ドライエツチングにおける真空度を低下さ
せることで行うことができ、大巾なエツチング工程の増
加は不要で、このとき、ゲート用多結晶シリコンパター
ン１４１も多少横方向からエツチングされるがあまり問
題とならない。具体的数値を例に挙げて説明すると、酸
化膜１３上に形成される多結晶シリコン膜１４の厚さを
Ｏ，Ｓμｍとすると、工程（ｑに於て多結晶シリコン膜
１４を垂直方向からエツチングすると段部で厚さｔが０
．６Ｘ０．５μｍ＝０　、３μｍ位の多結晶シリコン１
４２が残存する。次に工程０に於て等方向エツチングを
パターン巾４μｍのレジスト１５をマスクに行なうと、
段部の多結晶シリコン１４２を除去する際、パターン１
６下の多結晶シリコン電極パターン１４１は両端から０
．３μｍＸ２＝０．６μｍが最大エツチングされる。従
って、ゲート巾は４−０．６＝３．４μｍとなるが１段
部の多結晶シリコン１４２の厚さｔが０．３μｍと云う
ものの略三角形となっているので、実際はゲートパター
ン巾は３．４μｍまで小さくなることがない。又、従来
のケミカルエツチングだけの場合は４−（０，５Ｘ２）
＝３μｍと大幅に小さくなってしまう。

最後にレジストパターン１５を除去することにより、Ｍ
ＯＳ）ランジスタのゲートパターン形成の工程が完了す
る。

以上の工程によシレジストマスク寸法の２〜４ミクロン
がほぼ忠実てシリコンゲートパターンとして形成するこ
とが出来る。以上の工程では段部の段差を大きくかつ急
峻な例で説明したが、実際のＭＯ８ＩＣを製造する場合
は極力凹凸部をなくす方法を用いる為、第３図（ｑで必
然的に残存する多結晶シリコンの量は相当少なくなるた
め、同図０のゲート用多結晶シリコン電極パターン１４
１の横方向エツチングも小さくなりレジストマスク寸法
とほとんど同等となる。

次に実際のＭＯ３ＩＣの製造で本発明方法を用いた一実
施例を説明する。第４図はｎチャンネル高密度ＭＯ９Ｉ
Ｃの製造工程を示すものでゲート巾３ミクロンで、ショ
ートチャンネル効果をおさえるためにソース、ドレイン
に浅い走行領域を設けたものであり以下図面に沿って詳
細に説明する。

同図囚において、Ｐ型シリコン基板２１上に酸化防止膜
のシリコン窒化膜２２を気相成長法により形成し、続い
てレジスト２３を塗布する。

同図（Ｂ）において、シリコン基板の能動領域以外を絶
縁分離するレジスト２３をフォトリソグラフィ工程によ
りパターン出しする。続いてドライエツチングにより、
露出したシリコン窒化膜２２を例えば反応性スパッタエ
ツチングによシフレオ／ガスを用いてエツチングする。

エツチング条件は第３図（６）の工程で説明した条件と
同等でよい。またひきつづきシリコン基板２１を同一条
件でエツチングする。この場合シリコン基板２１のエツ
チング深さは、後のシリコン基板を酸化する時の酸化膜
厚の半分だけエツチングする。例えば６ｏｏＯ人エツチ
ングする。

つづいて同図（ｑにおいて、レジストマスク２３を除去
してシリコン窒化膜２２のパターン２２０を露出する。

この状態で露出したシリコン基板ヲ熱酸化法によシ酸化
せしめるとフィールド絶縁膜となるシリコン酸化膜２４
が選択的に形成される。

この場合シリコン基板を５０００人酸化するとシリコン
酸化膜厚は１００００人形成されるため、図のようにシ
リコシ酸化膜２４の表面と、シリコン窒化膜２２０の下
のシリコン基板２１表面はほぼ平坦となる。しかしここ
で必然的にシリコン基板２１をエツチングした時の側面
からもシリコン酸化膜が形成されるためその分酸化膜が
上方向に凸状に盛り上がる。これを一般にパートヘッド
と称し、シリコン酸化膜２５の凸部が生じる。

次に同図（至）において、シリコン窒化膜２２０を熱リ
ン酸により除去し露出したシリコン基板２１の能動領域
にゲート酸化膜２６を形成する。つづいてレジストパタ
ーン２７を形成してシリコン基板にソース、ドレインの
深い拡散領域を形成子るために、ゲート酸化膜２６の一
部をエツチングせしめて開孔部２８．２９を形成する。

次に同図（Ｅ）において、レジストパターン２７を除去
した後全面にリン又はヒ素のｎ型不純物を含む多結晶シ
リコン膜３ｏを気相成長法により形成する。つづいてソ
ース、ドレイン及びゲート電極用多結晶シリコンパター
ンを形成するだめのレジストマスクパターン３１を形成
する。

次に同図（０においてレジストパターン３１をマスクに
して、第３図の場合と同様のドライエツチングすなわち
反応性スパッタエツチングを用いてフッ素ラジカルを基
板表面に対してほぼ垂直に入射せしめ多結晶／リコン膜
３ｏをエツチングしてゲート酸化膜２６及びシリコン酸
化膜２４０表面が露出した時点でエツチングを止める。

条件は第３図（ｑの工程と同一とする。これによりレジ
ストパターン寸法とほぼ同等のパターン幅にそれぞれ多
結晶シリコン膜３０ａ　、　３ｏｂ　、　３ｏａのソー
ス、ゲート及びドレインの各電極パターンが形成される
。しかしこの場合もシリコン酸化膜２４の凸部２６の側
面にも必然的に第３図の場合と同様に多結晶シリコンが
残る。わかりやすく説明すると同図（ト）を真上から見
た図を第５図に示す。図のシリコン酸化膜２４とゲート
酸化膜２６が接するところに多結晶シリコン３ｏのエツ
チング残り３０ｏが残存し、各多結晶／リコン電極パタ
ーン３０ａ、３０ｂ　、　３ｏａが完全に分離されずシ
ョートする形となり具合が悪い。また見方をかえてＶ−
Ｖ／線を結ぶように切断してその断面を見ると第６図の
ようになり、シリコン酸化膜２４の凸部２６の側面に多
結晶シリコン３００が残っているのが分かる。

この為次にプラズマエツチングによシ、エツチングガス
を基板表面に対して等方向（垂直方向および横方向）に
入射せしめシリコン酸化膜２６の側面に残った多結晶シ
リコン３００を完全例除去しパターン３０ａ　、ｓｏｂ
　、３０ｃ間の短絡を除去する。条件は第３図（ト）の
工程と同一でよい。この場合シリコン酸化膜２５の凸部
の段差は約１０００〜２０００　堆積度である為、側面
に残存している多結晶シリコン３００はそれ以下であり
、プラズマエツチングの時間は少なくてすみ、かつ各多
結晶シリコン電極３０ａ　、３０ｂ　、３０ｃのパター
ン幅の細りは嫌とんど生じない。このことから、反応性
スパンタエソチングは酸化膜のエツチングレートも無視
出来ない欠点があるため、多結晶シリコン膜３０ｉエツ
チングする時、ゲート酸化膜２６が露出する少し手前で
エツチングを止め、その後プラズマエツチングにより完
全にエツチングし分離する方がよシ好ましい。この方法
であれば、プラズマエツチングでは酸化膜をほとんどエ
ツチングしないため、ゲート酸化膜を非常に薄くするこ
とができ、かつゲート用多結晶シリコンのパターン幅も
ほとんどレジストマスク寸法と同等に形成することがで
き、高速でかつ高密度化に適している。

次に、第４図（ｑにおいて、同図（ト）で各多結晶シリ
コン電極バターｙ３０ａ　、　３ｏｂ　、３０ｃを完全
にエツチング分離して短絡を除去した後、レジストパタ
ーン３１を除去し、ソース、ドレインの浅い走行領域を
形成するため、イオン注入法によりｎ型不純物としてリ
ン刀を例えば９０　ｋｅＶ。

４　Ｘ　１０”　ｃｍ−２の条件でゲート酸化膜２６を
介してシリコン基板２１に導入する。つづいてイオン注
入した不純物を活性化するためと、ソース及びドレイン
の多結晶シリコン電極からシリコン基板に不純物を拡散
しオーミンクコンタクトをとるために高温熱処理として
１０００’ＣｄｒｙＮ２雰囲気中で３ｏ分熱処理し、ソ
ース及びドレイン拡散領域３２．３３と走行領域３２’
、３３’　を同時に形成する。

次に同図（ハ）において各多結晶シリコン電極を絶縁分
離するため、シリコン酸化膜３４を気相成長法によシ形
成しレジストマスク（図示していない）を用いて、各電
極とコンタクトさすためのシリコン酸化膜３４の開孔部
全形成し、Ａｌを電子ビーム蒸着法により形成し、各電
極とコンタクトさすため、ＡＮ配線３５．３６を形成し
、シンター処理を施し、ｎチャンネルＭＯ８ＩＣを完成
させる。

以上の説明は気相成長法で成長せしめた多結晶シリコン
膜を一例として説明したが、本発明はその他ＣＶＤ法、
減圧ＣＶＤ法、スパッタリング蒸着等による金属膜等の
他の導電被膜よりなる電極パターンを、凹凸部を有する
基板上に微細なパターンで形成する場合も当然適用可能
である。

発明の効果 以上の実施例の説明から明らかな如く、本発明はレジス
トマスク寸法とほぼ同等の微細電極パターンを絶縁膜上
に高精度に形成することができ、かつ下地の絶縁膜の不
要なエツチングを生じる不都合もなくマスク設計の段階
で微細化が図れる。

また基板の凹凸部に関係なく微細化が図れるとともに、
大巾なエンチング工程の増加も不要でプロセス余裕があ
シ、電極パターン同志の短絡を容易かつ確実になくする
ことが可能となり、高密度で微細な電極パターンを有す
る高性能半導体集積回路の高精度で歩留シの良い製′造
に大きく寄与するものである。

【図面の簡単な説明】

第１図、１２図は微細パターン形成法の一例の説明図、
第３図四〜０は本発明の一実施例である多結晶シリコン
膜の微細パターン出し工程を示す断面図、第４図四〜（
ハ）は本発明を用いｆｃＭＯ５）う／ジスタ製造工程の
断面図、第５図は第４図（ト）の工程を説明するための
概略平面図、第６図は第６図のｖ　−ｖ’線部分での断
面図である。 １１・・・・・・シリコン基板、１２・・・内段部、１
３・・・・・・シリコン酸化膜、１４，１４２・・・・
・・多結晶シリ：２７．１４１・・・・・・多結晶シリ
コン電極パターン、１６・・・・・・レジスト、２１・
・・・・・Ｐ型シリコン基板、２６・・・・・・ゲート
酸化膜、２７・・・・・・レジスト、２８゜２９・・・
・・・ソース、ドレイン開孔部、３０．３００・・・・
・・ｎ型多結晶シリコン膜、３０ａ、３０ｂ。 ３０　ｃ・・・・・・ソース、ゲート、ドレイン多結晶
シリコン電極パターン。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図 第４図 第４図 第５図 ３〃

Claims (2)

【特許請求の範囲】
1. （１）絶縁膜の形成された半導体基板上に導電被膜を形
   成する工程と、上記被膜上にエツチングマスクを形成し
   、上記エツチングマスクに覆われていない上記被膜を、
   上記基板の表面に垂直な方向に選択性があるエツチング
   法を用いて選択的にエツチングする工程と、上記エツチ
   ング工程で残存した上記被膜を垂直および横方向にエツ
   チングして上記絶縁膜上に上記被膜よりなるパターンを
   形成する事を特徴とする半導体装置の電極パターン形成
   方法。
2. （２）被膜のエツチングにて、ゲート酸化膜上に、ゲー
   ト電極パターンを形成することを特徴とする特許請求の
   範囲第１項に記載の半導体装置の電極パターン形成方法
   。