JPH0432238A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPH0432238A JPH0432238A JP2137134A JP13713490A JPH0432238A JP H0432238 A JPH0432238 A JP H0432238A JP 2137134 A JP2137134 A JP 2137134A JP 13713490 A JP13713490 A JP 13713490A JP H0432238 A JPH0432238 A JP H0432238A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界の集中を緩和するための低濃度のソース
、ドレイン領域を有するＬＤＤ構造、特に、低濃度のソ
ース、ドレイン領域の上部にポリシリコンゲート電極が
重なるＬＤＤ構造のＭＯＳＦＥＴの製造方法に関する。
、ドレイン領域を有するＬＤＤ構造、特に、低濃度のソ
ース、ドレイン領域の上部にポリシリコンゲート電極が
重なるＬＤＤ構造のＭＯＳＦＥＴの製造方法に関する。
通常のＬＤＤ構造のＭＯＳＦＥＴは、ポリシリコンゲー
ト電極をマスクとするイオン注入により、低濃度のソー
ス、ドレイン領域を形成した後、ポリシリコンゲート電
極の両端にシリコン酸化膜の側壁を形成し、イオン注入
により高濃度のソース、ドレイン領域を形成する製造方
法を採り、低濃度のソース、ドレイン領域の上部にシリ
コン酸化膜が重なる構造になっている。
ト電極をマスクとするイオン注入により、低濃度のソー
ス、ドレイン領域を形成した後、ポリシリコンゲート電
極の両端にシリコン酸化膜の側壁を形成し、イオン注入
により高濃度のソース、ドレイン領域を形成する製造方
法を採り、低濃度のソース、ドレイン領域の上部にシリ
コン酸化膜が重なる構造になっている。
近時、上記構造の？１Ｏ３ＰＥＴにおいてポリシリコン
ゲート電極の両端の側壁酸化膜に捕獲された電子がＧｍ
劣化を引き起こすなどの問題の対策として、低濃度のソ
ース、ドレイン領域の上部にポリシリコンゲート電極が
重なるＬＤＤ構造のｌ’１Ｏ３ＦＥＴが提供された。
ゲート電極の両端の側壁酸化膜に捕獲された電子がＧｍ
劣化を引き起こすなどの問題の対策として、低濃度のソ
ース、ドレイン領域の上部にポリシリコンゲート電極が
重なるＬＤＤ構造のｌ’１Ｏ３ＦＥＴが提供された。
第３図は従来のこの種のＬＤＤ構造のＭＯＳＦＥＴの一
例の製造方法を示す。
例の製造方法を示す。
シリコン基板１表面のゲートシリコン酸化膜２上にポリ
シリコン膜１１を形成し、該ポリシリコン膜１１表面に
薄いシリコン酸化膜１２を形成し、その上にポリシリコ
ン膜１３を形成し、該ポリシリコンｌ１１１３上にゲー
ト電極形成のマスクとするシリコン酸化膜パターン１４
を形成する〔第３図（ａ）〕。
シリコン膜１１を形成し、該ポリシリコン膜１１表面に
薄いシリコン酸化膜１２を形成し、その上にポリシリコ
ン膜１３を形成し、該ポリシリコンｌ１１１３上にゲー
ト電極形成のマスクとするシリコン酸化膜パターン１４
を形成する〔第３図（ａ）〕。
次に、シリコン酸化膜パターン１４をマスクとしてポリ
シリコン膜１３を等方性エツチングし、ポリシリコン膜
１１を通してイオン注入し、低濃度のソース、ドレイン
領域５を形成する〔第３図（ｂ）〕。
シリコン膜１３を等方性エツチングし、ポリシリコン膜
１１を通してイオン注入し、低濃度のソース、ドレイン
領域５を形成する〔第３図（ｂ）〕。
続いて、表面にシリコン酸化膜１５を形成し、該シリコ
ン酸化膜１５をシリコン酸化膜パターン１４の表面が現
われるまで異方性エツチングし、シリコン酸化膜パター
ン１４とその下のポリシリコン膜１３の両端の側壁部分
のシリコン酸化膜１５を残し、その他の部分をエツチン
グ除去する〔第３図（Ｃ）〕。
ン酸化膜１５をシリコン酸化膜パターン１４の表面が現
われるまで異方性エツチングし、シリコン酸化膜パター
ン１４とその下のポリシリコン膜１３の両端の側壁部分
のシリコン酸化膜１５を残し、その他の部分をエツチン
グ除去する〔第３図（Ｃ）〕。
次に、低温でシリコン基板１の表面を酸化した後、イオ
ン注入して高濃度のソース、ドレイン領域８を形成する
〔第３図（ｄ）〕。
ン注入して高濃度のソース、ドレイン領域８を形成する
〔第３図（ｄ）〕。
〔参参考科料 Ｒ，Ｉｚａｗａ ｅｔ ａｌ！、、 Ｉ
ＥＥＥ ＩＥＤＭ ＰＰ。
ＥＥＥ ＩＥＤＭ ＰＰ。
３Ｂ−４１，１９８７）
〔発明が解決しようとする課題〕
上記のような従来の方法は、通常の側壁をシリコン酸化
膜とする製造方法に比べ、製造方法が複雑であり、多く
の工程を要するという問題があった。
膜とする製造方法に比べ、製造方法が複雑であり、多く
の工程を要するという問題があった。
本発明は、上記の問題を解決するためになされたもので
、従来の側壁をシリコン酸化膜とする通常の製造方法の
ように、製造が簡単で少ない工程で行なえる製造方法を
提供することを目的とする。
、従来の側壁をシリコン酸化膜とする通常の製造方法の
ように、製造が簡単で少ない工程で行なえる製造方法を
提供することを目的とする。
本発明の製造方法は、ゲートシリコン酸化膜上に第１層
目のポリシリコン膜を形成し、このポリシリコン膜をシ
リコン酸化膜またはシリコン窒化膜のパターンをマスク
に異方性エツチングし、ゲート電極部品を残して他の部
分をエツチング除去し、イオン注入して低濃度のソース
、ドレイン領゛域を形成した後、表面に第２層目のポリ
シリコン膜を形成し、このポリシリコン膜を異方性エツ
チングし、ゲート電極の両端の側壁部分を残して他の部
分をエツチング除去し、熱酸化により残った側壁部分の
ポリシリコン膜表面にシリコン酸化膜を形成し、イオン
注入して高濃度のソース、ドレイン領域を形成するもの
である。
目のポリシリコン膜を形成し、このポリシリコン膜をシ
リコン酸化膜またはシリコン窒化膜のパターンをマスク
に異方性エツチングし、ゲート電極部品を残して他の部
分をエツチング除去し、イオン注入して低濃度のソース
、ドレイン領゛域を形成した後、表面に第２層目のポリ
シリコン膜を形成し、このポリシリコン膜を異方性エツ
チングし、ゲート電極の両端の側壁部分を残して他の部
分をエツチング除去し、熱酸化により残った側壁部分の
ポリシリコン膜表面にシリコン酸化膜を形成し、イオン
注入して高濃度のソース、ドレイン領域を形成するもの
である。
第１図は本発明の製造方法を示す。
シリコン基板１表面のゲートシリコン酸化膜２上に第１
層目のポリシリコン膜３を形成し、このポリシリコン膜
３を酸化して表面にシリコン酸化膜４を形成する。
層目のポリシリコン膜３を形成し、このポリシリコン膜
３を酸化して表面にシリコン酸化膜４を形成する。
このシリコン酸化膜４は、ＣＶＤ法によってもよく、ま
た、シリコン酸化膜４の代わりにシリコン窒化膜として
もよい。
た、シリコン酸化膜４の代わりにシリコン窒化膜として
もよい。
次に、シリコン酸化膜４をゲート電極形成のマスクとす
るパターンにバターニングし、このパターンをマスクに
第１層目のポリシリコン膜３を異方性エツチングし、ゲ
ート電極部分を残して他の部分をエツチング除去する〔
第１図（ａ）〕。
るパターンにバターニングし、このパターンをマスクに
第１層目のポリシリコン膜３を異方性エツチングし、ゲ
ート電極部分を残して他の部分をエツチング除去する〔
第１図（ａ）〕。
次に、イオン注入により低濃度のソース、ドレイン領域
５を形成し、表面に第２層目のポリシリコン膜６を形成
する〔第１図（ｂ）〕。
５を形成し、表面に第２層目のポリシリコン膜６を形成
する〔第１図（ｂ）〕。
続いて、第２層目のポリシリコン膜６を異方性エツチン
グし、他の部分より厚くなっているゲート電極の両端の
側壁部分を残して他の部分をエツチング除去する〔第１
図（Ｃ）〕。
グし、他の部分より厚くなっているゲート電極の両端の
側壁部分を残して他の部分をエツチング除去する〔第１
図（Ｃ）〕。
次に、水蒸気雰囲気中での熱酸化により、側壁部分の第
２層目のポリシリコン膜６の表面にシリコン酸化膜７を
形成し、イオン注入により高濃度のソース、ドレイン領
域８を形成する〔第１図（ｄ）〕。
２層目のポリシリコン膜６の表面にシリコン酸化膜７を
形成し、イオン注入により高濃度のソース、ドレイン領
域８を形成する〔第１図（ｄ）〕。
続いて、一般のＭＯＳＦＥＴの場合と同じ手順により、
表面にｐｓｃ ＠を形成し、高濃度のソース、ドレイン
領域８上のＰＳＧ膜に開口を設け、Ａ！配線を設ける。
表面にｐｓｃ ＠を形成し、高濃度のソース、ドレイン
領域８上のＰＳＧ膜に開口を設け、Ａ！配線を設ける。
第２図はへ２配線を終えた状態の本発明によるＭＯＳＦ
ＥＴの構造の一例を示す。
ＥＴの構造の一例を示す。
図において第１図と同一の符号は同一部分を示し、９は
ＰＳＧ膜、１０はＡｆ配線である。
ＰＳＧ膜、１０はＡｆ配線である。
以上説明したように、本発明によれば、低濃度のソース
、ドレイン領域の上部にポリシリコンゲート電極が重な
るＬＤＤ構造のＭＯＳＦＥＴを、従来の方法より簡単に
、かつ少ない工程で製造することができる。
、ドレイン領域の上部にポリシリコンゲート電極が重な
るＬＤＤ構造のＭＯＳＦＥＴを、従来の方法より簡単に
、かつ少ない工程で製造することができる。
第１図は本発明の製造方法の一例を示す断面図、第２図
はＡＩ！配線を終えた状態の本発明によるＭＯＳＦＥＴ
の構造の一例を示す断面図、第３図は従来のこの種のＬ
ＤＤ構造のＭＯＳＦＥＴの一例の製造方法を示す断面図
である。 １・・・シリコン基板、２・・・ゲートシリコン酸化膜
、３・・・第１層目のポリシリコン膜、４・・・シリコ
ン酸化膜、５・・・低濃度のソース、ドレイン領域、６
・・・第２層目のポリシリコン膜、７・・・シリコン酸
化膜、８・・・高濃度のソース、ドレイン領域、９・・
・ＰＳＧ膜、１０・・・ＡＩｌ配線。 図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社 （ｄ） 第３図 第２図
はＡＩ！配線を終えた状態の本発明によるＭＯＳＦＥＴ
の構造の一例を示す断面図、第３図は従来のこの種のＬ
ＤＤ構造のＭＯＳＦＥＴの一例の製造方法を示す断面図
である。 １・・・シリコン基板、２・・・ゲートシリコン酸化膜
、３・・・第１層目のポリシリコン膜、４・・・シリコ
ン酸化膜、５・・・低濃度のソース、ドレイン領域、６
・・・第２層目のポリシリコン膜、７・・・シリコン酸
化膜、８・・・高濃度のソース、ドレイン領域、９・・
・ＰＳＧ膜、１０・・・ＡＩｌ配線。 図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社 （ｄ） 第３図 第２図
Claims (1)
- 【特許請求の範囲】 低濃度のソース、ドレイン領域の上部にポリシリコン
ゲート電極が重なるＬＤＤ構造のＭＯＳＦＥＴの製造方
法において、 ゲートシリコン酸化膜上に第１層目のポリシリコン膜を
形成し、該ポリシリコン膜上にゲート電極形成のマスク
とするシリコン酸化膜またはシリコン窒化膜のパターン
を形成し、該ポリシリコン膜の上記パターンをマスクと
する異方性エッチングにより該ポリシリコン膜のゲート
電極部分を残して他の部分をエッチング除去し、イオン
注入により低濃度のソース、ドレイン領域を形成した後
、表面に第２層目のポリシリコン膜を形成し、該ポリシ
リコン膜の異方性エッチングにより該ポリシリコン膜の
他の部分より厚くなっているポリシリコンゲート電極の
両端の側壁部分を残して他の部分をエッチング除去し、
熱酸化によりポリシリコンゲート電極の両端に残った側
壁部分のポリシリコン膜表面にシリコン酸化膜を形成し
、イオン注入により高濃度のソース、ドレイン領域を形
成することを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137134A JPH0432238A (ja) | 1990-05-29 | 1990-05-29 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137134A JPH0432238A (ja) | 1990-05-29 | 1990-05-29 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432238A true JPH0432238A (ja) | 1992-02-04 |
Family
ID=15191616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137134A Pending JPH0432238A (ja) | 1990-05-29 | 1990-05-29 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825151B1 (ko) * | 2002-08-06 | 2008-04-25 | 샤프 가부시키가이샤 | 형광관 구동 장치, 백 라이트 장치 및 액정 표시 장치 |
-
1990
- 1990-05-29 JP JP2137134A patent/JPH0432238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825151B1 (ko) * | 2002-08-06 | 2008-04-25 | 샤프 가부시키가이샤 | 형광관 구동 장치, 백 라이트 장치 및 액정 표시 장치 |
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