JPH03185749A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に素子分離
の製造方法改善に関する。

［従来の技術］ 半導体装置の利用範囲が広がるにつれ、半導体素子の縮
小化がいろいろな面から取り組まれている。トレンチ法
による分離は従来のＬＯＣＯ５法による分ｍｅ比べ、そ
の占有面積が非常に小さい為、素子の縮小化には効果的
である。よって、今後ざらにトレンチ型分離を備えた半
導体装置の開発が進むことが予想される。そこで今後の
課題として、その高信頼性化があげられ、その為の製造
プロセスの改良は重要である。

第３図はトレンチ法による分離を適用して製造した従来
のバイポーラ半導体装置の要部平頂図（ａ）及び断面図
（ｂ）である。

図において、（１）はｐ’Ａのシリコン基板（以下、ｐ
％基板と称す）。（２）は約２．０μｍ厚さのｎ０型高
濃度埋込み層（以下ｎ０型基板と称す）、（３）は約１
．６μｍ厚さのエピタキシャル成長層（以下、ｎ−型基
板と称す）。（Ｉｆ）はチャネルカット用のｐ型層、（
１２）は素子分離の側壁に形成されたｐ型層、（１５）
は断面開口幅が約１．０μｍで深さが約５．０μｍのト
レンチ型素子分離、（２０）はｐ型ベース、コンタクト
領域、（２１）はｎ＋型エミッタ、コンタクト領域、（
２２）はｎ＋型コレクタ、コンタクト領域である。

ところで、この構造の半導体装置では、従来の製造方法
によると、トレンチ型素子分離の側面にｐ型層（！２）
が形成されやすいことが問題になっている。

その原図は、　トレンチ型素子分離の底面にチャネルカ
ット用のＰ型不純物を注入する際、トレンチの胴の部分
へのｐ型不純物が注入されている点にある。第４図（ａ
）〜（ｇ）は第３図に示す半導体装置の製造工程を示す
断面図であり、以１これを参照して説明する。

まず、ｎ−型基板（３）の上面に約５００人厚さの第１
の酸化膜（４）と、約４０００人厚さの多結晶シリコン
ＩＩＱ　（５）　、約８０００Åｐ４すａ）第２の酸化
１摸（６）を形成させる。この後、この第２の酸化膜（
６）上の分離領域にフォトリングラフィ技術を用いてパ
ターンを形成し、これをマスクとして、第２の酸化ＩＱ
（６）を開口幅約１．０μｍでパターン化し、そのドの
多結１１１１シリコン膜（５）　　及び第１の酸化膜（
４）を異方性エツチングを用いて除去する。この際、多
結＋１１１シリコン膜は、現状のエツチング方法では異
方性が弱い鳥、サイドエッチにより開口幅が１．０μｍ
よりも大きく広がった状態になる。

フォトレジスト除去後異方性エツチングをシリコン基板
（３）〜（１）に施し、約５．０μｍの深さまで除人す
る。これにより、シリコン基板（３）〜（１）に矩形状
のトレンチ（７）が形成される。このとき第２の酸化膜
（６）はエツチングが進み、膜厚が２．５００　Ａ程度
になる（第４図（ａ））。

次に、第２の酸化膜（６）の主面から、多結晶シリコン
（５）及び第１の酸化１１Ｑ　（４）の側面、トレンチ
（７）内部にわたって凝性酸化を施し、第３の酸化Ｄ！
２（８）を約１０００入の膜厚に形成する。この際この
第３の酸化ｆｌＱ（８）は、異方性エツチングを用いト
レンチ（７）を形成した時に発生するダメージや欠陥を
取り込む。又、この酸化の際、多結晶シリ（第４［ヌＩ
（ｂ））。

次に、第３の酸化膜（８）及び第２の酸化膜（６）を全
てエツチング除去し、多結晶シリコン膜（５）の主面及
び側面、トレンチ（７）内部のシリコン面を露出させる
（第４図（Ｃ））。

次に多結晶シリコン膜（５）の主面及び側面からトレン
チ（７）の内部の全面に、再度第４の酸化膜（９）を約
１０００人の＠厚に形成する。この第４の酸化ｔｌＱ（
９）は多結晶シリコン層（５）及び（８）の側面に界面
準位の低い膜を形成するとともに、側面に不純物が導入
されるのを防ぐ為のものである。次に、トレンチ（７）
の底部のシリコン層にｎ型坪込層間のチャネル発生を防
止する為に、Ｐ型不純物（１０）をイオン注入によって
導入する。この時、トレンチ（７）の底部のみならず、
トレンチ（７）の肩の部分のシリコン層にも少量ではあ
るがＰ型不純物（ｌＯ）が導入される（第４図（ｄ））
。

次に、熱処理を施すことによってトレンチ（７）の底部
のシリコン層にチャネルカット用のｐ型層（１１）が形
成されるが、同時に、トレンチ（７）のに１の部分のシ
リコン層にもｐ型層（１２）が形成される（第４図（ｅ
））。

次に、トレンチ（７）内を埋める様に、第４の酸化膜（
９）−ヒに埋込み酸化Ｍ（１３ａ）となる第５の酸化膜
（ｔ　：ｌ　）を、ＣＶＯ法等により約１．６μｍの膜
厚に形成させる。続いて、この第５の酸化膜（１３）上
の全面にレジスト（ｉ４）を所定膜厚に塗布し、表面を
平坦化させる（第４図（ｆ））。

次に、レジスト（１４）、第５の酸化膜（１３）、第４
の酸化膜（９）、順次、異方性エツチングを施す。これ
を多結晶シリコンＩＩＱ　（５）の主面が露出するまで
旅した後多結晶シリコン膜（５）および第１の酸化膜（
４）を除去することにより、トレンチ（７）内に第５の
酸化膜（１３）の一部が残存されて、坪込み酸化膜（１
３ａ）が形成される。これにより、トレンチ型素子分離
（１５）が形成される（第４図（ｇ））。

［発明が解決しようとする課題］ 従来の製造方法によるトレンチ型素子分離は以上のよう
であり、トレンチ（７）の開口部の上部の多結晶シリコ
ン膜（５）に、異方性エツチングによるサイドエッチ（
第４図（ａ）や酸化による後退（第４図（ｂ））が起こ
り、トレンチ（７）の上部の内径より多結晶シリコン膜
の開口径は大きい状態になる（第４図（Ｃ））。その結
果、トレンチ（７）内底部のシリコン層にｐ型不純物（
ｌＯ）をイオン注入する工程で、トレンチ（７）内の肩
の部分のシリコン層にもｐ型不純物（ｌＯ）が注入され
、後の熱処理によってｐを層（１２）が形成されてしま
うという問題点があった。

この様にして形成されたｐ型不純物層（Ｉ２）に起因し
、まず第３図に示す様なｎｐｎトランジスタにおいては
、Ｐを層の面積の増加により接合容量の増大を招き、動
作が遅くなるという問題点があった。

次に、第５図はラテテルｐｎｐトランジスタの平面図（
ａ）及び断面図（ｂ）である。図において、（３０）は
エミッタ領域、（３０はコレクタ領域、（３２）はベー
ス領域、（３３）はベース引き出し層である。

この様な構造のラテラルｐｎｐトランジスタにおいては
、分離側壁に沿って形成されたＰ型層（１２）によって
、エミッタ（３０）、コレクタ（３１）間に電流のリー
クが生じ、半導体装置の信頼性を損ねてしまうという問
題点があった。

この発明は上記の様な問題点を解消するためになされた
もので、トレンチ法により素子分離を形成しても、素子
分離の側面にｐ型層が形成されず、異常な接合容量の増
加や電流のり−りを生じることのない確実な素子分離が
図られる、信頼性の高い半導体装置の製造方法を得るこ
とを目的とする。

［課題を解決するための手段］ 上記の３題を解決する鳥、この発明においては、半導体
基板に第１の絶縁膜、半導体膜。

第２の絶縁膜を順次設け、これらをマスクとして素子分
離用溝を形成する半導体装置の製造方法において、半導
体基板上に上記半導体膜を設けて、この半導体膜にｎ型
不純物を注入する工程と、上記第１び絶縁膜、半導体膜
及び第２の絶縁膜をパターニングし、上記半導体基板を
エツチングして上記素子分離用溝を設ける工程と、上記
半導体膜のパターニングされた開口部及び上記素子分離
用溝をウェット酸化する工程とを含むようにしたもので
ある。

［作用］ この発明においては、半導体膜にＮ型不純物を注入した
後、ウェット酸化を施すことにより増速酸化させて、素
子分離用溝の開口部より上記半導体膜が後退して露出し
ているシリコン基板の上面に厚く酸化膜を成長させる。

こうして、上記素子分離用溝の底部にＰ型不純物を注入
する際、溝の開Ｌ１部上面のシリコン層は厚い酸化膜に
覆われている九にＰ型不純物は注入されず、溝の底部に
のみＰ型不純物が注入される。

［実施例］ 以下、この発明の一実施例を図について説明する。なお
、従来技術の説明と瑣複する部分は、適宜、その説明を
省略する。第１図は、この発明の一実施例による半導体
装置の構造を示す要部断面図である。図において、（１
）〜（１５）及び（１３ａ）は従来のものと全く回−の
ものである。（１００）はｎ１！：！不純物（５ａ）は
ｎ型不純物をドープした多結晶シリコン、（９ａ）はｎ
型不純物ドープ多結晶シリコン（５ａ）が増速酸化され
て形成された第４の酸化膜である。

この様に構成される半導体装置の要部は、次のようにし
て形成される。

まず、ｎ−型シリコン基板（３）の上面に約５００人厚
さの第１の酸化Ｍ　（４）と、約４．０００人厚さの多
結晶シリコン膜（５）を形成した後、イオン注入法等を
用いて、多結晶シリコン膜（１５）中にＩ　Ｘ　１０”
ｃａｍ−２以上の高濃度のｎ型不純物（１００）（例え
ばＰ＋や＾Ｓ＋）を導入し、ｎ型不純物ドープ多結晶シ
リコンｆｌｉ　（５８）を形成する（第１図（ａ））。

次に、上記ｎ型本純物ドープ多結晶シリコン膜（５ａ）
の主面上に第２の酸化Ｍ　（６）を形成し、フォトレジ
ストマスクによってこれをパターン化し、さらに同一マ
スクによってｎ型不純物ドープ多結晶シリコン膜（５ａ
〉、第１の酸化膜（４）　　及びシリコン基板（３）〜
（１）を異方性エツチングにより順次除去し、トレンチ
（７）を形成するまでは従来の方法と同じである（第１
図（ｂ）　）。

次に、第２の酸化膜（６）の主面から、ｎ型不純物ドー
プ多結品シリコン側血、トレンチ（７）内部にわたって
、従来の方法と同様に凝性酸化を施し、第３の酸化膜（
８）を形成する（第１図（Ｃ））。

次に、従来の方法と同様に、第３の酸化膜（８）及び第
２の酸化膜（６）を全面除去する（第１図（ｄ））。

次に、７００℃ないし９００℃の温度でウェット酸化を
行うとトレンチ（７）内には約ｔ、ｏｏｏλの膜厚の第
４の酸化膜（９）が形成されるが高濃度にｎ型の不純物
かドープされている多結晶シリコン膜（５ａ）は増速酸
化し、ｎ型不純物ドープ多結晶シリコン膜（５ａ）の−
１面及び側面には約３．０００　Ａ膜厚の第４の酸化１
１％（９ａ）が形成され、トレンチ（７）の開［−１部
のシリコン基板（３〉は十分に第４の酸化膜（９ａ）で
覆われることになる（第１図（Ｃ））。

次に、トレンチ（７）の底部のシリコン層にチャネルカ
ット層形成のためにホロンイオン（１０）を従来の方法
と同様にイオン注入するが、この際、トレンチ（７）の
底部のシリコン層にのみボロン（１０）が住人され、ト
レンチ（７）の肩の部分のシリコン層ヘボロン（１０）
が注入されることはない（第１図（ｆ））。

次に、従来の方法と同様に熱処理を施すことにより注入
されたボロン（１０）を活性化させ、トレンチ（７）の
底部のシリコン層にｐ型層（＋１）を形成する（第１１
図（ｇ）〉。

次に、トレンチ（７）内を埋込む様に第５の酸化膜（１
３）を形成し、その上面を平坦化させる様レジスト（１
４）を塗布した後、レジスト（１４）、第５の酸化膜（
１３）、第４の酸化Ｍ　（９ａ）を順次エッチバックし
た後、ｎ型不純物ドープ多結晶シリコン膜（５ａ）、第
１の酸化１１Ｑ　（４）を除去して、シリコン基板（３
）の主面を露出させることにより、トレンチ要素子分Ｉ
Ｉ（１５）が完成するが、この方法は従来の方法と同じ
である（第１図（ｈ）〜（ｉ））。

なお、多結晶シリコン膜の増速酸化を用いて、トレンチ
（７）の開口部まで酸化膜を形成させる製造方法として
、上記実施例とは異なった方法も用いられる。この発明
の他の実施例による半導体装置の要部構造の断面図を第
２図に示す。図において、（１）　〜（１５）、（＋０
０）及び（５ａ）　、　（９ａ）　、　（１３ａ）は上
記実施例のものと全く同一のものである。

この様に構成される半導体装置の要部は、次のようにし
て形成される。

まず、ｎ−型シリコン基板（３）の上面に第１の酸化膜
（４）　と多結品シリコン膜（５）及び第２の酸化膜（
６）を形成する。この後、第２の酸化膜（６）をフォト
レジストによってパターン化し、さらに、同じフォトレ
ジストをマスクとして多結晶シリコン１模（５）を異方
性エツチングを用いて除去する。ここまでは従来の方法
と全く同じである。

次に、上記第２の酸化膜（６）の上方より多結品シリコ
ン膜（５）の開［１部に向って、斜めイオン注入を例え
ば４５°の角度で施す。これにより多結晶シリコン膜（
５）の開口部側面に、ｎ型不純物（１００）　　（例え
ばｐ９やＡ　ｓ　”）をｌ　Ｘ　１０１５ｃ＋＋＋−’
以上のドーズ量で注入し、ｎ形不純物ドープ多結晶シリ
コン（５ａ）を形成する。この際、第１の酸化膜（４）
を通して、シリコン基板（３）にも若干の注入がなされ
るが、この部分は次工程でエツチングされるため問題と
はならない（第２図（ａ））。

次に、第１の酸化膜（４）及びシリコン基板（３）〜（
＋）に異方性エツチングを施し、トレンチ（７）を形成
する。この後、凝性酸化を施し第３の酸化ＩＱ（８）を
形成し、この第３の酸化膜（８）及び第２の酸化［（６
）を全面除去するが、これらの方法は従来法と全く同じ
である（第２図（ｂ）〜（ｄ））。

次に、７０σ℃ないし９００℃の温度でウェット酸化を
行うと、トレンチ（７）内及び多結晶シリコン膜（５）
の上面Ｃは、約１，０００人の膜厚の第４の酸化膜（９
）が形成されるが、高濃度にｎ型不純物（＋００）がド
ープされている多結晶シリコン膜の側壁（５ａ）は増速
酸化し、約３，０００大の第４の酸化膜（９ａ）が形成
され、トレンチ（７ンの開口部のシリコン層基板（３）
は十分に第４の酸化Ｍ　（９ａ）で覆われることになる
（第２図（ｅ））。

次に、従来法と同様にチャネルカット層形成のためのボ
ロンイオン（１０）のイオン注入を施し、トレンチ（７
）の底部のシリコン層にボロン（１０）を注入し、その
後、熱処理を施してｐ型層（目）を形成する。この際、
トレンチ（７）の肩の部分のシリコン層へのボロン注入
は発生せず、トレンチ（７）の底部にのみ、良好にチャ
ネルカット層が形成される（第２図（ｆ）〜（ｇ））。

次に、トレンチ（７）内を埋込む様に第５の酸化膜（１
３）を形成し、その上面を平坦化させる様レジスト（１
４）を塗布した後、レジスト（１４）、第５の酸化膜（
１３）、第４の酸化膜（９，９ａ）、多結晶シリコン膜
（５）　、　ｎ型不純物ドープ多結晶シリコン（５ａ）
、第１の酸化膜（４）を順次エッチバックし５シリコン
基板（３）の上面を露出させることにより、トレンチ型
素子分離（Ｉ５）が完成するが、この方法は従来の方法
と同じである（第２図（ｈ）〜（ｉ））。

なお、上記実施例では、多結晶シリコンへの不純物のド
ーピングにイオン注入法を用いた製造方法を不したが、
熱拡散法を用いても良く、同様の効果が１ｊＪられる。

また、膜厚、開［１寸法等は上記実施例の場合に限定さ
れるものではなく、他の膜厚１寸゛法としたものにも適
用されることは言うまでもない。

ところで上記説明では、この発明をバイポーラＬＳＩの
製造に適用する場合について述べたが、ＭＯ５ＬＳＩの
製造に通用しても良く同様の効果が得られる。

［発明の効果］ 以Ｅの様にこの発明によれば、マスクとなる多結１１ム
シリコン層にｎ型不純物をドープし増速酸化させ、トレ
ンチの開口部のシリコン層を十分に厚い酸化膜で覆う様
にしてｎ型不純物が注入されるのを防いだム、素子分離
の側面にｐ型層が形成されず、異常な接合容量の増加や
電流のリークを生じることのない確実な素子分離が図ら
れ、信頼性の高い半導体装置が得られる効果がある。

【図面の簡単な説明】

第１図（ａ）〜０）はこの発明の一実施例による半導体
装置の要部構造の製造工程を示す断面図、第２図（ａ）
〜（ｉ）はこの発明の他の実施例による半導体装置の要
部構造を示す断面図、第３図（ａ）　、　（ｂ）は従来
の半導体装置の要部構造の一実施例を示す平面図及び断
面図、第４図は（ａ）〜（ｇ）は第３図に示すものの製
造工程を示す断面図、第５図（ａ）　、　（ｂ）は従来
の半導体装置の要部構造の他の実施例を示す平面図及び
断面図である。 図において、（１）はＰ型のシリコン基板、（２）はｎ
型高濃度埋込み層、（３）はエピタキシャル成長層、（
４）は第１の酸化膜、（５）は多結晶シリコン膜、（５
ａ）はｎ型不純物ドープ多結晶シリコン、（６）は第２
の酸化膜、（７）はトレンチ、（９）は第４の酸化膜、
（９ａ）は増速酸化による第４の酸化膜、（１０）はｐ
型不純物、（１１）はｐ型層、Ｈｏｏ）はｎ型不純物で
ある。 なお、各図中向−符↓Ｊは同一　又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　半導体基板に第１の絶縁膜、半導体膜、第２の絶縁膜
   を順次設け、これらをマスクとして素子分離用溝を形成
   する半導体装置の製造方法において、 半導体基板上に上記半導体膜を設けて、この半導体膜に
   ｎ型不純物を注入する工程と、 上記第１の絶縁膜、半導体膜及び第２の絶縁膜をパター
   ニングし、上記半導体基板をエッチングして上記素子分
   離用溝を設ける工程と、 上記半導体膜のパターニングされた開口部及び上記素子
   分離用溝をウェット酸化する工程とを含むことを特徴と
   する半導体装置の製造方法。