JPH0574928A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPH0574928A JPH0574928A JP23146991A JP23146991A JPH0574928A JP H0574928 A JPH0574928 A JP H0574928A JP 23146991 A JP23146991 A JP 23146991A JP 23146991 A JP23146991 A JP 23146991A JP H0574928 A JPH0574928 A JP H0574928A
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Abstract
(57)【要約】
【目的】Ｕ形溝アイソレーションの形成の際に、不純物
イオン打込みの際に溝側面から浸出するイオンがシリコ
ン基板に導入されることによって生じるリーク不良をな
くす。 【構成】シリコン基板１とその一主面を選択的にエッチ
ングすることによりあけられたＵ形溝２、およびイオン
打込みの際のイオンの側面から浸出したイオンがシリコ
ン基板側面に導入されるのを妨げるための保護膜３ａよ
り達成される。 【効果】チャネルストッパ形成のためにボロンイオン打
込みを行なう場合に、Ｕ形溝底面にボロンは打込まれる
が、溝側面にはシリコン酸化膜が厚さを保っているため
にボロンが導入されることはなくアイソレーション溝側
面にそってのリークの発生を防ぐことができる。
イオン打込みの際に溝側面から浸出するイオンがシリコ
ン基板に導入されることによって生じるリーク不良をな
くす。 【構成】シリコン基板１とその一主面を選択的にエッチ
ングすることによりあけられたＵ形溝２、およびイオン
打込みの際のイオンの側面から浸出したイオンがシリコ
ン基板側面に導入されるのを妨げるための保護膜３ａよ
り達成される。 【効果】チャネルストッパ形成のためにボロンイオン打
込みを行なう場合に、Ｕ形溝底面にボロンは打込まれる
が、溝側面にはシリコン酸化膜が厚さを保っているため
にボロンが導入されることはなくアイソレーション溝側
面にそってのリークの発生を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｕ形溝アイソレーショ
ンを用いた半導体装置の製造方法に関する。
ンを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＩＣやＬＳＩ等のような半導体集積回路
装置において半導体基板の表面に形成された多数の素子
の間を電気的に分離するために、横方向に面積を大きく
取らなくて済むＵ形溝アイソレーション方式が提案され
ている。Ｕ形溝アイソレーション形成のための、イオン
打込みによる不純物導入方法については、アイ・イー・
イー・イー，トランザクション オン エレクトロン
デバイス，イー ディ−３５，１１(１９８８年)第１８
２０頁から第１８２８頁(IEEE, TRANS. Electrondevice
s, ＥＤ３５，１１（１９８８）ＰＰ１８２０−１８２
８），ジャーナルオブ エレクトロケミカル ソサエテ
ィ，ソリッドステート サイエンス アンド テクノロ
ジー１３３，５（１９８６年）第９６６頁から第９９８
頁（J.Electrochem. Soc. Solid-state science and te
chnology, １３３，５(1986)ＰＰ９６６−９９８）に論
じられている。
装置において半導体基板の表面に形成された多数の素子
の間を電気的に分離するために、横方向に面積を大きく
取らなくて済むＵ形溝アイソレーション方式が提案され
ている。Ｕ形溝アイソレーション形成のための、イオン
打込みによる不純物導入方法については、アイ・イー・
イー・イー，トランザクション オン エレクトロン
デバイス，イー ディ−３５，１１(１９８８年)第１８
２０頁から第１８２８頁(IEEE, TRANS. Electrondevice
s, ＥＤ３５，１１（１９８８）ＰＰ１８２０−１８２
８），ジャーナルオブ エレクトロケミカル ソサエテ
ィ，ソリッドステート サイエンス アンド テクノロ
ジー１３３，５（１９８６年）第９６６頁から第９９８
頁（J.Electrochem. Soc. Solid-state science and te
chnology, １３３，５(1986)ＰＰ９６６−９９８）に論
じられている。
【０００３】Ｕ形アイソレーションは、図１のように、
シリコン半導体基板１の一主面を選択的にエッチングし
てＵ形の深い溝２を形成し、この溝のうちにシリコン酸
化膜３を介して多結晶シリコン層４を堆積し溝の上部を
シリコン酸化膜５で覆ったもので、溝内面および上部の
酸化膜を利用して素子間分離を行なうものである。
シリコン半導体基板１の一主面を選択的にエッチングし
てＵ形の深い溝２を形成し、この溝のうちにシリコン酸
化膜３を介して多結晶シリコン層４を堆積し溝の上部を
シリコン酸化膜５で覆ったもので、溝内面および上部の
酸化膜を利用して素子間分離を行なうものである。
【０００４】Ｕ形溝形成のためのエッチングは図２に示
すように基板１の表面に形成したシリコン酸化物膜６
（又はこれにシリコン窒化膜を重ねる）をマスクとして
ドライエッチングにより基板のｎ型エピタキシャルシリ
コン層１ａを突き抜けｐマイナス型基板１ｂに達する深
い溝２を形成するように行なう。次いで、チャネルスト
ッパを形成するために不純物ボロンをイオン打込みし、
Ｕ型溝の底部にｐ型層７を形成する。この後、Ｕ型溝内
面を全面的に酸化してシリコン酸化膜３ａ，３ｂを形成
するが、ｐ型層７はＵ形溝底面のシリコン酸化膜３ｂ下
のｎ型反転によるチャネル形成を防止する。
すように基板１の表面に形成したシリコン酸化物膜６
（又はこれにシリコン窒化膜を重ねる）をマスクとして
ドライエッチングにより基板のｎ型エピタキシャルシリ
コン層１ａを突き抜けｐマイナス型基板１ｂに達する深
い溝２を形成するように行なう。次いで、チャネルスト
ッパを形成するために不純物ボロンをイオン打込みし、
Ｕ型溝の底部にｐ型層７を形成する。この後、Ｕ型溝内
面を全面的に酸化してシリコン酸化膜３ａ，３ｂを形成
するが、ｐ型層７はＵ形溝底面のシリコン酸化膜３ｂ下
のｎ型反転によるチャネル形成を防止する。
【０００５】
【発明が解決しようとする課題】ボロンイオンの打込み
は、図２に示すようにシリコン基板上方よりイオンビー
ム８を振って多数のＵ形溝２の内面を走査するようにし
て行なうものであるが、その際に同図に示すようにＵ型
溝の側面からのイオンの浸出により側面のシリコン酸化
膜３ａを通してＵ形溝側面のシリコンにボロンが導入さ
れてｐ型層９が形成されると、ｐマイナス型基板１ｂと
ｎ型エピタキシャルシリコン層１ａ表面との間で電流リ
ークを生じる。たとえば、Ｕ型溝アイソレーションに接
する領域に横形ｐｎｐトランジスタを形成した場合にコ
レクタとエミッタ間のリークとなる。
は、図２に示すようにシリコン基板上方よりイオンビー
ム８を振って多数のＵ形溝２の内面を走査するようにし
て行なうものであるが、その際に同図に示すようにＵ型
溝の側面からのイオンの浸出により側面のシリコン酸化
膜３ａを通してＵ形溝側面のシリコンにボロンが導入さ
れてｐ型層９が形成されると、ｐマイナス型基板１ｂと
ｎ型エピタキシャルシリコン層１ａ表面との間で電流リ
ークを生じる。たとえば、Ｕ型溝アイソレーションに接
する領域に横形ｐｎｐトランジスタを形成した場合にコ
レクタとエミッタ間のリークとなる。
【０００６】従来方法はイオン打込みに際してトレンチ
側壁からのイオンの浸出について考慮がされておらず、
トレンチ側壁から浸出したイオンが対面の側壁と底面の
間に導入されてアイソレーションが十分になされないと
いう問題があった。
側壁からのイオンの浸出について考慮がされておらず、
トレンチ側壁から浸出したイオンが対面の側壁と底面の
間に導入されてアイソレーションが十分になされないと
いう問題があった。
【０００７】本発明の目的はＵ形溝アイソレーションの
形成の際に、溝側面に不純物イオン打込みによって生じ
るリーク不良をなくすことにある。
形成の際に、溝側面に不純物イオン打込みによって生じ
るリーク不良をなくすことにある。
【０００８】
【課題を解決するための手段】シリコン半導体基板の一
主面を選択的にエッチングしてＵ形溝をあけ、このＵ形
溝内に半導体酸化膜を介して多結晶半導体にアイソレー
ション部（分離領域）を形成する半導体装置の製造法で
あって、チャネルストッパ用の不純物イオン打込みを行
なう場合に、溝側面に溝対面から浸出したイオンを防ぐ
膜を形成しＵ形溝側面のシリコン基板への不純物の入り
込みによるリーク不良を制御するものである。
主面を選択的にエッチングしてＵ形溝をあけ、このＵ形
溝内に半導体酸化膜を介して多結晶半導体にアイソレー
ション部（分離領域）を形成する半導体装置の製造法で
あって、チャネルストッパ用の不純物イオン打込みを行
なう場合に、溝側面に溝対面から浸出したイオンを防ぐ
膜を形成しＵ形溝側面のシリコン基板への不純物の入り
込みによるリーク不良を制御するものである。
【０００９】
【作用】上記方法によれば、シリコン酸化膜のドライエ
ッチングを行なうことによりＵ形溝底面のシリコン酸化
膜のみ選択的にエッチングされ側面のシリコン酸化膜は
エッチングされないため、チャネルストッパ形成のため
ボロンイオン打込みを行なう場合に、Ｕ形溝側面よりの
イオンの浸出により対面のＵ形溝側面と底面にボロンは
打込まれるが溝側面にシリコン酸化膜が厚さを保ってい
るためボロンが導入される事がなくアイソレーション溝
側面に沿ってのリークの発生を防ぐことができ、欠陥の
ない半導体装置を提供することができる。
ッチングを行なうことによりＵ形溝底面のシリコン酸化
膜のみ選択的にエッチングされ側面のシリコン酸化膜は
エッチングされないため、チャネルストッパ形成のため
ボロンイオン打込みを行なう場合に、Ｕ形溝側面よりの
イオンの浸出により対面のＵ形溝側面と底面にボロンは
打込まれるが溝側面にシリコン酸化膜が厚さを保ってい
るためボロンが導入される事がなくアイソレーション溝
側面に沿ってのリークの発生を防ぐことができ、欠陥の
ない半導体装置を提供することができる。
【００１０】
【実施例】図３ないし図１０は本発明の一実施例であっ
て、半導体基板にＵ形溝アイソレーションを、形成する
場合のプロセスを示す各工程の一断面図である。以下、
工程順に具体的に説明する。
て、半導体基板にＵ形溝アイソレーションを、形成する
場合のプロセスを示す各工程の一断面図である。以下、
工程順に具体的に説明する。
【００１１】(１) 図３に示すように、シリコン基板１
（ｎ型エピタキシャルＳｉ層及びｐマイナス型Ｓｉ基板
を含む）に形成した酸化膜６（厚さ１０００Å程度）を
マスクとして選択エッチングを行ない、幅１.５μｍ，
深さ３.５μｍ程度のＵ形溝２を形成する。選択エッチ
ングは、ＫＯＨ等を用いる異方性エッチングや、ＣＦ４
＋Ｏ２（１５％）のエッチャントを用いた反応性イオン
エッチング（リアクティブ・イオン・エッチング；略し
てＲＩＥと呼ぶ）を併用して行なう。 (２) ウエット雰囲気で酸化することにより図４に示す
ようにＵ形溝２に５００Å程度の厚さの酸化膜３を形成
する（これまでは２００Å程度であった。）。 (３) シリコン酸化膜のドライエッチングを行ない、図
５に示すように、Ｕ形溝底面の酸化膜のみを選択的に例
えば２５０Åエッチングすることにより溝底面の酸化膜
３ｂは２００−２５０Å程度となる。なお、溝側面の酸
化膜３ａは、この際、エッチングされることはない。
（ｎ型エピタキシャルＳｉ層及びｐマイナス型Ｓｉ基板
を含む）に形成した酸化膜６（厚さ１０００Å程度）を
マスクとして選択エッチングを行ない、幅１.５μｍ，
深さ３.５μｍ程度のＵ形溝２を形成する。選択エッチ
ングは、ＫＯＨ等を用いる異方性エッチングや、ＣＦ４
＋Ｏ２（１５％）のエッチャントを用いた反応性イオン
エッチング（リアクティブ・イオン・エッチング；略し
てＲＩＥと呼ぶ）を併用して行なう。 (２) ウエット雰囲気で酸化することにより図４に示す
ようにＵ形溝２に５００Å程度の厚さの酸化膜３を形成
する（これまでは２００Å程度であった。）。 (３) シリコン酸化膜のドライエッチングを行ない、図
５に示すように、Ｕ形溝底面の酸化膜のみを選択的に例
えば２５０Åエッチングすることにより溝底面の酸化膜
３ｂは２００−２５０Å程度となる。なお、溝側面の酸
化膜３ａは、この際、エッチングされることはない。
【００１２】(４) ボロンイオン打ち込みを行ない、図
６に示すように溝底面のシリコン酸化膜３ｂを通してシ
リコン層１にボロンを導入する。この時、イオンビーム
８の打込みエネルギが高くても溝側面の厚いシリコン酸
化膜３ａによって遮られてボロンは導入されない。
６に示すように溝底面のシリコン酸化膜３ｂを通してシ
リコン層１にボロンを導入する。この時、イオンビーム
８の打込みエネルギが高くても溝側面の厚いシリコン酸
化膜３ａによって遮られてボロンは導入されない。
【００１３】(５) ウエット雰囲気で酸化を行ない図７
に示すようにＵ形溝内面のシリコン酸化膜１０を１００
０Å程度に厚くする。
に示すようにＵ形溝内面のシリコン酸化膜１０を１００
０Å程度に厚くする。
【００１４】(６) この後、低圧ＣＶＤ（気相化学堆
積）法により、図８に示すように多結晶シリコン１１を
基板表面より少なくとも溝の深さに対応する３μｍの厚
さに堆積してＵ溝を埋め込む。
積）法により、図８に示すように多結晶シリコン１１を
基板表面より少なくとも溝の深さに対応する３μｍの厚
さに堆積してＵ溝を埋め込む。
【００１５】(７) 次いで多結晶シリコン層１１の表面
に対しＣＦ４＋Ｏ２（１５％）をエッチャントとするプ
ラズマエッチングを行ない、図９のように全面を平坦化
する。
に対しＣＦ４＋Ｏ２（１５％）をエッチャントとするプ
ラズマエッチングを行ない、図９のように全面を平坦化
する。
【００１６】(８) 低温酸化を行ない、図１０に示すよ
うにＵ形溝における多結晶シリコン１１の表面部分に十
分に厚いシリコン酸化膜１２を形成し、Ｕ形溝アイソレ
ーション部を完成させる。この後、アイソレーション部
により囲まれたシリコン層の島領域内に選択拡散によ
り、ｐ型ベース，ｎプラス型エミッタ等から構成される
素子領域を形成する。
うにＵ形溝における多結晶シリコン１１の表面部分に十
分に厚いシリコン酸化膜１２を形成し、Ｕ形溝アイソレ
ーション部を完成させる。この後、アイソレーション部
により囲まれたシリコン層の島領域内に選択拡散によ
り、ｐ型ベース，ｎプラス型エミッタ等から構成される
素子領域を形成する。
【００１７】
【発明の効果】本発明によれば、工程でシリコン酸化膜
のドライエッチングを行なうことによりＵ形溝底面のシ
リコン酸化膜のみ選択的にエッチングされ側面のシリコ
ン酸化膜はエッチングされないために、チャネルストッ
パ形成のためにボロンイオン打込みを行なう場合に、Ｕ
形溝底面にボロンは打込まれるが溝側面にシリコン酸化
膜が厚さを保っているためにボロンが導入されることは
なくアイソレーション溝側面にそってのリークの発生を
防止することができ、欠陥のない半導体装置を提供する
ことができる。
のドライエッチングを行なうことによりＵ形溝底面のシ
リコン酸化膜のみ選択的にエッチングされ側面のシリコ
ン酸化膜はエッチングされないために、チャネルストッ
パ形成のためにボロンイオン打込みを行なう場合に、Ｕ
形溝底面にボロンは打込まれるが溝側面にシリコン酸化
膜が厚さを保っているためにボロンが導入されることは
なくアイソレーション溝側面にそってのリークの発生を
防止することができ、欠陥のない半導体装置を提供する
ことができる。
【図１】Ｕ形溝アイソレーションの例を示す半導体装置
の断面斜視図。
の断面斜視図。
【図２】Ｕ形溝内に不純物イオン打ち込みを行なう場合
の形態を示す断面図。
の形態を示す断面図。
【図３】本発明のＵ形溝形成のためのエッチング工程を
示す説明図。
示す説明図。
【図４】本発明のＵ形溝の保護膜形成のための酸化工程
を示す説明図。
を示す説明図。
【図５】本発明のＵ形溝の底部へのイオン打込みの妨げ
とならぬよう酸化膜を削るドライエッチング工程を示す
断面図。
とならぬよう酸化膜を削るドライエッチング工程を示す
断面図。
【図６】本発明のアイソレーション形成のためのイオン
打込み工程を示す説明図。
打込み工程を示す説明図。
【図７】本発明のＵ形溝アイソレーション形成のための
酸化工程を示す説明図。
酸化工程を示す説明図。
【図８】本発明のＵ形溝アイソレーション形成のために
多結晶シリコンを溝に埋め込む工程を示す説明図。
多結晶シリコンを溝に埋め込む工程を示す説明図。
【図９】本発明のＵ形溝アイソレーション形成のための
平坦化工程を示す説明図。
平坦化工程を示す説明図。
【図１０】本発明のＵ形溝アイソレーションの保護膜形
成の酸化工程を示す説明図。
成の酸化工程を示す説明図。
１…シリコン基板、２…Ｕ形溝、３ａ…溝側面のシリコ
ン酸化膜、３ｂ…溝底面のシリコン酸化膜、６…シリコ
ン酸化膜。
ン酸化膜、３ｂ…溝底面のシリコン酸化膜、６…シリコ
ン酸化膜。
Claims (1)
- 【請求項１】シリコン半導体基板の一主面を選択的にエ
ッチングしてＵ形溝をあけ、前記Ｕ形溝内に半導体酸化
膜を介して多結晶半導体を堆積することにより前記シリ
コン半導体基板にアイソレーション部を形成する半導体
装置の製造法において、チャネルストッパ用の不純物イ
オン打込みを行なうに際して、前記Ｕ形溝側面から浸出
してきたイオンが対面の側面のシリコン基板に入り込む
のを防ぐための膜を溝側面に形成したことを特徴とする
半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146991A JPH0574928A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146991A JPH0574928A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574928A true JPH0574928A (ja) | 1993-03-26 |
Family
ID=16923991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23146991A Pending JPH0574928A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574928A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160093511A (ko) * | 2015-01-29 | 2016-08-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 크로스토크가 개선된 ｃｍｏｓ 이미지 센서 구조 |
| US10480054B2 (en) | 2011-01-25 | 2019-11-19 | Tenaris Coiled Tubes, Llc | Coiled tube with varying mechanical properties for superior performance and methods to produce the same by a continuous heat treatment |
| US11124852B2 (en) | 2016-08-12 | 2021-09-21 | Tenaris Coiled Tubes, Llc | Method and system for manufacturing coiled tubing |
-
1991
- 1991-09-11 JP JP23146991A patent/JPH0574928A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10480054B2 (en) | 2011-01-25 | 2019-11-19 | Tenaris Coiled Tubes, Llc | Coiled tube with varying mechanical properties for superior performance and methods to produce the same by a continuous heat treatment |
| US11952648B2 (en) | 2011-01-25 | 2024-04-09 | Tenaris Coiled Tubes, Llc | Method of forming and heat treating coiled tubing |
| KR20160093511A (ko) * | 2015-01-29 | 2016-08-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 크로스토크가 개선된 ｃｍｏｓ 이미지 센서 구조 |
| US10367019B2 (en) | 2015-01-29 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS image sensor structure with crosstalk improvement |
| US10957728B2 (en) | 2015-01-29 | 2021-03-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS image sensor structure with crosstalk improvement |
| US11124852B2 (en) | 2016-08-12 | 2021-09-21 | Tenaris Coiled Tubes, Llc | Method and system for manufacturing coiled tubing |
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