KR100241053B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명에 따른 바이폴라 트랜지터의 제조공정은 반도체 기판에 매몰층과 에피층을 형성하는 공정과, 상기 결과물 상부에 산화막과 질화막을 순차적으로 형성하는 공정과, 상기 결과물 상의 질화막을 패터닝하여 기판에 이온주입하기 위한 개구부를 형성하는 공정과, 사진공정과 이온주입 공정을 이용하여 상기 결과물의 에피층에 소자분리 영역, 에미터 영역, 베이스 영역 및 소스 영역을 형성하는 공정과, 상기 결과물 상부에 절연막을 형성한 후 하부의 에미터 영역, 베이스 영역, 소스 영역에 콘택되는 전극을 형성하는 공정을 포함하여 이루어지는 것으로, 이 방법에 의하면 질화막의 자기정렬방식을 최종 공정까지 그대로 유지하므로 이후 공정에서의 오정렬을 방지할 수 있게 되고, 또한 공정에서 발생되는 오정렬을 방지할 수 있으므로 소자의 설계룰을 줄일 수 있으며, 마스크 정렬을 정확하게 하지 않아도 질화막에 의해서 선택적 식각이 되므로 공정 조건이나 설비에 큰 영향을 받지않고 공정을 진행할 수 있다.
Description
본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 실리콘질화막을 이용한 자기정렬을 통하여 오정렬(Misalign)을 방지할 수 있도록 한 바이폴라 트랜지스터의 제조방법에 관한 것이다.
반도체 제조공정에 있어 오정렬을 방지하기 위한 자기정렬 방식으로는 일본 도시바(社)의 NSA(Nitride Self Align) 공정이 있다.
이 NSA 공정은 실리콘질화막이 불순물이나 소스의 확산 계수가 상당히 낮다는 특징을 이용한 것으로, 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
NSA 공정에서 자기정렬 방식은 콘택 오픈 공정에서 사용된다. 즉, 바이폴라 트랜지스터의 제조함에 있어서 실리콘 기판(10)에 매몰층(20)을 먼저 형성하고 그 위에 에피층(30)을 형성한다.
다음 에피층(30)위에 산화막 형성후 사진 공정 및 이온주입공정을 이용하여 소자분리 영역(30), 콜렉터 영역(50), 베이스 영역(50) 및 에미터 영역(60)을 형성한 후, 이온주입공정에서 쓰였던 산화막을 제거한 후 다시 에피층(30) 위에 산화막(80)과 질화막(90)을 순차적으로 형성한다.
그리고 상기 질화막(90)과 산화막(80)을 사진식각공정으로 패터닝하고 에미터의 콘택부분에만 폴리실리콘(72)를 채운후 각 외부전극(54)(64)(74)을 형성한다.
이와 같이 기존의 NSA 공정의 자기정렬방식은 에미터를 형성한 후 콘택을 하기 위해 실시하는 것이므로, 그 이전 공정에서 생긴 오정렬은 해결할 수 없다.
본 발명의 목적은 질화막을 이용한 자기정렬을 통하여 오정렬(Misalign)을 방지하여 소자의 특성 변경 요인을 제거함으로써 신뢰성 있는 소자의 구현이 가능함과 동시에 오정렬 방지에 의해 소자의 설계룰을 줄일 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는 데에 있다.
상기 본 발명의 목적을 달성하기 위한 바이폴라 트랜지터의 제조방법은, 에피층의 형성 후에 자기정렬을 위한 질화막을 도포 및 패터닝하고 이의 개구부를 통해 에미터, 베이스 및 콜렉터 영역에 소스를 주입하도록 공정을 진행하는 데에 그 특징이 있다.
즉, 본 발명에 따른 바이폴라 트랜지터의 제조방법은,
반도체 기판에 매몰층과 에피층을 형성하는 공정과,
상기 결과물 상부에 산화막과 질화막을 순차적으로 형성하는 공정과,
상기 결과물 상의 질화막을 패터닝하여 기판에 이온주입하기 위한 개구부를 형성하는 공정과,
사진공정과 이온주입 공정을 이용하여 상기 결과물의 에피층에 소자분리 영역, 에미터 영역, 베이스 영역 및 소스 영역을 형성하는 공정과, 그리고
상기 결과물 상부에 절연막을 형성한 후 하부의 에미터 영역, 베이스 영역, 소스 영역에 콘택되는 전극을 형성하는 공정을 포함한다.
도 1와 도 2는 종래 일본 도시바사에서 개발된 NSA 공정을 이용한 바이폴라 트랜지스터의 제조공정순 단면도이다.
도 3 내지 도 7은 본 발명에 따른 바이폴라 트랜지스터의 제조공정순 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P-형 실리콘 기판 12 : 산화막
20 : N+형 매몰층 30 : N형 에피층
40 : P+ 불순물층 50 : N+형 콜렉터 영역
54 : 콜렉터 전극 60 : P형 베이스 영역
64 : 베이스 전극 70 : N+ 에미터 영역
72 : 폴리실리콘 74, 74a : 에미터 전극
80, 82 : 산화막 84 : 절연막
90, 92 : 질화막
이하, 첨부 도면을 참조하여 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 상세히 설명하고자 한다.
도 2 내지 도 7은 본 발명 기술에 의한 바이폴라 트랜지스터의 제조공정순 단면도이다.
도 2를 참조하면, 먼저 저농도의 불순물이 도핑된 P형 실리콘 기판(10)의 상부에 산화막(12)을 형성하고 사진식각공정을 이용하여 이 산화막의 소정부분을 제거한다. 이렇게 만들어진 산화막(12) 패턴의 개구부를 통하여 기판(10)의 표면 근방에 N형 불순물을 고농도로 이온주입 및 확산시켜 매몰층(20)을 형성한다.
다음 상기 산화막(12)을 제거한 후 그 결과물의 상부에 도 4에 도시된 바와 같이 N형 불순물이 도핑된 에피층(30)을 성장시킨다.
다음 도 5에 나타낸 바와 같이, 상기 결과물의 에피층(30) 위에 산화막(82)과 질화막(92)을 순차적으로 형성한 후, 사진 및 식각 공정을 이용하여 선택적으로 질화막(92)을 제거하여 이온주입을 위한 패터닝을 형성한다.
다음 도 6과 같이, 상기 결과물의 상부로부터 사진공정을 이용하여 에피층(30)내에 불순물 이온주입하여 소자분리 영역(40), 콜렉터 영역(50), 베이스 영역(60) 및 에미터 영역(70)을 각각 형성한다.
이후 도 7과 같이, 상기 결과물 상에 절연막(84)을 침적한 후 각 영역을 연결하는 전극(54)(64)(74a)을 형성한다.
즉, 본 발명 공정은 소스 주입 이전에 실리콘질화막을 증착하고, 이를 마스크로 사용하여 소자의 단위 영역을 형성하고, 그 후 질화막의 패턴을 최종 공정까지 그대로 유지하여 오정렬이 발생되지 않도록 하였다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면 에피층 위에 자기정렬를 위한 질화막을 도포한 후 사진 및 식각 공정으로 패턴을 형성하고, 이 패턴의 개구부를 통해 소스를 주입 및 확산을 진행하게 되면, 최종 공정에서 발생하는 오정렬을 방지할 수 있게 된다. 또한 제조공정상 발생되는 오정렬을 방지할 수 있으므로 소자의 설계룰을 줄일 수 있고 마스크 정렬을 정확하게 하지 않아도 질화막에 의해서 선택적 식각이 가능하므로 공정 조건이나 설비에 큰 영향을 받지않고 작업이 가능한 장점을 갖는다.
Claims (1)
- 반도체 기판에 매몰층과 에피층을 형성하는 공정과, 상기 결과물 상부에 산화막과 질화막을 순차적으로 형성하는 공정과, 상기 결과물 상의 질화막을 패터닝하여 기판에 이온주입하기 위한 개구부를 형성하는 공정과, 사진공정과 이온주입 공정을 이용하여 상기 결과물의 에피층에 소자분리 영역, 에미터 영역, 베이스 영역 및 소스 영역을 형성하는 공정과, 상기 결과물 상부에 절연막을 형성한 후 하부의 에미터 영역, 베이스 영역, 소스 영역에 콘택되는 전극을 형성하는 공정을 포함하는 바이폴라 트랜지터의 제조방법.
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