JPH01216577A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01216577A JPH01216577A JP63043058A JP4305888A JPH01216577A JP H01216577 A JPH01216577 A JP H01216577A JP 63043058 A JP63043058 A JP 63043058A JP 4305888 A JP4305888 A JP 4305888A JP H01216577 A JPH01216577 A JP H01216577A
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- JP
- Japan
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- etching
- gate electrode
- floating gate
- employed
- resist
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- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、互いに絶縁された導電層を含み、下層導電層
に電荷が蓄えられて使用される半導体装置を製造する方
法に関するものである。
に電荷が蓄えられて使用される半導体装置を製造する方
法に関するものである。
本発明は、例えばフローティングゲート型不揮発性メモ
リ（ＥＰＲＯＭ、ＥＥＰＲＯＭなど）のフローティング
ゲート電極をパターン化する工程、不揮発性メモリの１
つである三層ポリシリコンタイブのフラッシュ型ＥＥＦ
ＲＯＭの消去ゲート電極をパターン化する工程、又はポ
リシリコンプロセスで製造される容量のパターン化の工
程などに利用することができる。
リ（ＥＰＲＯＭ、ＥＥＰＲＯＭなど）のフローティング
ゲート電極をパターン化する工程、不揮発性メモリの１
つである三層ポリシリコンタイブのフラッシュ型ＥＥＦ
ＲＯＭの消去ゲート電極をパターン化する工程、又はポ
リシリコンプロセスで製造される容量のパターン化の工
程などに利用することができる。
（従来の技術）
第２図及び第３図にフローティングゲート型不揮発性メ
モリであるＥＦＲＯＭの一例を示す、第２図は平面図、
第３図はそのＡ−Ａ線位置での断面図である。
モリであるＥＦＲＯＭの一例を示す、第２図は平面図、
第３図はそのＡ−Ａ線位置での断面図である。
ｌは共通ソース、２はドレイン、３はコンタクト、４は
コントロールゲート電極、５はフローティングゲート電
極である。６はフローティングゲート電極５とコントロ
ールゲート電極４を絶縁する居間絶縁膜、７はフィール
ド酸化膜、８はゲート酸化膜である。
コントロールゲート電極、５はフローティングゲート電
極である。６はフローティングゲート電極５とコントロ
ールゲート電極４を絶縁する居間絶縁膜、７はフィール
ド酸化膜、８はゲート酸化膜である。
フローティングゲート電極５とコントロールゲート電極
４はポリシリコン層をパターン化することにより形成さ
れる。
４はポリシリコン層をパターン化することにより形成さ
れる。
高集積度が要求されるメモリ装置では、ポリシリコン層
をエツチングするのに異方性エッチングを行なう、その
ため、円で囲まれた領域ａに示されるように、フローテ
ィングゲート電極５のエツジが鋭くなる。
をエツチングするのに異方性エッチングを行なう、その
ため、円で囲まれた領域ａに示されるように、フローテ
ィングゲート電極５のエツジが鋭くなる。
フローティングゲート型不揮発性メモリでは、フローテ
ィングゲート電極５に電荷が蓄えられることによってデ
ータの書込みが行なわれる。フローティングゲート電極
５に電荷が蓄えられて、このメモリ素子を読み出すため
にコントロールゲート電極４に電源電圧（５ｖ）がかか
ったとする、フローティングゲート電極５とコントロー
ルゲート電極４の間には層間絶縁膜６が介在しているた
め、フローティングゲート電極５の電荷はコントロール
ゲート電極４に抜けないのが原則であるが、エツジ部分
では局所的に電界が集中し、電荷がコントロールゲート
電極４に抜けてしまう、これが原因となり記憶保持特性
の劣化が起る。
ィングゲート電極５に電荷が蓄えられることによってデ
ータの書込みが行なわれる。フローティングゲート電極
５に電荷が蓄えられて、このメモリ素子を読み出すため
にコントロールゲート電極４に電源電圧（５ｖ）がかか
ったとする、フローティングゲート電極５とコントロー
ルゲート電極４の間には層間絶縁膜６が介在しているた
め、フローティングゲート電極５の電荷はコントロール
ゲート電極４に抜けないのが原則であるが、エツジ部分
では局所的に電界が集中し、電荷がコントロールゲート
電極４に抜けてしまう、これが原因となり記憶保持特性
の劣化が起る。
記憶保持特性の劣化に対する対策の１つとして。
層間絶縁膜６を酸化膜、窒化膜及び酸化膜の三層構造と
する試みがある（ ｒ１９８７ ＥｘｔｅｎｄｅｄＡｂ
ｓｔ、ｒｕｃｔＳｏｆ ｔｈｅ １９ｔｈ Ｃｏｎｆｅ
ｒｅｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃ
ｅｓ ａｎｄ ＭａｔｅｒｉａｌＪ Ｐ２１１〜２１４
参照）。
する試みがある（ ｒ１９８７ ＥｘｔｅｎｄｅｄＡｂ
ｓｔ、ｒｕｃｔＳｏｆ ｔｈｅ １９ｔｈ Ｃｏｎｆｅ
ｒｅｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃ
ｅｓ ａｎｄ ＭａｔｅｒｉａｌＪ Ｐ２１１〜２１４
参照）。
しかしながら１層間絶縁膜を三層構造とする方法では、
窒化膜を作るためプロセス的に難しい面がある。
窒化膜を作るためプロセス的に難しい面がある。
（目的）
本発明はフローティングゲート型不揮発性メモリのフロ
ーティングゲート電極や容量の電極のように、電荷を蓄
わえる電極のエツジ部に丸みをもたせることによって電
界の局所的集中を防ぎ、蓄わえられた電荷の保持特性を
向上させることのできる製造方法を提供することを目的
とするものである。
ーティングゲート電極や容量の電極のように、電荷を蓄
わえる電極のエツジ部に丸みをもたせることによって電
界の局所的集中を防ぎ、蓄わえられた電荷の保持特性を
向上させることのできる製造方法を提供することを目的
とするものである。
（構成）
本発明では、電荷が蓄えられる導電層のパターン化のた
めのエツチング工程では、まず一部を等方的にエツチン
グし、その後に残部を異方的にエツチングする。
めのエツチング工程では、まず一部を等方的にエツチン
グし、その後に残部を異方的にエツチングする。
等方性エツチングによって導電層のエツジ部に相当する
部分もエツチングされて丸みを帯びるようになり１局所
的な電界集中を防ぐことができる。
部分もエツチングされて丸みを帯びるようになり１局所
的な電界集中を防ぐことができる。
以下、実施例について具体的に説明する。
第１図（Ａ）から同図（Ｄ）は本発明をフローティング
ゲート型ＥＰＲＯＭに適用した例を表わす。
ゲート型ＥＰＲＯＭに適用した例を表わす。
（Ａ）全面にフローティングゲート電極となるポリシリ
コン層５を堆積し、隣接するメモリセル間のフローティ
ングゲート電極がつながらないようにパターン化するた
めに、写真製版によってレジスト１０をパターン化する
。９は半導体基板、７はフィールド酸化膜、８はゲート
酸化膜である。
コン層５を堆積し、隣接するメモリセル間のフローティ
ングゲート電極がつながらないようにパターン化するた
めに、写真製版によってレジスト１０をパターン化する
。９は半導体基板、７はフィールド酸化膜、８はゲート
酸化膜である。
（Ｂ）レジストｌＯをマスクにして等方性エツチングを
行なう０等方性エツチングはポリシリコン層５が半分程
度エツチングされるようにエツチング時間を最適化する
。この等方性エツチングはメモリセルの微細化に問題が
生じない程度に最適化しておくことも必要である。
行なう０等方性エツチングはポリシリコン層５が半分程
度エツチングされるようにエツチング時間を最適化する
。この等方性エツチングはメモリセルの微細化に問題が
生じない程度に最適化しておくことも必要である。
等方性エツチングとしては１例えばウェットエツチング
を行なう、そのエツチング液として例えばＨＮＯｓ
： ＨＦ＝５０ ： １の溶液を用いることがで
きる。
を行なう、そのエツチング液として例えばＨＮＯｓ
： ＨＦ＝５０ ： １の溶液を用いることがで
きる。
等方性エツチングではレジスト１０の下側のポリシリコ
ン層５にもエツチングが行なわれ１円で匹まれた部分に
示されるように、後でエツジ部となる部分が除去される
。
ン層５にもエツチングが行なわれ１円で匹まれた部分に
示されるように、後でエツジ部となる部分が除去される
。
（Ｃ）次に、レジストｌＯをマスクとして異方性エツチ
ングを行なう。
ングを行なう。
異方性エツチングにはドライエツチングを使用する０例
えば、ＳＦｓガスをプラズマ化し・てポリシリコンと反
応させてエツチングするプラズマエツチング法を使用す
ることができる。
えば、ＳＦｓガスをプラズマ化し・てポリシリコンと反
応させてエツチングするプラズマエツチング法を使用す
ることができる。
（Ｄ）その後、通常のＥＦＲＯＭプロセスでメモリセル
を作成する。（Ｄ）の図は第３図と対応し、６は層間絶
縁膜、４はコントロールゲート電極である。
を作成する。（Ｄ）の図は第３図と対応し、６は層間絶
縁膜、４はコントロールゲート電極である。
一実施例の第１図（Ｄ）と従来の第３図を比較すると、
第１図（Ｄ）では円で囲まれた部分でブローティングゲ
ート電極５のエツジ部が丸みを帯びている点で相違する
。
第１図（Ｄ）では円で囲まれた部分でブローティングゲ
ート電極５のエツジ部が丸みを帯びている点で相違する
。
本発明を他の不揮発性メモリセルや容量を製造する方法
に適用する場合も、同じように等方性エッチングと異方
性エツチングを組み合わせることによって、電荷が蓄え
られる電極のエツジ部に丸みを帯びさせることができる
。
に適用する場合も、同じように等方性エッチングと異方
性エツチングを組み合わせることによって、電荷が蓄え
られる電極のエツジ部に丸みを帯びさせることができる
。
（効果）
本発明では、電荷が蓄えられる下層導電層のパターン化
のためのエツチング工程で、まず一部を等方的にエツチ
ングし、その後に残部を異方的にエツチングするように
したので、電荷が蓄えられる電極のエツジ部が丸みを帯
び、電界の集中を避けることができるので、１を荷が逃
げることが防止される。その結果、例えば不揮発性メモ
リでは記憶保持特性が向上する。
のためのエツチング工程で、まず一部を等方的にエツチ
ングし、その後に残部を異方的にエツチングするように
したので、電荷が蓄えられる電極のエツジ部が丸みを帯
び、電界の集中を避けることができるので、１を荷が逃
げることが防止される。その結果、例えば不揮発性メモ
リでは記憶保持特性が向上する。
本発明の方法では、従来の製造方法に比べてエツチング
工程で等方性エツチングが１工程増えるだけであり、製
造工程を殆んど変更する必要がない。
工程で等方性エツチングが１工程増えるだけであり、製
造工程を殆んど変更する必要がない。
第１図（Ａ）から同図（Ｄ）は一実施例を示す断面図、
第２図は従来のＥＰＲＯＭを示す平面図、第３図は第２
図のＡ−Ａ線位置での断面図である。 ４・・−・・・コントロールゲート電極、５・・・・・
・フローティングゲート電極。 ６・・・・・・層間絶縁膜。
第２図は従来のＥＰＲＯＭを示す平面図、第３図は第２
図のＡ−Ａ線位置での断面図である。 ４・・−・・・コントロールゲート電極、５・・・・・
・フローティングゲート電極。 ６・・・・・・層間絶縁膜。
Claims (1)
- （１）互いに絶縁された導電層を含み、下層導電層に電
荷が蓄えられて使用される半導体装置を製造する方法に
おいて、前記下層導電層のパターン化のためのエッチン
グ工程では、まず一部を等方的にエッチングし、その後
に残部を異方的にエッチングすることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043058A JPH01216577A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043058A JPH01216577A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01216577A true JPH01216577A (ja) | 1989-08-30 |
Family
ID=12653274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043058A Pending JPH01216577A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01216577A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| FR2704689A1 (fr) * | 1993-04-15 | 1994-11-04 | Samsung Electronics Co Ltd | Procédé de formation de motif fin dans un dispositif à semi-conducteur. |
| EP1041642A1 (en) * | 1999-03-29 | 2000-10-04 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to fabricate a floating gate with a sloping sidewall for a flash memory |
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
-
1988
- 1988-02-24 JP JP63043058A patent/JPH01216577A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
| FR2704689A1 (fr) * | 1993-04-15 | 1994-11-04 | Samsung Electronics Co Ltd | Procédé de formation de motif fin dans un dispositif à semi-conducteur. |
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
| EP1041642A1 (en) * | 1999-03-29 | 2000-10-04 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to fabricate a floating gate with a sloping sidewall for a flash memory |
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
| GB2425888A (en) * | 2004-04-02 | 2006-11-08 | Advanced Micro Devices Inc | In-situ surface treatment for memory cell formation |
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