TWI606497B - 半導體裝置及其形成方法 - Google Patents

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張哲誠
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Description

半導體裝置及其形成方法
本揭露係關於一種半導體技術，且特別是關於一種半導體裝置及其形成方法。
隨著半導體業尋求更高裝置密度、更高效能及更低成本，已進展至奈米技術製程世代，由於製造與設計問題的挑戰，因而發展出三維設計，例如，鰭式場效電晶體(Fin FET)。Fin FET裝置通常包括具有高縱寬比的半導體鰭，且其中形成半導體裝置的通道及源極/汲極區。閘極沿著鰭結構側邊而形成於上方(例如，包圍)，利用增加通道及源極/汲極區的表面積的優勢，產生更快速、更具可靠度及更好控制的半導體電晶體裝置。金屬閘極結構連同具有高介電常數的高k值閘極介電質時常使用於Fin FET裝置，且藉由閘極取代(gate-replacement)技術來製造。
根據一些實施例，本揭露提供一種半導體裝置，包括：一鰭式場效電晶體(Fin FET)裝置，包括：一鰭結構，沿一第一方向延伸，且自一隔離絕緣層延伸；以及一閘極堆疊，其包括一閘極電極層、一閘極介電層、設置在閘極電極層的兩垂直側邊的側壁絕緣層以及設置在側壁絕緣層的兩垂直 側邊的層間介電層，其中閘極堆疊設置在隔離絕緣層上方及覆蓋一部分的鰭結構，且閘極堆疊沿垂直第一方向的一第二方向延伸，其中一凹口形成於未被側壁絕緣層與層間介電層覆蓋的隔離絕緣層的一上表面內，且至少部分的閘極電極層及閘極介電層填入凹口內。
根據一些實施例，本揭露提供一種半導體裝置，包括：一鰭式場效電晶體(Fin FET)裝置，包括：一第一鰭結構，沿一第一方向延伸，且自一隔離絕緣層延伸；一第一閘極堆疊，其包括一第一閘極電極層、一第一閘極介電層、設置在第一閘極電極層的兩垂直側邊的第一側壁絕緣層以及設置在第一側壁絕緣層的兩垂直側邊的第一層間介電層，其中閘極堆疊設置在隔離絕緣層上方及覆蓋一部分的第一鰭結構，第一閘極堆疊沿垂直第一方向的一第二方向延伸；一第二鰭結構，沿第一方向延伸，且自隔離絕緣層延伸；一第二閘極堆疊，其包括一第二閘極電極層、一第二閘極介電層、設置在第二閘極電極層的兩垂直側邊的第二側壁絕緣層以及設置在第二側壁絕緣層的兩垂直側邊的第二層間介電層，其中第二閘極堆疊設置在隔離絕緣層上方及覆蓋一部分的該第二鰭結構，第二閘極堆疊沿垂直第一方向的第二方向延伸；以及一分隔插塞，隔開第一閘極堆疊與第二閘極堆疊，其中：一第一凹口形成於未被第一及第二側壁絕緣層與第一及第二層間介電層覆蓋的該隔離絕緣層的一上表面內；一第二凹口形成於未被第一及第二側壁絕緣層與第一及第二層間介電層覆蓋的隔離絕緣層的上表面內；至少部分的第一閘極電極層及第一閘極介電層填入第一 凹口內；以及至少部分的第二閘極電極層及第二閘極介電層填入第二凹口內。
根據一些實施例，本揭露提供一種半導體裝置之形成方法，包括：形成一鰭結構於一基底上方，鰭結構沿一第一方向延伸，且露出於一隔離絕緣層；形成一虛置電極結構於部分的鰭結構上方，虛置電極結構包括一虛置電極層、設置在虛置閘極電極層的兩垂直側邊的側壁絕緣層以及設置在側壁絕緣層的兩垂直側邊的層間介電層，其中虛置電極結構設置在隔離絕緣層上方；去除虛置電極層，以形成一空間；蝕刻位於空間內的隔離絕緣層的一表面，以形成一凹口；以及形成一閘極結構於空間及凹口內。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底；一鰭結構，形成於基底上方；一隔離絕緣層，圍繞鰭結構；以及一閘極結構，橫越鰭結構，其中閘極結構包括形成於鰭結構上方的一第一部以及形成於隔離絕緣層上方的一第二部，且閘極結構的第二部包括一延伸部延伸入隔離絕緣層內。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底；一鰭結構，形成於基底上方；一隔離絕緣層，圍繞鰭結構；一閘極結構，橫越鰭結構並延伸至隔離絕緣層上方；以及一間隙壁，形成於閘極結構的一側壁上，其中形成於隔離絕緣層上方的閘極結構的側壁上的間隙壁的一部份具有一第一高度，而形成於隔離絕緣層上方的閘極結構的一部份具有大於第一高度的一第二高度。
根據一些實施例，本揭露提供一種半導體裝置之形成方法，包括：形成一鰭結構於一基底上方；形成一隔離絕緣層，其圍繞基底上方的該鰭結構；形成一虛置閘極結構，其橫越鰭結構；形成複數個間隙壁於虛置閘極結構的複數個側壁上；移除虛置閘極結構，以在間隙壁內形成一溝槽；移除隔離絕緣層的一部份，以形成一延伸的溝槽，其延伸進入隔離絕緣層內；以及形成一閘極結構於延伸的溝槽內。
100、100’、100”‧‧‧半導體裝置
102、1010‧‧‧基底
104、116‧‧‧介電層
106‧‧‧罩幕層
108‧‧‧光敏層
110、1020、1020A、1020B‧‧‧鰭結構
112‧‧‧絕緣層
114、1050‧‧‧隔離絕緣層
116a、130a、130a’、130a”‧‧‧第一部
116b、130b、130b’、130b”‧‧‧第二部
118‧‧‧虛置閘極結構
120‧‧‧間隙壁
122‧‧‧源極/汲極結構
124‧‧‧接觸蝕刻停止層
126、1070‧‧‧層間介電層
128‧‧‧溝槽
129、129’、129”‧‧‧延伸溝槽
130、130’、130”‧‧‧金屬閘極結構
130c、130c’、130c”‧‧‧延伸部
132、1030‧‧‧閘極介電層
134‧‧‧功函數金屬層
136‧‧‧金屬閘極電極層
1001‧‧‧鰭式場效電晶體(Fin FET)裝置
1001A‧‧‧第一裝置區
1001B‧‧‧第二裝置區
1040‧‧‧閘極電極層
1041‧‧‧閘極結構
1042‧‧‧功函數調整層
1045‧‧‧金屬閘極層
1050、1050A、1050B、1050C‧‧‧凹口
1060‧‧‧分隔插塞
1070A、1070B、1070C‧‧‧膜層
1080‧‧‧側壁絕緣層
1100‧‧‧多晶矽閘極層
1105‧‧‧犧牲閘極介電層
1106‧‧‧墊氧化層
1107‧‧‧氮化矽罩幕層
1110‧‧‧硬式罩幕圖案
1120‧‧‧罩幕圖案
1125‧‧‧狹縫
1130‧‧‧開口
A、B、C‧‧‧圈圍部
D11、D11’‧‧‧深度
D12‧‧‧高度差
H11、H12‧‧‧高度
H1‧‧‧第一高度
H2、H2’、H2”‧‧‧第二高度
T1、T1’、T1”‧‧‧厚度
W’、W”、W11、W12、W13、W14、W15、W16、W16a、W16b、W16c‧‧‧寬度
W1’、W1”‧‧‧第一寬度
W2’、W2”‧‧‧第二寬度
△W11‧‧‧差距
△W11’‧‧‧穿透量
第1A至1J圖係繪示出根據本揭露一些實施例之半導體裝置於不同階段的製作剖面示意圖。
第2A至2B圖係繪示出根據本揭露一些實施例之半導體裝置的剖面示意圖。
第3A至3B圖係繪示出根據本揭露一些實施例之半導體裝置的剖面示意圖。
第4A圖係繪示出根據本揭露一實施例之具有鰭結構的半導體FET裝置(Fin FET)的剖面示意圖，第4B圖係繪示出上述具有鰭結構的半導體FET裝置的上視示意圖，第4C圖係繪示出上述具有鰭結構的半導體FET裝置的立體示意圖，其對應至第4B圖中的圈圍部。
第5A至5E圖係繪示出根據一些實施例之第4C圖中的圈圍部的立體示意圖。
第6A至6G圖係繪示出根據一些實施例之第4C圖中的圈圍部的剖面示意圖。
第7-9、10A-10C、11-17圖係繪示出根據一實施例之Fin FET裝置的形成方法的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。為了達到簡化及明確目的，各種不同的特徵部件可任意地依不同的尺寸比例繪示。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。另外，”由...製成”之用語也意指”包括”或”由...組成”。
以下提供半導體裝置及其形成方法的實施例。半導體裝置可包括一閘極結構，藉由”後閘極(gate-last)”製 程而形成。亦即，先行成一虛置閘極結構，之後由閘極結構所取代。在去除虛置閘極結構之後，部分的隔離絕緣層也會被去除，使之後形成的閘極結構可延伸至隔離絕緣層內，且結構的效能能夠獲得改善。
第1A至1J圖係繪示出根據本揭露一些實施例之半導體裝置100於不同階段的製作剖面示意圖。如第1A圖所示，根據一些實施例，提供一基底102。基底102可為一半導體晶圓，例如矽晶圓。另外，基底102可包括：另一元素半導體，例如鍺；化合物半導體，包括IV-IV族化合物半導體(例如，SiC及SiGe)、III-V族化合物半導體(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。在一實施例中，基底102為絕緣層上覆矽(SOI)基底上的一矽層。當使用SOI基底，鰭結構自SOI基底上的矽層突出或自SOI基底上的絕緣層突出。在後續情形中，利用SOI基底上的矽層形成鰭結構。非晶質基底(例如，非晶矽或非晶SiC)或絕緣材料(例如，氧化矽)也可作為基底102。基底102可包括不同的區域，其已摻雜適合的雜質(例如，p型或n型導電物)。另外，基底102可包括其他結構，例如層間介電(ILD)層、導電特徵部件、及/或隔離絕緣層。再者，基底102更包括待圖案化的單一或多層材料層。例如，材料層可包括一矽層、一介電層及/或一摻雜的多晶矽層。
在第1A至3B圖中，Fin FET裝置可包括一閘極結構設置於一鰭結構上方，藉以形成隔離的Fin FET。需注意的是”隔離的”用語意思是指至另一Fin FET的距離(於X及Y方向 的其中一者)為5×(鰭結構的通道層寬度)。在一些實施例中，隔離的Fin FET可包括用於單一鰭結構的複數個閘極電極或用於複數個鰭結構的單一閘極電極。
根據一些實施例，一介電層104及一罩幕層106形成於基底102上方，且一光敏層108形成於罩幕層104上方，如第1A圖所示。介電層104可用於基底102與罩幕層106之間的一黏著層。另外，介電層104可用於蝕刻罩幕層106的蝕刻停止層。在一些實施例中，介電層104由氧化矽製成。介電層104可由熱氧化製程形成，然而在其他一些實施例中也可使用其他沉積製程。
罩幕層106可用作後續光學微影製程期間的一硬式罩幕層。在一些實施例中，罩幕層106由氮化矽製成。罩幕層106可由低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)或電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)形成，然而在其他一些實施例中也可使用其他沉積製程。
接著，根據一些實施例，經由光敏層108，相繼蝕刻罩幕層106、介電層104及基底102而形成一鰭結構110，如第1B圖所示。之後，去除光敏層108。
根據一些實施例，在形成鰭結構110之後，形成一絕緣層112以覆蓋基底102上方的鰭結構110，如第1C圖所示。在一些實施例中，絕緣層112由氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)或其他低介電常數(low-K)介電材料製成。絕緣層112可由高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)形成，然而在其他一些實施例中也可使用其他沉積製程。
接著，根據一些實施例，凹蝕絕緣層112以形成一隔離絕緣層114，例如一淺溝槽隔離絕緣層，其圍繞鰭結構110，如第1D圖所示。絕緣層112可藉由濕蝕刻製程或乾蝕刻製程進行凹蝕。另外，去除罩幕層106及介電層104。
之後，根據一些實施例，形成一介電層116以覆蓋鰭結構110及隔離絕緣層114，且形成一虛置閘極結構118於鰭結構110上方，如第1E圖所示。
在一些實施例中，介電層116由氮化矽、氧化矽、氮氧化矽或其他適合的介電材料製成。介電層116可藉由化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、旋轉塗佈或其他適合製程形成。介電層116的厚度約在1nm至5nm的範圍。
形成虛置閘極結構118橫越鰭結構110且延伸於隔離絕緣層114上方。在一些實施例中，虛置閘極結構118由多晶矽製成。在一些實施例中，多晶矽層的厚度約在1nm至5nm的範圍。
根據一些實施例，在形成虛置閘極結構118之後，形成間隙壁120於虛置閘極結構118的兩側壁。如第1E圖所示，虛置閘極結構118形成於介電層116的第一部116a上，而間隙壁120形成於介電層116的第二部116b上。
由於間隙壁120形成於虛置閘極結構118的側壁 上，因此每一間隙壁120具有一第一高度H1(標示於第1G圖)，其與虛置閘極結構118的高度實質上相同。
在一些實施例中，間隙壁120由一或多層的氮化矽、氧化矽、氮氧化矽、碳化矽或其他適合的介電材料製成。間隙壁120可包括一單層或多層。
接著，根據一些實施例，源極/汲極結構122形成於鰭結構110內，如第1F圖所示。更具體來說，去除未被虛置閘極結構118及間隙壁120所覆蓋的介電層116的部分。如第1F圖所示，虛置閘極結構118下方的絕緣層116的第一部116a與絕緣層116的第二部116b並未於此步驟中去除。在去除露出的介電層116之後，凹蝕鄰近虛置閘極結構118的鰭結構110的部分，以在鰭結構110兩側形成凹口。接著，藉由一磊晶(epi)製程，在凹口內形成一應變材料。另外，應變材料的晶格常數可不同於基底102的晶格常數。在一些實施例中，源極/汲極結構122包括一或多層的Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP或InP等等。
根據一些實施例，在形成源極/汲極結構122之後，形成一接觸蝕刻停止層(contact etch stop layer,CESL)124於基底102上，且形成一層間介電(ILD)層126於接觸蝕刻停止層124上，如第1G圖所示。在一些實施例中，接觸蝕刻停止層124由一或多層的氮化矽、氧化矽及/或其他適合的材料製成。接觸蝕刻停止層124可藉由PECVD、LPCVD、ALD或其他適合製程形成。
層間介電層126可包括多層，由一或多層介電材料 製成，例如氧化矽、氮化矽、氮氧化矽、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低介電常數介電材料及/或適合的介電材料製成。低介電常數介電材料的範例包括氮不侷限於氟矽玻璃(fluorinated silica glass,FSG)、碳摻雜氧化矽、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙-苯並環丁烯(BCB)或聚醯亞胺。層間介電層126可藉由CVD、PVD、ALD、旋轉塗佈或其他適合製程形成。
接著，根據一些實施例，對層間介電層126及接觸蝕刻停止層124進行一研磨製程，以露出虛置閘極結構118的上表面。在一些實施例中，進行一化學機械研磨(chemical mechanical polishing,CMP)製程直至露出虛置閘極結構118的上表面。
在進行研磨製程之後，去除虛置閘極結構118，以形成一溝槽128，如第1H圖所示。在一些實施例中，藉由進行乾蝕刻製程及濕蝕刻製程去除虛置閘極結構118。如第1H圖所示，間隙壁120的下表面實質上切齊於溝槽128的下表面。藉由去除虛置閘極結構118，以露出鰭結構110的通道層。在一些實例中，在去除虛置閘極結構118之後，額外的側壁絕緣層可形成於溝槽128內側的間隙壁120上。
根據一些實施例，在去除虛置閘極結構118之後，去除經由溝槽128而露出的介電層116的第一部116a及介電層116的第一部116a下方的隔離絕緣層114的上部，如第1I圖所示。在一些實施例中，藉由一第一蝕刻製程去除介電層116的第一部116a，且藉由一第二蝕刻製程去除隔離絕緣層114的上 部。在一些實施例中，藉由相同的蝕刻製程去除介電層116的第一部116a及隔離絕緣層114的上部。
如第1I圖所示，由於去除隔離絕緣層114的上部部分，溝槽128進一步延伸入隔離絕緣層114內而形成一延伸溝槽129，使每一間隙壁120下表面未切齊於(例如，高於)延伸溝槽129的下表面。在一些實施例中，介電層1116下方的延伸溝槽129的側壁可具有一平坦輪廓，如第1I圖所示。在其他實施例中，上述側壁可具有一曲面輪廓，如後續第5C至5E圖所示。
根據一些實施例，在去除隔離絕緣層114的上部已形成延伸溝槽129之後，形成一金屬閘極結構130於延伸溝槽129內，如第1J圖所示。在一些實施例中，金屬閘極結構130包括一閘極介電層132、一功函數金屬層134及一金屬閘極電極層136。
在一些實施例中，閘極介電層132由一或多層的高介電常數材料製成。高介電常數材料的範例包括但未侷限於氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化矽、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、或二氧化鉿-氧化鋁(HfO2-Al2O3)合金。
根據一些實施例，功函數金屬層134形成於閘極介電層132上方。將功函數金屬層134定制出具有適合的功函數。舉例來說，所需的若為用於PMOS裝置的p型功函數金屬(p-金 屬)，可採用一或多層的TiN、WN或W。另一方面，所需的若為用於NMOS裝置的n型功函數金屬(n-金屬)，可採用一或多層的TiAl、TiAlN或TaCN。
根據一些實施例，金屬閘極電極層136形成於功函數金屬層134上方。在一些實施例中，金屬閘極電極層136由一或多層的導電材料製成，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適合的材料。閘極介電層132、功函數金屬層134及金屬閘極電極層136可藉由任何適合製程形成至任何適當的厚度。
需注意的是額外的膜層可形成於閘極介電層132、功函數金屬層134及金屬閘極電極層136上方及/或下方，例如襯層、界面層、種子層、黏著層或阻障層等等。另外，閘極介電層132、功函數金屬層134及金屬閘極電極層136可包括多於一層由不同材料製成的膜層。
如第1J圖所示，形成橫越鰭結構110的金屬閘極結構130，並延伸於隔離絕緣層114上方。更具體來說，金屬閘極結構130包括一第一部130a形成於鰭結構110上方以及一第二部130b形成於隔離絕緣層114上方。由於去除隔離絕緣層114的上部而使延伸溝槽129延伸入隔離絕緣層114，因此位於延伸溝槽129上方的金屬閘極結構130的第二部130b也延伸入隔離絕緣層114。因此，金屬閘極結構130的第二部130b具有一第二高度H2，其大於間隙壁120的第一高度H1。
更具體來說，第二部130b包括一延伸部130c延伸入隔離絕緣層114。形成的延伸部130c可放大金屬閘極結構130 的有效面積及/或調整半導體裝置100的電特性。如第1J圖所示，延伸部130c具有一厚度T1，其也可定義為第一高度H1與第二高度H2的差距。在一些實施例中，延伸部130c的厚度T1約在1nm至200nm的範圍。儘管形成的延伸部130c可放大結構的有效面積，但若延伸部130c太厚，也會增加漏電的風險。
可藉由改變蝕刻隔離絕緣層114的蝕刻時間來調整延伸部130c的厚度T1。在一些實施例中，延伸部130c的厚度T1約在3nm至30nm的範圍。在一些實施例中，延伸部130c的厚度T1約在3nm至80nm的範圍。在一些實施例中，延伸部130c的厚度T1約在80nm至120nm的範圍。在一些實施例中，延伸部130c的厚度T1約在120um至150nm的範圍。在一些實施例中，延伸部130c的厚度T1約在150nm至200nm的範圍。不同厚度的延伸部130c可具有不同的電特性，因而可根據應用來調整延伸部130c的厚度T1。在一些實施例中，金屬閘極結構130的下表面實質上切齊於或低於鰭結構110的下表面。另外，金屬閘極結構130的下表面也可高於鰭結構110的下表面。
第2A至2B圖係繪示出根據一些實施例之於不同階段形成半導體裝置100’的剖面示意圖。除了金屬閘極結構的延伸部進一步延伸至間隙壁下方之外，形成半導體裝置100’所使用的方法及材料相似或相同於形成第1A至1J圖所述的半導體裝置100所使用的方法及材料。
更具體來說，進行第1A至1H圖所示的製程，此處不再重複其細節。根據一些實施例，在去除虛置閘極結構118之後，溝槽128進一步延伸入隔離絕緣層114，以藉由蝕刻介電 層116及隔離絕緣層114而形成延伸溝槽129’，如第2A圖所示。
相似於第1I圖所示，去除經由溝槽128所露出的介電層116的第一部116a以及位於介電層116的第一部116a下方的隔離絕緣層114的上部。另外，也去除了介電層116的第二部116b以及位於間隙壁120下方的絕緣隔離層114的一些部份。在一些實施例中，間隙壁120下方的延伸溝槽129’的側壁可具有一平坦輪廓，如第2A圖所示。在其他實施中，上述側壁可具有一曲面輪廓，如後續第5C-5E圖及第6D-6F圖所示。
如第2A圖所示，根據一些實施例，在進行蝕刻製程之後，延伸溝槽129’進一步延伸於間隙壁120下方，使金屬閘極結構130’形成於延伸溝槽129’內也延伸於間隙壁120下方，如第2B圖所示。在一些實施例中，金屬閘極結構130’相似於第1J圖所示的金屬閘極結構130，且包括閘極介電層132、功函數金屬層134及金屬閘極電極層136。
如第2B圖所示，形成橫越鰭結構110的金屬閘極結構130’，且延伸於隔離絕緣層114上方。更具體來說，金屬閘極結構130’包括一第一部130a’形成於鰭結構110上方以及一第二部130b’形成於隔離絕緣層114上方。另外，第二部130b’更包括一延伸部130c’延伸入隔離絕緣層114且延伸於間隙壁120下方。
更具體來說，延伸部130c’延伸至間隙壁120下方的位置，使部份的延伸部130c’與間隙壁120重疊。在一些實施例中，與間隙壁120重疊的延伸部130c’部分具有一寬度W’，其約在0.5nm至10nm的範圍，或在其他實施例中約在1nm至5nm 的範圍。形成的延伸部130c’延伸至間隙壁120下方位置能夠放大結構的有效面積。然而，若寬度W’太大，也會增加橋接的風險。
如第2B圖所示，延伸部130c’的寬度大於形成於鰭結構110上方的金屬閘極結構130’的第一部130a’的寬度。在一些實施例中，金屬閘極結構130’的第一部130a’具有一第一寬度W1’，且金屬閘極結構130’的延伸部130c’具有一第二寬度W2’，其大於第一寬度W1’。在一些實施例中，第一寬度W1’與第二寬度W2’相差約在0.5nm至20nm的範圍。可藉由改變延伸部130c’的第二寬度W2’來調整電性效能。然而，若延伸部130c’的第二寬度W2’太大，會增加漏電的風險。
相似於第1J圖所示，金屬閘極結構130’的第二部130b’具有一第二高度H2’，其大於間隙壁120的第一高度H1。另外，延伸部130c’具有一厚度T1’，其也可定義為第一高度H1與第二高度H2’的差距。在一些實施例中，延伸部130c’的厚度T1’的範圍相似於或相同於先前所述的延伸部130c的厚度T1的範圍。
第3A至3B圖係繪示出根據一些實施例之於不同階段形成半導體裝置100””的剖面示意圖。除了完全去除形成於間隙壁下方的介電層的第二部，且延伸部延伸至間隙壁下方之外，形成半導體裝置100”所使用的方法及材料相似或相同於形成先前所述的半導體裝置100及100’所使用的方法及材料。
更具體來說，進行第1A至1H圖所示的製程，此處不再重複其細節。根據一些實施例，在去除虛置閘極結構118 之後，溝槽128進一步延伸入隔離絕緣層114，以藉由蝕刻介電層116及隔離絕緣層114而形成延伸溝槽129”，如第3A圖所示。
相似於第1I圖所示，去除經由溝槽128所露出的介電層116的第一部116a以及位於介電層116的第一部116a下方的隔離絕緣層114的上部。另外，也去除了介電層116的第二部116b以及位於間隙壁120下方的絕緣隔離層114的一些部份。亦即，在本實施例中完全去除第1F圖所示的介電層116。在一些實施例中，間隙壁120下方的延伸溝槽129”的側壁可具有一平坦輪廓，如第3A圖所示。在其他實施中，上述側壁可具有一曲面輪廓，如後續第5C-5E圖及第6D-6F圖所示。
如第3A圖所示，根據一些實施例，在進行蝕刻製程之後，延伸溝槽129”進一步延伸於間隙壁120下方，且金屬閘極結構130”形成於延伸溝槽129’內，如第3B圖所示。在一些實施例中，金屬閘極結構130”相似於第1J圖所示的金屬閘極結構130，且包括閘極介電層132、功函數金屬層134及金屬閘極電極層136。
如第3B圖所示，形成橫越鰭結構110的金屬閘極結構130”，且延伸於隔離絕緣層114上方。更具體來說，金屬閘極結構130”包括一第一部130a”形成於鰭結構110上方以及一第二部130b”形成於隔離絕緣層114上方。另外，第二部130b”更包括一延伸部130c”延伸入隔離絕緣層114且延伸於間隙壁120下方。
如第3B圖所示，完全去除位於間隙壁120下方的介電層116的第二部116b，且延伸部130c”與間隙壁120重疊的部 分具有一寬度W”，其實質上相等於間隙壁120的寬度。在一些實施例中，延伸部130c”與間隙壁120重疊的部分的寬度W”約在0.5nm至10nm的範圍。
在一些實施例中，金屬閘極結構130”的第一部130a”具有一第一寬度W1”，且金屬閘極結構130”的延伸部130c”具有一第二寬度W2”，其大於第一寬度W1”。在一些實施例中，第一寬度W1”與第二寬度W2”相差約在0.5nm至20nm的範圍。
相似於第1J圖所示，金屬閘極結構130”的第二部130b”具有一第二高度H2”，其大於間隙壁120的第一高度H1。另外，延伸部130c”具有一厚度T1”，其也可定義為第一高度H1與第二高度H2”的差距。在一些實施例中，延伸部130c”的厚度T1”的範圍相似於或相同於先前所述的延伸部130c的厚度T1的範圍。
在一平面式電晶體中，可藉由佈植來控制電特性。然而，對於Fin FET而言，變得難以藉由佈植來控制電特性。因此，本揭露的一些實施例中，一金屬閘極結構(例如，金屬閘極結構130、130’及130”)係用於調整結構的電特性。
更具體來說，金屬閘極結構形成於”後閘極”製程。亦即，形成橫越鰭結構110的虛置閘極結構118且延伸於隔離絕緣層114上方，而間隙壁120形成於虛置閘極結構118的側壁上。之後，去除虛置閘極結構118及一部分的隔離絕緣層114，以形成一延伸溝槽，例如延伸溝槽129、129’及129”。因此，形成於延伸溝槽內金屬閘極結構可具有一延伸部(例如， 延伸部130c、130c’及130c”)延伸入隔離絕緣層114。
金屬閘極結構的延伸部提供金屬閘極結構較大的有效面積，因而能夠改善半導體裝置(例如，Fin FET結構)的效能。另外，延伸部也可用於調整半導體裝置的電特性。在一些實施例中，延伸部(例如，延伸部130c’及130c”)延伸至間隙壁下方的位置而具有更大的有效面積。亦即，延伸部的尺寸大小可根據其應用進行調整。
需注意的是儘管藉由形成較高較大的虛置閘極結構也可形成相對較高較大的金屬閘極結構，然而形成較高的虛置閘極結構的製程面臨相當大的挑戰。舉例來說，需形成具有高縱寬比的鰭結構，且需蝕刻大量的絕緣層以形成淺溝槽隔離絕緣層。這些製程導致均一性不佳且會降低結構製造的良率。
另一方面，利用第1A至3B圖所述的製程，無需使用上述製程便可形成具有相對較高高度的金屬閘極結構。因此，可改善結構製造的均一性。另外，上述方法可實施於本製造程序而無需使用額外複雜製程，例如遮蔽或對準。因此，無需改變或影響其他製造程序便可形成金屬閘極結構。因此，可改善半導體裝置的效能，並可提升良率。
第4A至4C圖係繪示出根據本揭露其他型態之例示半導體裝置及半導體裝置的形成方法。需注意的是可採用相同或相似於關於第1A至3B圖所述的結構、配置、尺寸大小、製程、操作及/或材料。反之，先前關於第1A至3B圖所述的實施例也可採用相同或相似於後續實施例所述的結構、配置、尺寸大小、製程、操作及/或材料。
第4A圖係繪示出根據本揭露一實施例之具有鰭結構的半導體FET裝置(Fin FET)的剖面示意圖，第4B圖係繪示出上述具有鰭結構的半導體FET裝置的上視示意圖，第4C圖係繪示出上述具有鰭結構的半導體FET裝置的立體示意圖。第4A圖為沿著第4B圖中Y1-Y1’線的剖面示意圖，而第4C圖則為對應至第4B圖中的圈圍部A。在這些圖式中，為了簡化圖式而省略某些膜層/特徵部件。第4A至4C圖係繪示出形成金屬閘極結構之後的裝置結構。
Fin FET裝置1001包括一第一裝置區1001A及一第二裝置區1001B。第一裝置區1001A包括一或多個第一Fin FET裝置，且第二裝置區1001B包括一或多個第二Fin FET裝置。第一Fin FET裝置的通道類型相同或不同於第二Fin FET裝置的通道類型。
在一實施例中，第一裝置區1001A包括p型MOSFET，而第二裝置區1001B包括n型MOSFET。在其他實施例中，第一及第二裝置區1001A及1001B包括p型MOSFET、第一及第二裝置區1001A及1001B包括n型MOSFET或第一及第二裝置區1001A及1001B包括p型及n型兩種MOSFET。
Fin FET裝置1001包括其他特徵部件、一基底1010、鰭結構1020、一閘極介電層1030及一閘極電極層1040。基底1010所採用的材料相似或相同於形成第1A圖中所述的基底102所使用材料。
鰭結構1020設置於基底1010上方。鰭結構1020可由相同於基底1010的材料製成，且延續自基底1010。在本實施 例中，鰭結構由Si製成。鰭結構1020的矽層為本質(intrinsic)或適當地摻雜n型雜質或p型雜質。
在第4A圖中，二個鰭結構1020A及1020B分別設置於第一裝置區1001A及第二裝置區1001B內。然而，鰭結構的數量並未侷限於二個(或四個)。數量可為一個、二個、三個、五個或更多。另外，一或多個虛置鰭結構可設置於鄰近鰭結構1020的兩側，以改善圖案化製程的圖案精確度(pattern fidelity)。在一些實施例中，鰭結構1020的寬度W11約在5nm至40nm的範圍，而在一些實施例中，約在7nm至15nm的範圍。在一些實施例中，鰭結構1020沿著Z方向的高度約在100nm至300nm的範圍，而在其他實施例中，約在50nm至100nm的範圍。
位於閘極電極層1040下方的鰭結構1020的下部稱作一井區層，而鰭結構1020的上部稱作一通道層。在閘極電極層1040下方，井區層埋入於隔離絕緣層1050，且通道層自隔離絕緣層1050突出。通道層的下部也埋入於隔離絕緣層1050至約1nm至5nm的深度。
在一些實施例中，井區層的高度約在60nm至100nm的範圍，而通道層的高度約在40nm至60nm的範圍。
再者，填入一隔離絕緣層1050(或稱為”淺溝槽隔離(STI)”層)於鰭結構1020之間的空間及/或一鰭結構與形成於基底1010上方的另一元件之間的空間，隔離絕緣層1050包括一絕緣材料，且一層間介電層1070設置於隔離絕緣層1050上方。用於隔離絕緣層1050的絕緣材料及層間介電層1070可包 括一或多層的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽玻璃(FSG)或低介電常數介電材料。用於隔離絕緣層1050的絕緣材料可相同或不同於用於層間介電層1070的材料。
自隔離絕緣層1050突出的鰭結構1020的通道層覆蓋上一閘極介電層1030，且閘極介電層1030進一步覆蓋上閘極電極層1040。未覆蓋閘極電極層140的通道層部分作為MOSFET(見第4B圖)的源極及/或汲極。鰭結構1020延伸於一第一方向(例如，X方向)，而閘極電極層140延伸於垂直第一方向的一第二方向(例如，Y方向)。
在一些實施例中，功函數調整層可包括用於p型通道Fin FET(例如，第一裝置區1001A)的第一金屬材料及用於n型通道Fin FET(例如，第二裝置區1001B)的第二金屬材料。舉例來說，用於p型通道Fin FET的第一金屬材料可包括功函數實質上對準於基底導電帶的功函數，或至少實質上對準於鰭結構1020的通道層的導電帶的金屬。相似地，舉例來說，用於n型通道Fin FET的第二金屬材料可包括功函數實質上對準於基底價電帶的功函數，或至少實質上對準於鰭結構1020的通道層的價電帶。在一些實施例中，功函數調整層也可包括多晶矽層。功函數調整層可藉由ALD、PVD、CVD、電子束蒸鍍或其他適合製程而形成。再者，用於n型通道Fin FET及p型通道Fin FET的功函數調整層可個別形成且使用不同的金屬層。
源極及汲極區也藉由適當地摻雜雜質於源極及汲極區內而形成於未覆蓋閘極電極層1040的鰭結構內。Si或Ge及 一金屬(例如，Co、Ni、W、Ti或Ta)的合金可形成於源極及汲極區1025上。Si及/或SiGe層可磊晶形成於源極-汲極區內，以形成上升的源極-汲極結構，並提供合適的應力至通道層。
再者，側壁絕緣層1080(間隙壁)設置於閘極電極層1040的兩垂直側壁，源極/汲極區由層間介電層1070所覆蓋，且設置必要的接線及/或介層/接觸孔洞，以完成半導體裝置。
在一些實施例中，包括功函數調整層1042及金屬閘極層1045的閘極電極層1040的寬度W12約在20nm至40nm的範圍。當複數個閘極電極層1040沿寬度方向排列時(見第4B圖)，閘極電極層的間距約在60nm至100nm的範圍。
如第4A至4C圖所示，相鄰的閘極電極層1040藉由絕緣材料製成的分隔插塞1060而彼此隔開，在第4A圖的剖面示意圖中，分隔插塞1060為錐形，其具有較小的上部尺寸(寬度)及較大的下部尺寸(寬度)。在一些實施例中，分隔插塞1060的上部寬度小於20nm，且在一些實施例中，其約在5nm至15nm的範圍。在一些實施例中，分隔插塞1060的下部寬度小於35nm，且在一些實施例中，其約在10nm至30nm的範圍。此處，分隔插塞1060的上部對應於閘極電極層1040的上表面，而分隔插塞1060的下部對應於閘極介電層1030的下部或是隔離絕緣層1050與層間介電層1070之間的界面。用於分隔插塞1060的絕緣材料包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽玻璃(FSG)或低介電常數介電材料。
用於分隔插塞1060的絕緣材料可相同或不同於用 於隔離絕緣層1050及/或層間介電層1070的絕緣材料。
在本揭露的一實施例中，閘極電極層1040的下部係埋入隔離絕緣層1050至一深度D11。
第5A至5E圖係繪示出根據本揭露一些實施例之第4C圖中圈圍部B的立體示意圖。第6A至6F圖係繪示出根據本揭露一些實施例之第4C圖中沿圈圍部B的X方向而未橫越鰭結構(例如，鰭結構之間)的剖面示意圖。
根據本揭露的一實施例，一凹口1055形成於隔離絕緣層1050的上表面內。構成閘極電極層1040的材料填入凹口1055。因此，包括閘極電極層1040及閘極介電層1030的閘極結構1041的高度H11大於側壁絕緣層1080的高度H12。在一實施例中，高度H11及H12之間的高度差D12約在1nm至200nm的範圍。高度差D12的最小值可為1nm、3nm、10nm、80nm、120nm、150nm或200nm中的任何值。高度差D12的最大值可為5nm、30nm、80nm、120nm、150nm或200nm中的任何值。
如第5A及6A圖所示，在本揭露的一實施例中，凹口1055在X方向的寬度W14實質上相同於包括閘極電極層1040及閘極介電層1030的閘極結構1041的寬度W13。如第6B圖所示，在一些實施例中，凹口1055下部的寬度W15小於寬度W13。在一些實施例中，寬度W15約為寬度W13的1/2至2/3的範圍，且在另一實施例中寬度W15約為寬度W13的2/3至3/4的範圍。凹口1055壁面可具有一平坦輪廓面(平直壁面)或曲面輪廓(曲形壁面)。
如第5B及6C圖所示，在本揭露的另一實施例中， 凹口1055的寬度W16大於閘極結構1041的寬度W13。凹口1055的壁面實質上為平坦的。由於寬度W16大於寬度W13，因此構成閘極結構1041的材料設置於側壁絕緣層1080的下方。閘極結構1041與隔離絕緣層1050之間的界面位於側壁絕緣層1080的下方。更具體來說，構成閘極電極層1040的金屬材料的一端位於側壁絕緣層1080的下方。在一些實施例中，寬度W16與W13之間的差距值約在1nm至20nm的範圍，或在其他實施例中，約在2nm至10nm的範圍，且等於或小於側壁絕緣層1080的兩倍厚度。換言之，第6C圖中所示的△W11(凹口1055的一側向端與側壁絕緣層1080的側面之間的差距)約在0.5nm至10nm的範圍或約在1nm至5nm的範圍。在一些實施例中，上述構成閘極電極層1040的金屬材料的一端可位於層間介電層1070的下方而超出側壁絕緣層1080。然而，在上述情形中，須調整寬度W16、W16a、W16b或W16c，以避免層間介電層1070下方兩相鄰的閘極電極層發生短路。
如第5C至5E圖及6D至6F圖所示，在本揭露的另一實施例中，凹口1055A、1055B或1055C的最大寬度W16a、W16b或W16c大於閘極結構1041的寬度W13，且凹口1055A、1055B或1055C的壁面具有曲面輪廓。
在第5C及6D圖中，最大的寬度W16a位於自隔離絕緣層1050的最上表面往下深度D12的0至1/3之間(隔離絕緣層1050與層間介電層1070及/或側壁絕緣層1080之間的界面的層位)。
在第5D及6E圖中，最大的寬度W16b位於自隔離絕 緣層1050的最上表面往下深度D12的1/3至2/3之間。
在第5E及6F圖中，最大的寬度W16c位於自隔離絕緣層1050的最上表面往下深度D12的2/3至1之間。
由於上述位於隔離絕緣層1050內的凹口結構以及填入凹口的閘極電極材料，因而能夠放大被閘極電極所覆蓋的鰭結構的通道層的表面積。在第5A、6A及6B圖的結構中，可垂直放大表面積，而在第5B至5E及6C至6F圖的結構中，可垂直及水平放大表面積。
沿著Y方向，如第6G圖所示，凹口1055也穿透至分隔插塞1060下方。在第6G圖中並未繪示出閘極介電層。穿透量△W11’約在0.5nm至10nm或1nm至5nm的範圍。在一些實施例中，穿透量△W11’為0。在一些實施例中，穿透量△W11’可等於△W11(見第6C圖)或小於△W11。又另一實施例中，穿透量△W11’可大於△W11。深度D11’實質上相同於第6A至6C圖所示的深度D12，且分隔插塞1060下方的凹口1055也實質上相同於第5A至6C圖所示的外型。又另一實施例中，凹口1055可未穿透至分隔插塞1060下方。
第7至14圖繪示出根據一實施例之形成Fin FET裝置的連續操作的剖面示意圖。可以理解的是於進行第7至14圖所示的操作步驟之前、期間或之後可進行額外操作步驟，且在上述方法的額外實施例中，以下所述的某些操作步驟可被取代或省略。操作步驟的順序也是可以互換的。再者，藉由閘極取代技術於鰭結構上製造金屬閘極結構的一般操作已揭露於美國專利公開號第2013/016176號中，其全文內容併入於此以作 為參考。
本實施例中形成半導體裝置的操作步驟通常包括形成一第一鰭結構及一第二鰭結構，其沿第一方向延伸。形成一虛置電極結構。虛置電極結構包括一虛置電極層、設置於虛置電極層的兩垂直側邊的側壁絕緣層、設置於側壁絕緣層的兩垂直側邊的層間絕緣層。虛置電極結構設置於一隔離絕緣層上方且沿垂直於第一方的一第二方向延伸。圖案化虛置電極層，使虛置電極層劃分成由一開口隔開的一第一虛置電極層及一第二虛置電極層。第一虛置電極層覆蓋部分的第一鰭結構，而第二虛置電極層覆蓋部分的第二鰭結構。藉由在開口內填入絕緣材料而形成一分隔插塞。去除第一及第二虛置電極層，以形成一第一電極空間及一第二電極空間，而分隔插塞露出於第一電極空間與一第二電極空間之間。蝕刻位於第一電極空間及一第二電極空間的隔離絕緣層的表面，以於第一電極空間內形成一第一凹口而於第二電極空間內形成一第二凹口。一第一閘極結構及一第二閘極結構分別形成於第一電極空間與第二電極空間內。第一凹口及第二凹口中的至少一者的側面端沿第一方向穿透至側壁絕緣層下方。第一凹口及第二凹口中的至少一者在沿著第一方向的剖面具有一曲面輪廓。
為了製造鰭結構，可藉由熱氧化及/或化學氣相沉積(CVD)於基底1010上形成一罩幕層。基底1010可為一p型矽基底，具有一雜質濃度，期約在1.12×1015cm-3至1.68×1015cm-3的範圍。在其他實施例中，基底1010可為一n型矽基底，具有一雜質濃度，期約在0.905×1015cm-3至2.34×1015cm-3的範圍。在 一些實施例中，罩幕層可包括一墊氧化(例如，氧化矽)層及一氮化矽罩幕層。
在一些實施例中，墊氧化層的厚度約在2nm至15nm的範圍，而氮化矽罩幕層的厚度約在2nm至50nm的範圍。一罩幕圖案進一步形成於罩幕層上方。舉例來說，罩幕圖案為藉由光微影製程所形成的光阻圖案。
利用罩幕圖案作為蝕刻罩幕，以形成由墊氧化層1106及氮化矽罩幕層1107所構成的硬式罩幕圖案1100。在一些實施例中，硬式罩幕圖案1100的寬度約在5nm至40nm的範圍。在一些實施例中，硬式罩幕圖案1100的寬度約在7nm至12nm的範圍。
如第7圖所示，利用罩幕圖案作為蝕刻罩幕，藉由乾蝕刻法及/或濕蝕刻法進行溝槽蝕刻，以將基底1010圖案化成具有鰭結構1020。鰭結構1020的高度約在100nm至300nm的範圍。在一些實施例中，上述高度約在50nm至100nm的範圍。當鰭結構1020的高度不均時，自基底算起的高度可從對應至其結構的平均高度的平面來計量。
在本實施例中，一塊體(bulk)矽晶圓係用作一起始材料並構成基底1010。然而，在一些實施例中，其他類型的基底也可作為基底1010。舉例來說，絕緣層上覆矽(SOI)晶圓可作為起始材料，而SOI晶圓的絕緣層構成基底1010，且SOI晶圓的矽層用作鰭結構1020。
如第8圖所示，一隔離絕緣層1050形成於基底1010上方，以完全覆蓋鰭結構1020。
隔離絕緣層1050包括一或多層的絕緣材料，例如氧化矽、氮氧化矽或氮化矽，且藉由低壓化學氣相沉積(LPCVD)、電漿CVD或流動式CVD。在流動式CVD中，以流動式介電材料取代氧化矽進行沉積。顧名思義，流動式介電材料為沉積期間可”流動”，以填入高深寬比的間隙或空間。通常各種不同的化學物質係加入於含矽前驅物中，以容許沉積膜層流動。在一些實施例中，加入氮氫化物。流動式介電前驅物的範例，特別是流動式氧化矽前驅物，包括矽酸鹽、矽氧烷(siloxane)、甲基矽酸鹽類(methyl silsequioxane,MSQ)、含氫矽酸鹽類(hydrogen silsequioxane,HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane,PSZ)、全氫聚矽氮烷(perhydro-polysilazane,PHPS)、四乙氧基矽烷(tetraethoxysilane,TEOS)或甲矽烷基胺(silyl-amine)(例如，三甲矽烷基胺(trisilylamine,TSA))。這些流動式氧化矽材料係形成於一多重操作(multiple-operation)製程。在沉積流動式膜層之後，進行固化並接著進行退火，以去除不需要的元素而形成氧化矽。當去除不需要的元素時，流動式膜層變得緻密並收縮。在一些實施例中，導入多重退火製程。流動式膜層進行一次以上的固化及退火。流動式膜層可摻雜硼及/或磷。在一些實施例中，隔離絕緣層1050可由一或多層的SOG、SiO、SiON、SiOCN及/或氟摻雜矽玻璃(FSG)形成。
在形成隔離絕緣層1050之後，進行一平坦化操作步驟，以去除部分的隔離絕緣層1050以及包括墊氧化層1106及氮化矽罩幕層1107的罩幕層1100。接著，進一步去除隔離絕緣 層1050，以露出鰭結構1020的上部(其變成通道層)，如第9圖所示。
在形成隔離絕緣層1050之後，可進行一熱製程(例如，一退火製程)以改善隔離絕緣層1050的品質。在一些實施例中，上述熱製程可採用快速熱退火(RTA)，並於惰性氣體(例如，N2、Ar或He)氛圍及900℃至1050℃的溫度範圍進行1.5秒至10秒。
一犧牲閘極介電層1105及一多晶矽層形成於隔離絕緣層1050及露出的鰭結構1020上方，接著進行圖案化操作步驟，以得到由多晶矽製成的一多晶矽閘極層1110。犧牲閘極介電層1105可為一或多層的氧化矽、氮化矽或氮氧化矽，其由CVD、PVD、ALD、電子束蒸鍍或其他適合製程形成。在一些實施例中，多晶矽層的厚度約在5nm至100nm的範圍。
側壁絕緣層1080也形成於多晶矽閘極層1110的兩垂直側邊上。
再者，一層間介電層1070形成於側壁絕緣層1080之間的空間內且位於隔離絕緣層1050上方。進行平坦化操作步驟(例如，回蝕刻及/或化學機械研磨(CMP)製程)，以得到第10A至10C圖的結構。第10A至10C圖分別為形成多晶矽閘極層1110及層間介電層1070之後的Fin FET裝置的剖面示意圖、上視示意圖及立體示意圖。第10A圖為沿第10B圖中Y1-Y1’線剖面示意圖，而第10C圖則對應於第10B圖中圈圍部C。
如第10B及10C圖所示，在一些實施例中，多晶矽閘極層1110形成線與空間(line-and-space)排置，以固定間距 沿一方向延伸。多晶矽閘極層1110可包括另一線與空間排置，沿上述方向的垂直方向延伸。
如第11圖所示，一罩幕圖案1120形成於第10C圖所示的結構上方。罩幕圖案1120可由具有狹縫1125的光阻層形成。在一些實施例中，狹縫1125的寬度約在5nm至100nm的範圍。
如第12圖所示，藉由使用罩幕圖案1120來蝕刻多晶矽閘極層1110。之後，省略層間介電層1070的一膜層1070A，以繪示出蝕刻的多晶矽閘極層1110，然而仍繪示出其他膜層1070B及1070C。在一些實施例中，多晶矽閘極層1110的蝕刻是藉由使用包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2及/或He的氣體且於3至20mTorr的壓力下進行電漿蝕刻。
藉由灰化製程及/或濕式清潔製程去除罩幕圖案1120(光阻圖案)。
第13圖係繪示出形成分隔多晶矽閘極層1110的開口1130之後的結構。在第13圖中，開口1130的上部外型為圓形，然而其外型也可為矩形、角落圓化的矩形、或橢圓形，取決於結構的尺寸大小、罩幕圖案1120的圖案化條件及/或多晶矽閘極層1110的蝕刻條件。
也需注意到開口1130的剖面為錐形(其具有較大的上部尺寸及較小的下部尺寸)、直立形或倒錐形(其具有較小的上部尺寸及較大的下部尺寸)。
可利用CVD製程將一絕緣材料形成於第13圖所示的結構上方，且將絕緣材料填入開口1130。CVD製程可包括 LPCVD製程、電漿CVD製程及/或流動式CVD製程。在一些實施例中，流動式CVD製程可使用包括SiH4、NH3、N2、O2、N2O、Cl2及/或NO2的氣體，且在200℃至1000℃的溫度範圍進行沉積。
在藉由平坦化操作步驟去除形成於多晶矽閘極層、側壁絕緣層及層間介電層上方不必要的絕緣材料部分之後，得到分隔插塞1060，如第14圖所示。平坦化操作步驟包括CMP及/或回蝕刻製程。
在形成分隔插塞1060之後，藉由乾蝕刻製程及/或濕蝕刻製程去除多晶矽閘極層1110。藉由去除多晶矽閘極層1110而露出分隔插塞1060，如第15圖所示。由於鰭結構1020的上部覆蓋了犧牲閘極介電層1105(閘極氧化層)，因此鰭結構1020不會在多晶矽閘極蝕刻製程中受到蝕刻。
如第16圖(其為第15圖中的圈圍部B的放大圖式)所示，蝕刻犧牲閘極介電層1105及部分的隔離絕緣層1050。藉由此蝕刻，凹口1022形成於隔離絕緣層1050內鄰近其結構1020處，且在一些實施例中，其位於側壁絕緣層1080下方。此蝕刻製程可包括等向性乾蝕刻。舉例來說，於1至100Torr的低壓下使用包括CH2F2、SF6、O2、HBr、He、Cl2、NF3、CF4及/或N2的製程氣體的變壓器耦合電漿(transformer coupled plasma,TCP)。
在一實施例中，位於隔離絕緣層1050上表面的凹口1055的深度約在1nm至200nm的範圍。凹口1055的深度的最小值可為1nm、3nm、10nm、80nm、120nm或150nm中的任 何值，且凹口1055的深度的最大值可為5nm、30nm、80nm、120nm、150nm或200nm中的任何值。
在本揭露的一實施例中，凹口1055於X方向的寬度實質上相同於由側壁絕緣層1080所形成的空間的寬度。在一些實施例中，凹口1055的下部寬度可小於上述空間的寬度。在一些實施例中，凹口1055的下部寬度為上述空間的寬度的1/2至2/3，且在另一實施例中為上述空間的寬度的2/3至3/4。凹口1055的壁面為平坦或曲面。
在本揭露的另一實施例中，凹口1055的寬度大於由側壁絕緣層1080所形成的空間的寬度。凹口1055的壁面為實質上平坦。由於凹口1055的寬度大於上述空間的寬度，因此凹口1055的一側面端(X方向上)會位於側壁絕緣層1080下方。在一些實施例中，凹口的寬度與空間的寬度的差距約在1nm至10nm的範圍，而在其他實施例中約在1nm至5nm的範圍，且等於或小於側壁絕緣層1080的厚度的兩倍。
在本揭露的另一實施例中，凹口1055的寬度的最大值大於由側壁絕緣層1080所形成的空間的寬度，且凹口1055具有曲面輪廓。最大寬度位於自隔離絕緣層1050的最上表面往下深度的0至1/3之間(隔離絕緣層1050與層間介電層1070及/或側壁絕緣層1080之間的界面的層位)，或位於凹口1055的深度的1/3至2/3之間或位於凹口1055的深度的2/3與其底部之間。
在進行第16圖的操作步驟之後，在分隔插塞之間的空間內形成一金屬閘極結構(其藉由去除多晶矽閘極層1110而形成)，且在一些實施例中，金屬閘極結構位於側壁絕緣層 1080下方，藉以得到第17圖及第5A至5E圖所示的結構。
可以理解的是第17圖所示的結構可進一步進行CMOS製程，以形成不同的特徵部件，例如接觸連接窗(contact)/介層連接窗(via)、內連接金屬層、介電層、鈍化護層等等。
可以理解的是並非所有優點都已於敘述於此，而對於所有實施例或範例而言，也不需具有特定的優點，且其他實施例或範例可提供不同的優點。
由於前述隔離絕緣層內的凹口結構以及填入凹口內的閘極電極材料，因此可放大覆蓋閘極電極的鰭結構的通道層的表面積。由於前述位於隔離絕緣層與層間介電層之間界面的層位下方的隔離絕緣層內的凹口結構以及填入凹口內的閘極電極材料，因此可放大覆蓋閘極電極的鰭結構的通道層的表面積。上述表面積可垂直及/或水平放大，因而可改善Fin FET的效能。
根據本揭露之一型態，一種半導體裝置包括一Fin FET裝置。Fin FET裝置包括一鰭結構，沿一第一方向延伸，且自一隔離絕緣層延伸。Fin FET裝置也包括一閘極堆疊，其包括一閘極電極層、一閘極介電層、設置在閘極電極層的兩垂直側邊的側壁絕緣層以及設置在側壁絕緣層的兩垂直側邊的層間介電層。閘極堆疊設置在隔離絕緣層上方，覆蓋一部分的鰭結構，且沿垂直第一方向的一第二方向延伸。一凹口形成於未被側壁絕緣層與層間介電層覆蓋的隔離絕緣層的一上表面內。至少部分的閘極電極層及閘極介電層填入凹口內。
根據本揭露之另一型態，一種半導體裝置包括一 Fin FET裝置。Fin FET裝置包括：一第一鰭結構、一第一閘極堆疊、一第二鰭結構、一第二閘極堆疊以及隔開第一閘極堆疊與第二閘極堆疊的一分隔插塞。第一鰭結構沿一第一方向延伸，且自一隔離絕緣層延伸。第一閘極堆疊包括：一第一閘極電極層、一第一閘極介電層、設置在第一閘極電極層的兩垂直側邊的第一側壁絕緣層以及設置在第一側壁絕緣層的兩垂直側邊的第一層間介電層。閘極堆疊設置在隔離絕緣層上方，覆蓋一部分的第一鰭結構，且沿垂直第一方向的一第二方向延伸。第二鰭結構沿第一方向延伸，且自隔離絕緣層延伸。第二閘極堆疊包括：一第二閘極電極層、一第二閘極介電層、設置在第二閘極電極層的兩垂直側邊的第二側壁絕緣層以及設置在第二側壁絕緣層的兩垂直側邊的第二層間介電層。第二閘極堆疊設置在隔離絕緣層上方，覆蓋一部分的第二鰭結構，且沿垂直第一方向的第二方向延伸。一第一凹口形成於未被第一及第二側壁絕緣層與第一及第二層間介電層覆蓋的隔離絕緣層的一上表面內。一第二凹口形成於未被第一及第二側壁絕緣層與第一及第二層間介電層覆蓋的隔離絕緣層的上表面內。至少部分的第一閘極電極層及第一閘極介電層填入第一凹口內，且至少部分的第二閘極電極層及第二閘極介電層填入第二凹口內。
根據本揭露之另一型態，一種半導體裝置包括一Fin FET裝置。Fin FET裝置包括一鰭結構，沿一第一方向延伸，且自一隔離絕緣層延伸。Fin FET裝置也包括一層間介電層設置於隔離絕緣層上方。Fin FET裝置包括一閘極堆疊，其包括 一閘極電極層及一閘極介電層。閘極堆疊設置於隔離絕緣層上方，覆蓋一部分的鰭結構，且沿實質上垂直第一方向的一第二方向延伸。Fin FET裝置更包括一側壁絕緣層，設置於形成於隔離絕緣層內的一空間的一內壁面上。閘極堆疊設置於上述空間內。上述空間的底部位於層間介電層的底部的下方。
根據另一實施例之半導體裝置及半導體裝置之形成方法。半導體裝置包括一鰭結構及圍繞鰭結構的一隔離絕緣層。一閘極結構橫越鰭結構且延伸至隔離絕緣層上方。另外，閘極結構包括一延伸部延伸入隔離絕緣層內，使結構的有效面積增加。因此，可藉由閘極結構的延伸部來調整半導體裝置的電特性，並可改善半導體裝置效能及均一性。
在一些實施例中，提供一種半導體裝置。半導體裝置包括一基底及形成於基底上方的一鰭結構。半導體裝置更包括圍繞鰭結構的一隔離絕緣層以及橫越鰭結構的一閘極結構。另外，閘極結構包括形成於鰭結構上方的一第一部以及形成於隔離絕緣層上方的一第二部，且閘極結構的第二部包括一延伸部延伸入隔離絕緣層內。
閘極結構的第二部的延伸部具有一厚度約在1nm至200nm的範圍。半導體裝置更包括一間隙壁，其形成於閘極結構的第二部的一側壁上。間隙壁並未延伸入隔離絕緣層內。在一些實施例中，間隙壁的一下表面並未與位於隔離絕緣層上方的閘極結構的第二部的一下表面切齊。間隙壁具有一第一高度，且閘極結構的第二部具有大於第一高度的一第二高度。一介電層形成在間隙壁下方，且與閘極結構直接接觸。閘極結構 的第一部具有一第一寬度，且閘極結構的第二部的延伸部分具有大於第一寬度的一第二寬度。第一寬度與第二寬度的差距約在0.5nm至20nm的範圍。閘極結構具有一下表面實質上切齊於或低於鰭結構的一下表面。
在一些實施例中，提供一種半導體裝置。半導體裝置包括一基底及形成於基底上方的一鰭結構。半導體裝置更包括圍繞鰭結構的一隔離絕緣層以及橫越鰭結構並延伸至隔離絕緣層上方的一閘極結構。半導體裝置更包括一間隙壁，其形成於閘極結構的一側壁上。另外，形成該隔離絕緣層上方的閘極結構的側壁上的間隙壁的一部份具有一第一高度，而形成於隔離絕緣層上方的閘極結構的一部份具有大於第一高度的一第二高度。
第一高度與該第二高度的差距約在1nm至200nm的範圍。一介電層形成在間隙壁下方，且與閘極結構直接接觸。閘極結構形成於隔離絕緣層上方的部分包括一延伸部延伸入隔離絕緣層內。閘極結構的延伸部分更延伸至間隙壁下方的一位置，使閘極結構的延伸部的一部份與間隙壁重疊。
在一些實施例中，提供一種半導體裝置之形成方法。半導體裝置之形成方法包括形成一鰭結構於一基底上方以及形成圍繞基底上方的鰭結構的一隔離絕緣層。半導體裝置之形成方法更包括形成橫越鰭結構的一虛置閘極結構。半導體裝置之形成方法更包括形成複數個間隙壁於虛置閘極結構的複數個側壁上。半導體裝置之形成方法更包括移除虛置閘極結構，以在間隙壁內形成一溝槽。半導體裝置之形成方法更包括 移除隔離絕緣層的一部份，以形成一延伸的溝槽，其延伸進入隔離絕緣層內以及形成一閘極結構於延伸的溝槽內，其中一部分的閘極結構延伸入隔離絕緣層內。
位於隔離絕緣層上方的間隙壁具有一第一高度，且位於隔離絕緣層上方的閘極結構具有大於第一高度的一第二高度。在一些實施例中，在形成虛置閘極結構及間隙壁之前形成一介電層，使虛置閘極結構形成在介電層的一第一部上方，且間隙壁形成在介電層的一第二部上方。再者，在移除虛置閘極結構後，移除介電層的第一部。介電層的該第二部與該閘極結構直接接觸。再者，在一些實施例中，在移除虛置閘極結構後，移除第二部的一部份。延伸的溝槽的一部份更延伸至間隙壁下方的一位置。形成閘極結構於溝槽內的步驟中，沉積一閘極介電層於溝槽的側壁及下表面上方，沉積一功函數金屬層於閘極介電層上方，且形成一金屬閘極電極層於功函數金屬層上方。
在另一實施例中，藉由上述操作步驟而形成的半導體裝置包括一Fin FET裝置。Fin FET裝置包括一鰭結構，沿一第一方向延伸，且自一隔離絕緣層延伸；一層間介電層，設置於隔離絕緣層上方；以及一閘極堆疊，其包括一閘極電極層及一閘極介電層。閘極堆疊設置在隔離絕緣層上方，且覆蓋一部分的鰭結構。閘極堆疊沿垂直第一方向的一第二方向延伸。Fin FET裝置更包括一側壁絕緣層，設置於形成於隔離絕緣層內的一空間的一內壁面上。閘極堆疊設置於上述空間內。上述空間的底部位於層間介電層的底部的下方。在沿著第一方向的 一剖面中，構成閘極堆疊的材料與位於側壁絕緣層下方的隔離絕緣層之間的一垂直界面具有一曲面輪廓。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的設計或變更基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體裝置
102‧‧‧基底
110‧‧‧鰭結構
114‧‧‧隔離絕緣層
116b、130b‧‧‧第二部
120‧‧‧間隙壁
122‧‧‧源極/汲極結構
124‧‧‧接觸蝕刻停止層
126‧‧‧層間介電層
130‧‧‧金屬閘極結構
130a‧‧‧第一部
130c‧‧‧延伸部
132‧‧‧閘極介電層
134‧‧‧功函數金屬層
136‧‧‧金屬閘極電極層
H1‧‧‧第一高度
H2‧‧‧第二高度
T1‧‧‧厚度

Claims (27)

  1. 一種半導體裝置，包括：一鰭式場效電晶體(Fin FET)裝置，包括：一鰭結構沿一第一方向延伸，且自一隔離絕緣層延伸；以及一閘極堆疊，其包括一閘極電極層、一閘極介電層、設置在該閘極電極層的兩垂直側邊的側壁絕緣層以及設置在該等側壁絕緣層的兩垂直側邊的層間介電層，該閘極堆疊設置在該隔離絕緣層上方及覆蓋一部分的該鰭結構，該閘極堆疊沿垂直該第一方向的一第二方向延伸，其中：一凹口形成於未被該等側壁絕緣層與該等層間介電層覆蓋的該隔離絕緣層的一上表面內，且至少部分的該閘極電極層及該閘極介電層填入該凹口內。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該凹口的複數個側面端分別穿透至該等側壁絕緣層下方，且該凹口在沿該第一方向的剖面具有一曲面輪廓。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該閘極電極層包括一金屬材料，且該金屬材料存在於該側壁絕緣層的下方，且其中該閘極介電層包括一高介電常數介電材料，且該高介電常數介電材料存在於該側壁絕緣層的下方。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該凹口從該隔離絕緣層與該等側壁絕緣層之間的一界面或該隔離絕緣層與該等層間介電層之間的一界面的層位起算的深度在1nm至200nm的範圍。
  5. 一種半導體裝置，包括：一鰭式場效電晶體(Fin FET)裝置，包括：一第一鰭結構沿一第一方向延伸，且自一隔離絕緣層延伸；一第一閘極堆疊，其包括一第一閘極電極層、一第一閘極介電層、設置在該第一閘極電極層的兩垂直側邊的第一側壁絕緣層以及設置在該等第一側壁絕緣層的兩垂直側邊的第一層間介電層，該第一閘極堆疊設置在該隔離絕緣層上方及覆蓋一部分的該第一鰭結構，該第一閘極堆疊沿垂直該第一方向的一第二方向延伸；一第二鰭結構沿該第一方向延伸，且自該隔離絕緣層延伸；一第二閘極堆疊，其包括一第二閘極電極層、一第二閘極介電層、設置在該第二閘極電極層的兩垂直側邊的第二側壁絕緣層以及設置在該等第二側壁絕緣層的兩垂直側邊的第二層間介電層，該第二閘極堆疊設置在該隔離絕緣層上方及覆蓋一部分的該第二鰭結構，該第二閘極堆疊沿垂直該第一方向的該第二方向延伸；一分隔插塞，隔開該第一閘極堆疊與該第二閘極堆疊，其中：一第一凹口形成於未被該等第一及該等第二側壁絕緣層與該等第一及該等第二層間介電層覆蓋的該隔離絕緣層的一上表面內；一第二凹口形成於未被該等第一及該等第二側壁絕緣層與該等第一及該等第二層間介電層覆蓋的該隔離絕緣層的該上表面內； 至少部分的該第一閘極電極層及該第一閘極介電層填入該第一凹口內；以及至少部分的該第二閘極電極層及該第二閘極介電層填入該第二凹口內。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一凹口的側面端分別穿透至該等第一側壁絕緣層下方。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第一凹口在沿該第一方向的剖面具有一曲面輪廓。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該第一凹口沿該第二方向上的一側面端穿透至該分隔插塞下方。
  9. 一種半導體裝置之形成方法，包括：形成一鰭結構於一基底上方，該鰭結構沿一第一方向延伸，且露出於一隔離絕緣層；形成一虛置電極結構於部分的該鰭結構上方，該虛置電極結構包括一虛置電極層、設置在該虛置閘極電極層的兩垂直側邊的側壁絕緣層以及設置在該等側壁絕緣層的兩垂直側邊的層間介電層，該虛置電極結構設置在該隔離絕緣層上方；去除該虛置電極層，以形成一空間；蝕刻位於該空間內的該隔離絕緣層的一表面，以形成一凹口；以及形成一閘極結構於該空間及該凹口內。
  10. 如申請專利範圍第9項所述之半導體裝置之形成方法，其中蝕刻該隔離絕緣層的該表面以形成該凹口的步驟中，該凹 口的側面端穿透至該等側壁絕緣層下方，且該凹口在沿該第一方向的剖面具有一曲面輪廓。
  11. 一種半導體裝置，包括：一基底；一鰭結構，形成於該基底上方；一隔離絕緣層，圍繞該鰭結構；以及一閘極結構，橫越該鰭結構，其中該閘極結構包括形成於該鰭結構上方的一第一部以及形成於該隔離絕緣層上方的一第二部，且該閘極結構的該第二部包括一延伸部延伸入該隔離絕緣層內。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該閘極結構的該第二部的該延伸部具有一厚度在1nm至200nm的範圍。
  13. 如申請專利範圍第11項所述之半導體裝置，更包括：一間隙壁，形成於該閘極結構的該第二部的一側壁上，其中該間隙壁並未延伸入該隔離絕緣層內。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該間隙壁的一下表面並未與位於該隔離絕緣層上方的該閘極結構的該第二部的一下表面切齊。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該間隙壁具有一第一高度，且該閘極結構的該第二部具有大於該第一高度的一第二高度。
  16. 如申請專利範圍第13項所述之半導體裝置，其中一介電層形成在該間隙壁下方，且與該閘極結構直接接觸。
  17. 如申請專利範圍第11項所述之半導體裝置，其中該閘極結構的該第一部具有一第一寬度，且該閘極結構的該第二部的該延伸部具有大於該第一寬度的一第二寬度，且其中該第一寬度與該第二寬度的差距在0.5nm至20nm的範圍。
  18. 如申請專利範圍第11項所述之半導體裝置，其中該閘極結構具有一下表面實質上切齊於或低於該鰭結構的一下表面。
  19. 一種半導體裝置，包括：一基底；一鰭結構，形成於該基底上方；一隔離絕緣層，圍繞該鰭結構；一閘極結構，橫越該鰭結構並延伸至該隔離絕緣層上方；以及一間隙壁，形成於該閘極結構的一側壁上，其中形成於該隔離絕緣層上方的該閘極結構的該側壁上的該間隙壁的一部份具有一第一高度，而形成於該隔離絕緣層上方的該閘極結構的一部份具有大於該第一高度的一第二高度。
  20. 如申請專利範圍第19項所述之半導體裝置，其中該第一高度與該第二高度的差距在1nm至200nm的範圍。
  21. 如申請專利範圍第19項所述之半導體裝置，其中一介電層形成在該間隙壁下方，且與該閘極結構直接接觸。
  22. 如申請專利範圍第19項所述之半導體裝置，其中該閘極結構形成於該隔離絕緣層上方的該部分包括一延伸部延伸入該隔離絕緣層至該間隙壁下方的一位置，使該閘極結構的 該延伸部的一部份與該間隙壁重疊。
  23. 一種半導體裝置之形成方法，包括：形成一鰭結構於一基底上方；形成一隔離絕緣層，其圍繞該基底上方的該鰭結構；形成一虛置閘極結構，其位於該隔離絕緣層上方且橫越該鰭結構；形成複數個間隙壁於該虛置閘極結構的複數個側壁上及該隔離絕緣層上方；移除該虛置閘極結構，以在該等間隙壁內形成一溝槽；移除該隔離絕緣層的一部份，以形成一延伸的溝槽，其延伸進入該隔離絕緣層內；以及形成一閘極結構於該延伸的溝槽內。
  24. 如申請專利範圍第23項所述之半導體裝置之形成方法，其中位於該隔離絕緣層上方的該等間隙壁具有一第一高度，且位於該隔離絕緣層上方的該閘極結構具有大於該第一高度的一第二高度。
  25. 如申請專利範圍第23項所述之半導體裝置之形成方法，更包括：在形成該虛置閘極結構及該等間隙壁之前形成一介電層，使該虛置閘極結構形成在該介電層的一第一部上方，且該等間隙壁形成在該介電層的一第二部上方；以及在移除該虛置閘極結構後，移除該介電層的該第一部，其中該介電層的該第二部與該閘極結構直接接觸。
  26. 如申請專利範圍第23項所述之半導體裝置之形成方法，其 中該延伸的溝槽的一部份更延伸至該間隙壁下方的一位置。
  27. 如申請專利範圍第23項所述之半導體裝置之形成方法，其中形成該閘極結構於該延伸的溝槽內的步驟更包括：沉積一閘極介電層於該延伸的溝槽的側壁及下表面上方；沉積一功函數金屬層於該閘極介電層上方；以及形成一金屬閘極電極層於該功函數金屬層上方。
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