CN109755134A - 自对准的门极隔离 - Google Patents

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谢瑞龙
M·K·帕蒂拉内
朴灿柔
古拉密·波奇
尼格尔·凯夫
马翰德·库玛
成敏圭
刘黄
臧辉
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Abstract

本发明涉及自对准的门极隔离，揭示鳍式场效晶体管(FinFET)及其制法包括自对准的门极隔离层。一种形成FinFET的方法包括：形成牺牲间隔体于鳍片侧壁上面，以及在牺牲间隔体之间的数个自对准位置处形成隔离层于毗邻鳍片之间。形成例如牺牲门极层的附加层于该隔离层上面，以及光刻及蚀刻技术用来切断或分段该附加层以在该隔离层上面界定一门极切断开口。用电介质材料回填该门极切断开口，以及回填的电介质与该隔离层合作以使相邻牺牲门极从而随后形成与各个装置关联的功能门极分离。

Description

自对准的门极隔离
技术领域
本申请案大体涉及半导体装置，且更特别的是，涉及鳍式场效晶体管的制造方法。
背景技术
例如鳍式场效晶体管(FinFET)的全空乏装置为致能缩小下一代门极(gate)长度至14纳米及以下的候选者。鳍式场效晶体管(FinFET)为使晶体管通道在半导体衬底表面上隆起而不是使通道位在或略低于该表面的三维架构。用隆起的信道，门极可缠绕通道的侧面，这提供装置的改良静电控制。
FinFET的制造通常利用自对准工艺以使用选择性蚀刻技术在衬底表面上产生极薄的鳍片，例如，20纳米宽或更小。然后，沉积接触各鳍片的多个表面的门极结构以形成多门极架构。
使用门极最先(gate-first)或门极最后(gate-last)制造工艺可形成该门极结构。为了避免功能门极材料暴露于与此类工艺相关的热预算，例如取代金属门极(RMG)工艺的门极最后工艺使用在装置激活之后通常被功能门极取代的牺牲或虚拟门极，亦即，在鳍片的源极/漏极区的外延成长及/或掺杂物植入及相关驱入退火(drive-in anneal)之后。
在移除牺牲门极及形成功能门极之前，为了隔离毗邻装置，门极切断模块可用来切断牺牲门极层且在架构的选定区域内形成开口。与此一工艺联合，从开口移除的牺牲门极层材料换成另一蚀刻选择性电介质材料。不过，在先进节点，尽管近来的发展，在多个密集排列的鳍片中界定具有所欲关键尺寸(s)及对准精确度的门极切断开口仍然是个挑战。
发明内容
因此，提供一种用于高度准确及精确地界定在关键尺寸的牺牲门极结构的方法是有益的，特别是门极结构，其致能形成在先进节点的功能取代金属门极而不改变设计规则或以其他方式牺牲实体区域(real estate)。
揭示一种门极切断方案，与取代金属门极(RMG)加工流程结合，可用于制造鳍式场效晶体管(FinFET)，在此隔离层在毗邻鳍片之间自对准以形成门极切断区。通过形成自对准隔离层，可与传统光刻关联的限制无关地形成有所欲关键尺寸及对准的门极切断区。
根据本申请的具体实施例，一种形成半导体结构的方法包括：形成多个半导体鳍片于一半导体衬底上面，形成一间隔体层于该多个半导体鳍片的侧壁上面，在毗邻间隔体层之间的自对准位置处形成一隔离层，形成一第二层于该隔离层上面且于该半导体鳍片上面，在该第二层中蚀刻一开口以暴露该隔离层的一顶面，以及在该开口内形成一电介质层。
一种示范半导体结构包括：配置在一半导体衬底上面的多个半导体鳍片，设置于该衬底上面且于毗邻鳍片之间的一隔离层，以及设置于该隔离层上面的一电介质层，其中该隔离层在该衬底的一第一区内的一顶面低于邻近该隔离层的半导体鳍片的一顶面，以及该隔离层在该衬底的一第二区内的一顶面高于邻近该隔离层的半导体鳍片的一顶面。
附图说明
阅读时结合下列附图可充分明白以下本申请的特定具体实施例的详细说明，其中类似的结构用相同的附图标记表示，以及其中：
图1为FinFET装置的示意俯视平面图，其图示共享门极在直线A上的位置以及切断门极(cut gate)在直线B上的位置；
图1A根据各种不同具体实施例图示沿着图1共享门极的尺寸的横截面图，它是在鳍片显露蚀刻(fin revealing etch)以及形成间隔体层于鳍片侧壁上面且于设置在鳍片上面的鳍片硬掩模的侧壁上面后的中间制造阶段；
图1B为沿着图1切断门极的尺寸绘出的横截面图，它是在鳍片显露蚀刻以及形成间隔体层于鳍片侧壁上面且于设置在鳍片上面的鳍片硬掩模的侧壁上面后的中间制造阶段；
图2A根据各种不同具体实施例沿着共享门极之尺寸图示图1A的结构，它是在自对准沉积隔离层于毗邻间隔体层之间且凹陷蚀刻(recess etch)隔离层之后；
图2B沿着切断门极的尺寸图示图1B的结构，它是在自对准沉积隔离层于毗邻间隔体层之间且形成防止隔离层的凹陷蚀刻的牺牲填充层之后；
图3A描绘根据各种不同具体实施例形成一层非晶硅于未凹陷隔离层上面以及形成门极硬掩模于该层非晶硅上面；
图3B描绘沿着门极切断尺寸形成一层非晶硅于隔离层上面，接着是形成门极硬掩模于该层非晶硅上面，并且蚀刻门极硬掩模及该层非晶硅以形成用隔离层对准的一层蚀刻选择性电介质材料回填的门极切断开口；
图4A根据其他具体实施例图示选择性移除非晶硅层以及沿着共享门极尺寸蚀刻隔离层；
图4B图示移除非晶硅层以及保留回填的蚀刻选择性电介质材料与在沿着门极切断尺寸毗邻的鳍片之间的隔离层；
图5A根据另一具体实施例图示沿着共享门极尺寸绘出的横截面图，它是在形成包括高k层与在鳍片上面的功函数金属层的取代金属门极(RMG)架构的一部分以及牺牲填充层于RMG架构上面之后；
图5B根据另一具体实施例图示沿着切断门极尺寸绘出的横截面图，它是在形成取代金属门极(RMG)架构于鳍片上面的一部分以及牺牲填充层于RMG架构上面且蚀刻牺牲填充层以在隔离层上面形成用一层蚀刻选择性电介质材料回填的门极切断开口之后；
图6A根据又一具体实施例图示沿着共享门极尺寸绘出的横截面图，它是在形成取代金属门极(RMG)于多个鳍片上面之后；
图6B图示沿着门极切断尺寸绘出的横截面图，它是在形成取代金属门极(RMG)于多个鳍片上面以及蚀刻取代金属门极以在隔离层上面形成用一层蚀刻选择性电介质材料回填的门极切断开口之后；
图7图示在形成自对准覆盖层于取代金属门极上面之后的图6B结构；
图8A根据另一具体实施例图标FinFET结构沿着共享门极尺寸绘出的横截面图，它是在鳍片显露蚀刻且移除鳍片硬掩模以及形成共形氧化物层于鳍片的暴露部分上面之后；
图8B图标FinFET结构沿着门极切断尺寸绘出的横截面图，它是在鳍片显露蚀刻且移除鳍片硬掩模以及形成共形氧化物层于鳍片的暴露部分上面之后；
图9A图示形成非晶硅共形层于图8A的结构上面，沉积及研磨在该层非晶硅上面的电介质填充层，以及随后氧化该层非晶硅的暴露部分以原位形成二氧化硅硬掩模；
图9B图示形成非晶硅共形层于图8B的结构上面，沉积及研磨在该层非晶硅上面的电介质填充层，以及随后氧化该层非晶硅的暴露部分以原位形成二氧化硅硬掩模；
图10A图示选择性移除图9A结构的电介质填充层以形成凹部，各向异性回蚀在凹部内的非晶硅层，以及沉积及平坦化隔离层到在毗邻鳍片之间的自对准位置中；
图10B图示选择性移除图9B结构的电介质填充层以形成凹部，各向异性回蚀在凹部内的非晶硅层，以及沉积及平坦化隔离层到在毗邻鳍片之间的自对准位置中；
图11A描绘沿着共享门极尺寸形成一层非晶硅于隔离层上面以及形成门极硬掩模于该层非晶硅上面；
图11B描绘沿着门极切断尺寸形成一层非晶硅于隔离层上面以及形成门极硬掩模于该层非晶硅上面；
图12A的横截面图根据另一具体实施例图示沿着共享门极尺寸鳍片显露后沉积(post-fin reveal deposition)非晶硅共形层于鳍片上面；
图12B的横截面图根据另一具体实施例图示沿着门极切断尺寸鳍片显露后沉积非晶硅共形层于鳍片上面；
图12C为与鳍片长度平行地绘出的横截面图，其图示鳍片显露后沉积牺牲门极于鳍片上面；
图13A图标图12A的结构，它是在回蚀牺牲门极，沉积及平坦化在毗邻鳍片之间的自对准隔离层，以及沉积电介质堆栈于隔离层上面之后；
图13B图标图12B的结构，它是在回蚀牺牲门极，沉积及平坦化在毗邻鳍片之间的自对准隔离层，以及沉积电介质堆栈于隔离层上面之后；
图13C为与鳍片长度平行地绘出的横截面图，它是在沉积、图案化及蚀刻电介质堆栈以形成牺牲门极之后；
图14A为沿着共享门极尺寸绘出的横截面结构，它是在移除电介质堆栈的一部分之后；
图14B为沿着门极切断尺寸绘出的横截面结构，它是在移除电介质堆栈的一部分之后；
图14C图示图13C横截面结构，它是在形成侧壁间隔体及外延层于鳍片的源极/漏极区上面以及凹陷蚀刻电介质堆栈之后；
图15A为沿着共享门极尺寸绘出的横截面结构，它是在移除电介质堆栈的一部分之后；
图15B为沿着门极切断尺寸绘出的横截面结构，它是在移除电介质堆栈的一部分且随后从电介质堆栈的其余部分蚀刻电介质层以形成与隔离层对准且用一层蚀刻选择性电介质材料回填的门极切断开口之后；
图15C图标图14C的结构，它是在形成及平坦化在各外延层上面的凹部内的电介质填充层之后；
图16A图标电介质堆栈的移除以及隔离层沿着共享门极尺寸的凹陷蚀刻；
图16B图标电介质堆栈的移除，以及隔离层的暴露部分沿着门极切断尺寸的凹陷蚀刻；
图16C图标电介质堆栈的移除，以及隔离层的暴露部分的凹陷蚀刻；
图17A图示在鳍片上面的牺牲门极及共形氧化物层的移除，RMG架构的形成，以及覆盖层在RMG架构上面的形成；
图17B图示在鳍片上面的牺牲门极及共形氧化物层的移除，RMG架构的形成，以及自对准覆盖层在RMG架构上面的形成；
图17C图示在鳍片上面的共形氧化物层的移除，RMG架构的形成，以及自对准覆盖层的形成及平坦化；
图18A根据各种不同具体实施例图标沿着示范FinFET结构的共享门极尺寸形成共享顶部源极/漏极接触于源极/漏极区上面；以及
图18B根据各种不同具体实施例图标沿着示范FinFET结构的门极切断尺寸形成电气隔离源极/漏极接触于毗邻源极/漏极区上面。
主要附图标记说明
100 半导体衬底、衬底
120 鳍片
122 子鳍区
124 主动装置区
140 共形氧化物层
200 浅沟槽隔离层、凹陷氧化物隔离层、STI、STI层
320 硬掩模、上覆硬掩模
340 上覆电介质层、电介质层
360 牺牲侧壁间隔体、毗邻侧壁间隔体、侧壁
间隔体
365a、365b 开口
370 隔离层、自对准隔离层、层
380 牺牲填充层
410 非晶硅层、非晶硅
415 门极切断开口、开口
420 门极硬掩模
470 电介质层、层、电介质材料、氮化物电介质层
500 取代金属门极架构、RMG架构
501 共享门极
502 切断门极
510 高k层、RMG层
520 功函数金属层、RMG层
530 导电填充层
540 共享源极/漏极接触、源极/漏极接触
570 自对准覆盖(SAC)层
610 非晶硅共形层、非晶硅层、非晶硅、牺牲门极层、共
形非晶硅层、非晶硅侧壁间隔体层
620 电介质填充层
622 凹部
630 二氧化硅层、硬掩模
700 电介质堆栈
710 第一氧化物层
720 氮化物层
730 第二氧化物层
770 ILD层
810 侧壁间隔体
820 源极/漏极区、外延层、外延源极/漏极区
840 层间电介质、ILD层
850 氮化物层
h1、h2 厚度
A、B 直线。
具体实施方式
此时参考本申请的申请目标的各种具体实施例的更详细细节，附图图示本发明的一些具体实施例。这些附图用相同的附图标记表示相同或类似的部件。
揭示的是FinFET装置结构与制造FinFET装置的方法，且更特别的是，分离毗邻装置的方法包括：形成牺牲间隔体于鳍片的侧壁上面，以及在牺牲间隔体之间的数个自对准位置处形成隔离层于毗邻鳍片之间。
例如牺牲门极层的附加层形成于隔离层上面，以及光刻及蚀刻技术用来切断或分段该附加层以界定在隔离层上面的门极切断开口。根据各种不同具体实施例，用电介质材料回填该门极切断开口，致使回填的电介质与隔离层合作(cooperate)以使相邻牺牲门极从而随后形成与各个装置关联的功能门极隔离。独立的晶体管可用局部互连法及/或直线金属化层的后端连接以形成集成电路，例如SRAM装置。
在不同的具体实施例中，自对准隔离层的侧壁与毗邻鳍片之间的距离(d)可小于20纳米，例如12、14、16或18纳米，包括在上述数值中的任一者之间的范围。减少距离(d)有益地影响可实现的装置密度。不过，减少毗邻结构之间的距离(d)可能引进设计及加工挑战。应了解，此类挑战可包括功能门极堆栈的沉积，其包括门极电介质层、门极导体层(例如，功函数金属层)及在可用几何内的导电填充材料，例如，隔离层侧壁与相邻鳍片之间的空间。使用现在所揭示的方法，可形成隔离层侧壁与毗邻鳍片之间有受控一致的距离(d)的结构而不改变结构的设计规则。
请参考图1，FinFET装置的简化示意俯视平面图图示共享门极501在直线A上的位置以及分段或切断门极502在直线B上的位置，其具有位在毗邻鳍片120之间的门极切断区。亦即，单一共享门极501可横过多个鳍片，同时切断门极502包括可用来形成独立单独受控的装置的独立门极。在此参考图1A至图18B描述用于形成图1的装置结构的示范工艺。
图1A为沿着图1共享门极的尺寸(直线A)绘出的横截面图，它是在鳍片显露后形成多个鳍片120于半导体衬底100上面之后的中间制造阶段。图1B图示沿着图1门极切断的尺寸(直线B)绘出的对应横截面图。
半导体衬底100可包括半导体材料，例如硅，例如单晶硅或多晶硅，或含硅材料。含硅材料包括但不限于：单晶硅锗(SiGe)、多晶硅锗、掺碳硅(Si：C)、非晶硅、以及由彼等组成的组合及多层。如本文所使用的，用语“单晶”表示晶形固体，其中整个固体的晶格实质连续且固体的边缘实质不间断且实质无晶界。
不过，衬底100不限于含硅材料，因为衬底100可包括其他半导体材料，包括锗及化合物半导体，包括III-V族化合物半导体，例如GaAs、InAs、GaN、GaP、InSb、ZnSe及ZnS，以及II-VI族化合物半导体，例如CdSe、CdS、CdTe、ZnSe、ZnS及ZnTe。
衬底100可为块状衬底或合成衬底，例如绝缘体上半导体(SOI)衬底，从下到上其包括握柄部、隔离层(例如，埋藏氧化物层)及半导体材料层。
衬底100可具有本领域常用的尺寸且可包括例如半导体晶圆。示范晶圆直径包括但不限于：50、100、150、200、300及450毫米。总衬底厚度可在250微米至1500微米之间，然而在特定具体实施例中，衬底厚度在725至775微米的范围内，其对应至常用于硅CMOS加工的厚度尺寸。例如，半导体衬底100可包括(100)定向硅晶圆或(111)定向硅晶圆。
本领域技术人员应了解，半导体鳍片120系平行地配置且通过浅沟槽隔离层200在子鳍区(sub-fin region)122内互相横向隔离。鳍片120在浅沟槽隔离(STI)层200上方延伸且形成主动装置区124。
在不同的具体实施例中，鳍片120包括例如硅的半导体材料，且可通过图案化然后蚀刻半导体衬底100(例如，半导体衬底的顶部)形成。在数个具体实施例中，鳍片120从半导体衬底100蚀刻而成且因而与其相接。例如，鳍片120可使用本领域技术人员所熟知的侧壁影像转印(SIT)工艺形成。
在某些具体实施例中，鳍片120可具有5纳米至20纳米的宽度，40纳米至150纳米的高度，以及20纳米至100纳米的间距，然而也可想到其他的尺寸。鳍片120可在衬底上以规则的鳍间间隔或间距排成数组。如本文所使用的，用语“间距”指鳍片宽度与相邻鳍片之间隔的和。在示范具体实施例中，鳍片间距可在20至100纳米的范围内，例如20、30、40、50、60、70、80、90或100纳米，包括在上述数值中的任一者之间的范围，然而可使用更小及更大的间距值。在某些具体实施例中，可以不变或可变间距配置多个鳍片。例如，可以第一间距配置对应至第一装置的第一鳍片，同时可以第二间距配置对应至第二装置的第二鳍片。
如图示具体实施例所示，鳍片120的一部分可涂上薄共形氧化物层140，它可为牺牲氧化物层或并入有厚门极电介质层的装置。共形氧化物层140可包括二氧化硅，例如，且可形成于在主动装置区124内的鳍片上面以及于鳍片硬掩模上面。共形氧化物层140可具有2至3纳米的厚度。在制造FinFET装置期间，可从鳍片的源极及漏极区及/或鳍片的通道区剥掉共形氧化物140。例如，被显露的鳍片高度，亦即，在主动装置区124内，可为30至60纳米，例如30、40、50或60纳米，包括在上述数值中的任一者之间的范围。
浅沟槽隔离(STI)层200可用来按照被实作的电路(s)的需要提供鳍片120之间与毗邻装置之间的电气隔离。FinFET装置的STI工艺涉及通过各向异性蚀刻工艺在半导体衬底100中建立隔离沟槽。在各毗邻鳍片之间的隔离沟槽可具有相对高的深宽比(例如，隔离沟槽的深度/宽度比)。例如二氧化硅的电介质填充材料沉积于隔离沟槽中，例如，使用增强式高深宽比工艺(eHARP)以填充隔离沟槽。然后，沉积的电介质材料可用化学机械研磨(CMP)工艺研磨移除多余电介质材料以及凹陷蚀刻以建立有均匀厚度的平面STI结构。
用于本文的“平坦化(planarization)”及“平坦化(planarize)”是指至少运用例如磨擦媒介物的机械力以产生实质二维表面的材料移除工艺。平坦化工艺可包括化学机械研磨(CMP)或磨光。化学机械研磨(CMP)为使用化学反应及机械力两者以移除材料及平坦化表面的材料移除工艺。
在某些具体实施例中，回蚀经平坦化的STI氧化物以在鳍片120之间形成厚度均匀的凹陷氧化物隔离层200，在此可暴露鳍片120的上侧壁供进一步加工。
请再参考图1A及图1B，包括硬掩模320及上覆电介质层340的鳍片帽盖(fin cap)设置在鳍片上面。硬掩模320可包括SiCO、SiCN、SiOCN或氮化硅，例如，以及上覆电介质层340可包括二氧化硅。如本文所使用的，化合物二氧化硅及氮化硅有各自以SiO2及Si3N4的名义表示的组合物。用语氮化硅及二氧化硅不仅是指这些化学计量组合物，也指偏离该等化学计量组合物的氮化物及氧化物组合物。
使用共形沉积工艺，接着是各向异性蚀刻，形成牺牲侧壁间隔体360于鳍片120的侧壁上面且于鳍片帽盖上面，亦即，直接于共形氧化物层140及电介质层340上面。非晶元素硅(a-Si)的沉积可使用原子层沉积(ALD)或化学气相沉积，例如温度在450℃至700℃之间的低压化学气相沉积(LPCVD)。硅烷(SiH4)可用作CVD硅沉积的前驱物。毗邻侧壁间隔体360界定在相邻鳍片之间的开口365a、365b。
请参考图2A及图2B，隔离层370沉积于在开口365a、365b里的数个自对准位置内。隔离层370沿着鳍片的长度延伸。隔离层370可包括电介质材料，例如SiCO、SiCN、SiOCN及其类似者。根据各种不同具体实施例，隔离层370、每个侧壁间隔体360及硬掩模320由可互相选择性地蚀刻的材料形成。隔离层370可使用共形沉积工艺形成，以及在某些具体实施例中，在毗邻侧壁间隔体360之间可夹止(pinch off)。沉积隔离层后，可接着是有效暴露电介质层340的顶面的回蚀工艺。
如本文所使用的，关于材料移除或蚀刻工艺的用语“选择性的”或“选择性地”意指应用材料移除工艺的结构中的第一材料的材料移除速率大于至少另一材料的移除率。例如，在某些具体实施例中，选择性蚀刻可包括选择性地对第二材料以2：1或更大的比率移除第一材料的蚀刻化学物，例如，5：1、10：1或20：1。
自对准隔离层370的高度可致使隔离层370的顶面初始高于毗邻鳍片120的顶面但是低于相邻鳍片帽盖的顶面，例如，低于硬掩模320的顶面。在某些具体实施例中，隔离层370的高度不及在主动装置区124内的鳍片的两倍高度，亦即，小于或等于鳍片120在STI200上方延伸的部分的两倍高度。例如，初生(as-formed)的自对准隔离层370的顶面可高于相邻鳍片的顶面10至50纳米，例如，高于相邻鳍片的顶面25纳米。
在图示具体实施例中，牺牲填充层380可形成于在门极切断尺寸(图2B)内的隔离层370上面，这防止蚀刻在门极切断尺寸内的隔离层370，同时至少部分移除在共享门极尺寸(图2A)内的隔离层370。尽管图2A图示凹陷蚀刻隔离层370例如到小于毗邻鳍片120的高度的高度，然而应了解，蚀刻可完全移除在共享门极尺寸内的隔离层370。示范牺牲填充层380例如可包括光学平坦化层(OPL)或一非晶碳层。
从包括碳化氢源与稀释气体的气体混合物以200℃至700℃的沉积温度，可形成包括非晶碳的牺牲填充层380。视需要，以大于200℃的固化温度可固化刚沉积的(as-deposited)非晶碳(a-C)层，例如通过暴露于紫外线辐射。
可包括在用来形成非晶碳层的碳化氢源中的示范碳化氢化合物可用公式CxHy描述，在此1≤x≤10且2≤y≤30。此类碳化氢化合物可包括但不限于烷烃，例如甲烷、乙烷、丙烷、丁烷及其异构体异丁烷，戊烷及其异构体异戊烷，以及新戊烷、己烷及其异构体：2-甲基戊烷、3-甲基戊烷、2,3-二甲基丁烷、2,2-二甲基丁烷等等；烯烃，例如乙烯、丙烯、丁烯及其异构体，戊烯及其异构体等等；二烯，例如丁二烯、异戊二烯、戊二烯、己二烯等等，以及卤化烯烃包括：单氟乙烯、二氟乙烯、三氟乙烯、四氟乙烯、单氯乙烯、二氯乙烯、三氯乙烯、四氯乙烯等等；以及炔烃，例如乙炔、丙炔、丁炔、乙烯基乙炔及其衍生物。其他碳化氢化合物包括芳香族分子，例如苯、苯乙烯、甲苯、二甲苯、乙苯、苯乙酮、苯甲酸甲酯、乙酸苯酯、苯酚、甲酚、呋喃等等，以及卤化芳族化合物，包括单氟苯、二氟苯、四氟苯、六氟苯等等。
合适稀释气体可包括但不限于：氢(H2)、氦(He)、氩(Ar)、氨(NH3)、一氧化碳(CO)、二氧化碳(CO2)及它们的混合物。
继续参考图3A及图3B，其图示在说明图2A及图2B时所述的结构的替代具体实施例。在图示于图3A及图3B的具体实施例中，在工艺的后期阶段进行隔离层370沿着共享门极尺寸(图3A)的凹陷蚀刻，致使在凹陷蚀刻隔离层370之前，移除上覆硬掩模320的顶面及侧壁表面的硬掩模320及电介质层340，形成一层非晶硅410于隔离层370上面，形成门极硬掩模420于该层非晶硅上面，以及图案化非晶硅410与门极硬掩模420以形成牺牲门极。门极硬掩模420可包括例如氮化硅。
请参考图3B，门极切断开口415形成于门极硬掩模420内且延伸穿过非晶硅层410以暴露沿着门极切断尺寸的隔离层370顶面。门极切断开口415可在形成门极、间隔体、源极/漏极外延及形成ILD之后形成。
可使用本领域技术人员所熟知的图案化及蚀刻工艺形成门极切断开口415。该图案化工艺可包括光刻，例如，其包括形成一层光阻材料(未图示)于将会被图案化的一或更多层上面。该光阻材料可包括正型(positive-tone)光阻组成物，负型(negative-tone)光阻组成物，或混合型(hybrid-tone)光阻组成物。可用例如旋转涂布(spin-on coating)的沉积工艺形成一层光阻材料。
然后，沉积光阻经受一辐射图案，且用传统阻剂显影剂显影露出的光阻材料。此后，用至少一图案转印蚀刻工艺，将由带图案光阻材料所提供的图案转印到门极硬掩模420和非晶硅层410中。
根据各种不同具体实施例，除了一层光阻外，形成门极切断开口415的图案化及蚀刻可包括形成微影堆栈(未图标)于非晶硅层410上面。微影堆栈可包括光学平坦化层、蚀刻停止层、非晶碳层、黏附层、氧化物层及氮化物层中之一或更多。如本领域技术人员所熟知，可将该等层组配成可提供合适掩模层以图案化及蚀刻底下的层(s)。
该图案转印蚀刻工艺通常为各向异性蚀刻。在某些具体实施例中，可使用干蚀刻工艺，例如反应性离子蚀刻(RIE)。在其他具体实施例中，可使用湿化学蚀刻剂。又在其他具体实施例中，可使用干蚀刻与湿蚀刻的组合。
门极切断开口415可具有分别在15至40纳米之间的面积尺寸(长度及宽度)，然而可使用更小或更大的尺寸。根据各种不同具体实施例，初生的门极切断开口415的面积尺寸在用于形成此类结构的微影工艺窗口内，且致能界定有实质垂直侧壁的门极切断开口415。如本文所使用的，“实质垂直”侧壁与衬底主面的法线方向相差不到5°，例如0、1、2、3、4或5°，包括在上述数值中的任一者之间的范围。在某些具体实施例中，门极切断开口415的宽度(w)小于20纳米，例如5、10或15纳米。
然后，用电介质层470回填门极切断开口415。电介质层470可包括氮化硅。CMP步骤可用来平坦化该结构。根据各种不同具体实施例，电介质层470由对于非晶硅与门极硬掩模两者有蚀刻选择性的材料形成，请参考图4A及图4B，这允许在后续加工期间移除非晶硅层410。在某些具体实施例中，隔离层370与电介质层470包括不同的材料。在某些具体实施例中，隔离层370与电介质层470包括相同的材料。
特别参考图4A，图标结构为图2A结构的替代物，由此在用来移除非晶硅层410的蚀刻工艺期间或之后可凹陷(或移除)在共享门极尺寸内的隔离层370(然而，在说明图2A时所述的工艺中，在形成非晶硅层410之前用独立的掩模步骤移除在共享门极尺寸内的隔离层370)。由图4A及图4B可见，电介质层470可沿着门极切断尺寸(图4B)屏蔽隔离层370，致使不实质蚀刻沿着门极切断尺寸的隔离层370。在图示于图4B的具体实施例中，隔离层370与电介质层470形成合成结构且合作以使随后形成位于层370、470的任一侧的功能门极电气分离。
请参考图5A及图5B，根据另一具体实施例，在工艺的更后期阶段可进行门极切断模块。在图示具体实施例中，包括高k层510及功函数金属层520的取代金属门极(RMG)架构的一部分可形成于鳍片120上面且于隔离层370上面。在沉积高k层510及功函数金属层520之前，可移除在鳍片上面的共形氧化物层140。然后，形成例如有机平坦化层或一非晶碳层的牺牲填充层380于RMG层上面，且在门极切断尺寸(图5B)中，图案化及蚀刻穿过牺牲填充层380且穿过RMG层510、520的门极切断开口415以暴露隔离层370的顶面。用直接沉积隔离层370上面的一层蚀刻选择性电介质材料470回填门极切断开口415。在图示具体实施例中，在共享门极尺寸(图5A)内，隔离层370的顶面低于邻近隔离层的半导体鳍片的顶面，同时在门极切断尺寸(图5B)内，隔离层370的顶面高于邻近隔离层的半导体鳍片的顶面。在某些具体实施例中，电介质层470的宽度可大于隔离层370的宽度。
根据另一具体实施例，参考图6A及图6B，在形成包括高k层510、功函数金属层520及导电填充层530的完全取代金属门极后，可蚀刻门极切断开口415以及用蚀刻选择性电介质层回填。
图示于图7的是在形成及平坦化在取代金属门极上面的自对准覆盖(SAC)层570后的图6B结构。在图示具体实施例中，在研磨SAC层570后，上覆隔离层370的SAC层570的厚度(h1)可大于直接上覆导电填充层530的SAC层570的厚度(h2)。
应了解，根据描述于本文的各种具体实施例，形成门极切断开口415的蚀刻只需延伸穿过牺牲填充层380(或导电填充层530)到隔离层370的顶面，其高于毗邻鳍片120的顶面。相较于蚀刻形成延伸穿过牺牲填充层380(或导电填充层530)到STI 200的门极切断开口415的替代工艺，相对浅的蚀刻深度导致一种方法及所产生的结构，在此开口415的关键尺寸与后续填充步骤各有宽广的工艺窗口且便于控制。例如，甚至在形成门极切断开口415的不对准蚀刻实施例中，如图3B、图5B及图6B所示意的，它可有大于隔离层370的CD，隔离层至鳍片的间隔(d)(在隔离层370的每侧)是通过隔离层370的自对准形成来固定，而不是通过关键尺寸和与光刻关联的对准精确度。
特别参考图8至图11，描述用于形成自对准的门极隔离的另一方法和所产生的结构。
图8A图标FinFET结构沿着共享门极尺寸绘出的横截面图，它是在鳍片显露蚀刻且移除鳍片硬掩模以及形成共形氧化物层140于鳍片120的暴露部分之后。图8B为沿着门极切断尺寸绘出的对应横截面图。
请参考图9A及图9B，形成非晶硅共形层610于图8A及图8B的各个结构上面作为牺牲门极。非晶硅共形层610可具有充分完全覆盖鳍片及鳍片帽盖的厚度。例如，非晶硅共形层610的厚度可在10至200纳米之间，例如10、15、20、50、75、100、125、150、175或200纳米，包括在上述数值中的任一者之间的范围，然而可使用更小或更大的厚度。之后，沉积电介质填充层620于该层非晶硅上面且予以平坦化。在不同的具体实施例中，非晶硅层610用作平坦化工艺的停止层，致使电介质填充层620的研磨暴露非晶硅的顶面。电介质填充层620可包括例如CVD或ALD氮化硅。然后，原位氧化非晶硅层610以形成包括一二氧化硅层630的硬掩模。
请参考图10A及图10B，可移除用来模塑(template)硬掩模630的原位形成的电介质填充层620以形成凹部622，例如，使用包括热磷的湿蚀刻。
图10A及图10B描绘电介质填充层620的选择性移除，接着是使用硬掩模630作为蚀刻掩模在凹部622内的非晶硅610的各向异性回蚀，且沉积及平坦化在毗邻鳍片之间的凹部622内的自对准隔离层370。隔离层370直接形成于在凹部622的底部暴露的STI层200上面。
如图10A及图10B所示，化学机械研磨步骤可用来在沉积隔离层370且产生平坦化结构之后移除过载体(overburden)。在移除多余填充层材料期间，牺牲门极层610可用作CMP蚀刻停止层。
请参考图11A及图11B，形成非晶硅410的附加层于共形非晶硅层610上面且于隔离层370上面，以及形成门极硬掩模420于该非晶硅410的附加层上面。从图11A及图11B的结构可见，可用蚀刻选择性电介质层界定及回填门极切断开口(未图示)以形成门极切断结构，如以上在说明图3A及图3B时所述。在此工艺中，蚀刻形成延伸穿过非晶硅层410到在门极切断尺寸内的隔离层370顶面的门极切断开口。
参考图12至图18描述用于形成自对准的门极隔离的另一方法以及所产生的结构。
请参考图12A及图12B，形成非晶硅共形层610于鳍片120上面且于鳍片帽盖上面，亦即，直接于电介质层340上面以及直接于共形氧化物层140上面。图12C为与鳍片长度平行地绘出的横截面图，其图示非晶硅层610在鳍片120上面的鳍片显露后沉积。
请参考图13A及图13B，非晶硅层610的凹陷蚀刻用来暴露鳍片帽盖的顶面和STI200的顶面。在不同的具体实施例中，回蚀非晶硅层610致使非晶硅层610的顶面低于硬掩模320的顶面。在回蚀后，非晶硅层610在鳍片120的侧壁上面形成间隔体层。
沉积隔离层370于直接在STI 200上面在相邻非晶硅侧壁间隔体层610之间的数个自对准位置内然后加以研磨以移除过载体且形成平坦化结构。硬掩模320在研磨期间可用作CMP停止层，致使移除在硬掩模320上面的电介质层340。如图13A至图13C所示，随后在平坦化表面上面形成包括第一氧化物层710、氮化物层720及第二氧化物层730的电介质堆栈700。另一微影及蚀刻步骤用来图案化电介质堆栈700于上覆鳍片120(图13C)的牺牲门极中。该牺牲门极上覆鳍片120的通道区。
请参考图14A至图14C，特别是图14C，形成侧壁间隔体810于电介质堆栈700的侧壁上面且于底下硬掩模320的侧壁上面，亦即，在图示具体实施例中，直接于共形氧化物层140上面。侧壁间隔体810的形成可通过毯覆沉积间隔体材料(例如，使用原子层沉积)，接着是定向蚀刻(directional etch)，例如反应性离子蚀刻(RIE)，以从水平表面移除间隔体材料。在某些具体实施例中，侧壁间隔体810厚度为4至20纳米，例如4、10、15或20纳米，包括在上述数值中的任一者之间的范围。示范侧壁间隔体材料包括氮化硅与SiBCN。
如本文所使用的，“水平”是指大体沿着衬底的主要表面的方向，以及“垂直”大体为与其正交的方向。此外，“垂直”与“水平”为大体互相垂直的方向而与衬底在三维空间中的取向无关。
在移除在鳍片上面的共形氧化物层140的暴露部分后，可用离子植入或选择性外延形成源极/漏极区820，例如，使用侧壁间隔体810作为对准屏蔽。根据示范具体实施例，源极/漏极区820的形成可通过凹陷半导体鳍片120，接着是从鳍片的暴露部分开始选择性外延成长。
如本文所使用的，用语“外延(epitax)”、“外延(epitaxial)”及/或“外延成长及/或沉积”系指成长半导体材料层于半导体材料的沉积表面上，其中被成长的半导体材料层采取与沉积表面的半导体材料相同的结晶习性。例如，在外延沉积工艺中，控制由气体源所提供的化学反应物且设定系统参数使得沉积原子都落在沉积表面上且经由表面扩散仍然充分活跃以根据沉积表面中的原子的晶向来确定方向。因此，外延半导体材料会采取与形成于其上的沉积表面相同的结晶体特性。例如，沉积于(100)晶面上的外延半导体材料会有(100)取向。源极/漏极区820可包括硅、硅锗、或另一合适半导体材料。
该选择性外延制程沉积外延层直接于邻近侧壁间隔体810的鳍片120的暴露表面上。鳍片120的暴露表面可包括顶面以及鳍片侧壁贴近顶面的上半部。在不同的具体实施例中，形成硅外延层而不沉积硅于暴露电介质表面上。使用适合选择性外延的分子束外延或化学气相沉积制程，可形成选择性外延层。
用于形成顶部源极(或漏极)区的示范硅外延制程使用以600-800℃温度沉积(例如，衬底)包括氢与二氯硅烷(SiH2Cl2)的气体混合物。硅外延的其他合适气体源包括四氯化硅(SiCl4)、硅烷(SiH4)、三氯硅烷(SiHCl3)，及其他减氢氯硅烷(hydrogen-reducedchlorosilane，SiHxCl4-x)。
层间电介质840直接沉积于外延层820上面以填充在毗邻侧壁间隔体810之间的开口。层间电介质840可包括二氧化硅且可用化学气相沉积形成。可用化学机械研磨法移除过载体，例如，使用作为CMP停止层的氮化物层720。由图14A及图14B可见，CMP步骤可移除在氮化物层720上面的第二氧化物层730。
在形成门极切断开口之前，选择性蚀刻可用来凹陷ILD层840，且凹陷区可填满氮化物层850(例如，氮化硅)以及再度研磨该结构，如图15C所示。请参考图15A至图15C，根据各种不同具体实施例，用来移除多余氮化物层850的研磨步骤可在第一氧化物层710上停止。
如图15B所示，使用传统微影及蚀刻技术，在第一氧化物层710内形成门极切断开口415以暴露沿着门极切断尺寸的隔离层370的顶面。如在先前的具体实施例中，可用电介质层470回填门极切断开口415，以及CMP步骤可用来平坦化该结构。
形成图15B的门极切断开口415的蚀刻只需延伸穿过第一氧化物层710到隔离层370的顶面。与蚀刻形成将延伸穿过第一氧化物层710到STI 200的门极切断开口415的比较制程相比，相对浅的蚀刻深度导致一种方法及所产生的结构，在此开口415的关键尺寸及后续填充步骤各有宽广的制程窗口且便于控制。例如，甚至在形成门极切断开口415的不对准蚀刻实施例中，如图15B所示意的，隔离层至鳍片的间隔(d)(在隔离层370的每侧)是通过隔离层370的自对准形成来固定，而不是通过与光刻关联的对准精确度。
请参考图16A、图16B及图16C，一或更多蚀刻制程可用来移除第一氧化物层710然后凹陷隔离层370的暴露部分。在不同的具体实施例中，对于氮化物电介质层470、非晶硅层610及SiCO隔离层370，可选择性地移除第一氧化物层710。应了解，隔离层370在共享门极尺寸(图16A)内凹陷，同时电介质层470在门极切断尺寸(图16B)内屏蔽隔离层370，致使实质不蚀刻沿着门极切断尺寸的隔离层370。在鳍片120的通道区上面，在源极/漏极区820之间，第一氧化物层710的移除与门极硬掩模320的蚀刻暴露共形氧化物层140在鳍片上面的顶面。
例如含缓冲氢氟酸(BHF)蚀刻的各向同性湿蚀刻制程可用来蚀刻第一氧化物层710，接着是各向异性干蚀刻制程以蚀刻门极硬掩模320及隔离层370。替换地，可使用湿化学蚀刻剂。又在其他具体实施例中，可使用干蚀刻与湿蚀刻的组合。
可一起移除共形氧化物140与非晶硅层610的其余部分。包括高k层、功函数金属层及导电填充金属(未个别图示)的取代金属门极架构500可形成于鳍片上面。可共形沉积该高k层及该功函数金属层例如于隔离层370与相邻鳍片120之间的间隙中。该导电填充层的凹陷蚀刻可用来控制它的厚度。
应了解，该导电填充层形成沿着共享门极尺寸(图17A)的共享门极，同时隔离层370与电介质层470合作以使该导电填充层的第一及第二部分沿着门极切断尺寸(图17B)电气分离。
图17A至图17C描绘电介质堆栈700的移除，隔离层370的暴露部分的凹陷蚀刻，从鳍片上面移除牺牲门极和共形氧化物层，RMG架构500的形成，以及自对准覆盖层570的形成及平坦化。
图18A及图18B图示穿过鳍片120的源极/漏极区的示范横截面结构，在此设置自对准隔离层370于相邻源极/漏极区820之间且提供它们的电气隔离。在图18A中，直接形成共享源极/漏极接触540于合并的外延源极/漏极区820上面。源极/漏极接触540可包括钨且可使用化学气相沉积形成于上覆隔离层370的ILD层770的开口中。该ILD层可包括二氧化硅。
图18A图示共享顶部源极/漏极接触540的形成，其系沿着示范FinFET结构的共享门极尺寸延伸穿过ILD层770，以及图18B图标沿着示范FinFET结构的门极切断尺寸在毗邻源极/漏极区820上面的电气隔离源极/漏极接触540的形成。在不同的具体实施例中，自对准隔离层370可防止相邻源极/漏极区820在它们的外延成长期间合并而不阻挡源极/漏极接触540越过共享源极/漏极的合并。
应了解，描述于本文的门极隔离方法及结构利用提供精确对准牺牲门极的切断区的自对准隔离层与上覆隔离层以微影界定的电介质层两者的形成且与自对准隔离层一起提供有效的门极隔离结构。通过以自对准的方式在形成于毗邻鳍片的侧壁上面的牺牲侧壁间隔体之间形成隔离层，可实现所欲关键尺寸(CD)与隔离层的对准。揭示的方法致能与单一门极及共享门极装置两者兼容的结构。
根据各种不同具体实施例，包括前述诸层及结构的层或结构的形成或沉积可能涉及适用于被沉积的材料或层、或被形成的结构的一或更多技术。除了特意提及的技术或方法以外，各种不同的技术包括但不限于：化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强式化学气相沉积(PECVD)、微波电浆化学气相沉积(MPCVD)、金属有机CVD(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、无电式电镀、离子束沉积、旋转涂布(spin-oncoating)、热氧化、以及物理气相(PVD)技术，例如溅镀或蒸镀。
如本文所使用的，单数形式“一(a)”、“一(an)”、及“该(the)”旨在也包括复数形式，除非上下文中另有明确指示。因此，例如，“层”的引用包括有两个或更多此类“层”的实施例，除非上下文中另有明确指示。
除非另有明文规定，决非旨在提及于本文的任何方法被理解为它的步骤需要按照特定的顺序执行。相应地，在方法权利要求没有实际列举其步骤将会遵循的顺序或权利要求或说明中没有另外特别说明该等步骤受限于特定顺序时，决非旨在暗示任何特定顺序。任一权利要求中的任何列举单一或多个特征或方面可与任何其他权利要求或数个权利要求中的任何其他列举特征或方面排列或组合。
应了解，当指例如层、区域或衬底的组件形成、沉积或设置于另一组件“上”或“上面”时，它可直接在该另一组件上或者也可存在中介组件。相比之下，当指一组件“直接”在另一组件“上”或“上面”时，不存在中介组件。
尽管使用传统词组“包含(comprising)”可揭示特定具体实施例的各种特征、组件或步骤，然而应了解，替代具体实施例暗示包括可用传统片言“由…组成(consisting)”或“实质由…组成(consisting essentially of)”描述者。因此，例如，包含锆钛酸铅(leadzirconate titanate)的铁电层的隐示替代具体实施例包括铁电层实质由锆钛酸铅组成的具体实施例与铁电层由锆钛酸铅组成的具体实施例。
本领域技术人员明白，本发明可做出各种修改及变体而不脱离本发明的精神及范畴。由于本领域技术人员可能想到体现本发明精神及主旨的修改、组合、次组合及变体，因此本发明应被视为涵盖在随附权利要求书及其均等物的范畴内的任何事物。

Claims (17)

1.一种形成半导体结构的方法，其包含：
形成多个半导体鳍片于一半导体衬底上面；
形成一间隔体层于该多个半导体鳍片的侧壁上面；
在毗邻间隔体层之间的自对准位置处形成一隔离层；
形成一第二层于该隔离层上面且于该半导体鳍片上面；
在该第二层中蚀刻一开口以暴露该隔离层的一顶面；以及
在该开口内形成一电介质层。
2.如权利要求1所述的方法，其特征在于，该间隔体层包含一非晶硅。
3.如权利要求1所述的方法，其特征在于，该隔离层包含从下列各物组成的群组选出的一电介质材料：SiCO、SiCN及SiOCN。
4.如权利要求1所述的方法，进一步包含：蚀刻该隔离层，其中，经蚀刻的该隔离层在该衬底的一第一区内的一顶面低于邻近该隔离层的半导体鳍片的一顶面。
5.如权利要求1所述的方法，其特征在于，该隔离层在该衬底的一第二区内的一顶面高于邻近该隔离层的半导体鳍片的一顶面。
6.如权利要求1所述的方法，进一步包含：在该半导体鳍片之间形成一浅沟槽隔离层于该半导体衬底上面。
7.如权利要求6所述的方法，其特征在于，该隔离层直接形成于该浅沟槽隔离层上面。
8.如权利要求1所述的方法，其特征在于，该第二层包含非晶硅。
9.如权利要求1所述的方法，其特征在于，该第二层包含一导电层。
10.如权利要求1所述的方法，其特征在于，该第二层包含上覆一导电层的一非晶碳层或一有机平坦化层(OPL)。
11.如权利要求1所述的方法，其特征在于，该电介质层的一宽度大于该隔离层的一宽度。
12.如权利要求1所述的方法，进一步包含：在该电介质层与该隔离层的相对侧壁上面形成一导电层。
13.一种半导体结构，其包含：
多个半导体鳍片，配置在一半导体衬底上面；
一隔离层，设置于该衬底上面且于毗邻鳍片之间；以及
一电介质层，设置于该隔离层上面，其中，该隔离层在该衬底的一第一区内的一顶面低于邻近该隔离层的半导体鳍片的一顶面，以及该隔离层在该衬底的一第二区内的一顶面高于邻近该隔离层的半导体鳍片的一顶面。
14.如权利要求13所述的半导体结构，其特征在于，该电介质层包含氮化硅且该隔离层包含从下列各物组成的群组选出的一电介质材料：SiCO、SiCN及SiOCN。
15.如权利要求13所述的半导体结构，进一步包含：在该半导体鳍片之间设置于该半导体衬底上面的一浅沟槽隔离层，其中，该隔离层直接设置于该浅沟槽隔离层上面。
16.如权利要求13所述的半导体结构，其特征在于，该电介质层的一宽度大于该隔离层的一宽度。
17.如权利要求13所述的半导体结构，进一步包含：设置在该电介质层及该隔离层的第一侧壁上面的一第一导电层以及设置在该电介质层及该隔离层的第二侧壁上面的一第二导电层。
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