CN102122651B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 130
- 239000002184 metal Substances 0.000 claims abstract description 130
- 230000004888 barrier function Effects 0.000 claims abstract description 78
- 239000004020 conductor Substances 0.000 claims abstract description 77
- 239000010410 layer Substances 0.000 claims description 36
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 230000000994 depressogenic effect Effects 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000004411 aluminium Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 5
- 238000007517 polishing process Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开一种半导体器件及其制造方法。由于不需要额外间距来形成屏蔽线，所以减小了金属线的CD，从而改善了金属线的数据传送特性、信号收发特性和噪音特性。该半导体器件包括：多根金属线，其布置在半导体器件上；多个绝缘层，其布置在金属线上；以及多个屏蔽线，其布置在绝缘层之间。
Description
技术领域
本发明涉及半导体器件及其制造方法。更具体地说，本发明涉及包括金属线的半导体器件及其制造方法。
背景技术
半导体器件制造为通过在硅片上沉积/蚀刻材料并将杂质掺入到硅片的预定区域中来根据特定目的进行操作。半导体器件的典型实例是半导体存储器件。半导体存储器件包括大量元件(例如，晶体管、电容器和电阻器)以执行特定目的。各种元件通过导电层连接在一起以交换数据或信号。
随着半导体器件的制造技术被开发出来，已经做出许多努力来通过增加半导体器件的集成密度而在晶片上制造更大量的芯片。因此，设计规则的临界尺寸(CD)逐渐减小以增加集成密度。此外，日益需要半导体器件以更高的速度操作并减少能耗。
为了增加集成密度，需要减小半导体器件中的元件的尺寸并减小将元件连接在一起的互连电路的长度和宽度。另外，互连电路的电阻值必须是小的从而通过宽度窄的互连电路在半导体器件内以最小损耗传送电信号。
通常，在半导体器件中，在各种层上形成金属线以将元件或互连电路电连接在一起。然后，形成触点插塞以便将上金属线连接至下金属线。最近的研究是使用电阻值低的铜(Cu)作为金属线材料或减少金属线本身的图案密度。
发明内容
本发明涉及提供一种半导体器件及其制造方法，其中，由于屏蔽线借助于自对准工序形成于金属线之间，不需要用于形成屏蔽线的额外间距并由此减小了金属线的CD，从而改善了金属线的数据传送特性、信号收发特性和噪音特性。
在本发明的一个实施例中，一种半导体器件包括：多根金属线，其布置在半导体器件上；多个绝缘层，其布置在所述金属线上；以及多根屏蔽线，其布置在所述绝缘层之间。相应地，由于不需要额外间距来形成屏蔽线，所以减小了金属线的CD，从而改善了金属线的数据传送特性、信号收发特性和噪音特性。
所述屏蔽线可以包括钨(W)，并且所述绝缘层可以包括氮化物膜。所述金属线可以包括：由铝(Al)或铜(Cu)形成的金属膜；以及阻挡金属膜，其由氮化钛(TiN)形成并位于所述金属膜的上方和下方。
所述半导体器件还可以包括：层间介电层，其布置在所述金属线的下方；蚀刻停止层，其布置在所述层间介电层上；以及氧化物膜，其布置在所述蚀刻停止层上。因此，可以在金属线的下方容易地形成具有预定厚度的氧化物图案。
所述氧化物膜的厚度可以与所述绝缘层的厚度大致相等。因此，金属线和屏蔽线可以形成为具有大致相等的高度。
多根屏蔽线的端部可以连接在一起并连接至接地触点插塞。因此，容易将多根屏蔽线接地从而改善对金属线的屏蔽效果。
在本发明的另一实施例中，一种半导体器件的制造方法包括：在半导体器件中形成多根金属线；在包括所述金属线在内的半导体器件的整个表面上形成多个绝缘层；以及在各个所述绝缘层之间形成多根屏蔽线。相应地，由于不需要额外间距来形成屏蔽线，所以减小了金属线的CD，从而改善了金属线的数据传送特性、信号收发特性和噪音特性。
形成所述金属线的步骤可以包括：在所述半导体器件中形成下阻挡金属膜、金属膜和上阻挡金属膜；以及利用光刻工序来蚀刻所述上阻挡金属膜、所述金属膜和所述下阻挡金属膜。
所述上阻挡金属膜和所述下阻挡金属膜可以包括氮化钛膜，并且所述金属膜包括钨膜。
形成所述屏蔽线的步骤可以包括：在包括所述金属线在内的半导体器件的整个表面上沉积屏蔽线材料；对沉积的屏蔽线材料的上部进行蚀刻；以及在所述金属线和所述屏蔽线上形成层间介电层。这样，在不执行独立光刻工序的情况下，借助于自对准工序形成屏蔽线。
对所述屏蔽线材料的上部进行蚀刻的步骤可以包括：借助于化学机械抛光(CMP)工序将所述屏蔽线材料的上部平坦化；以及借助于回蚀工序蚀刻余留的屏蔽线材料的上部。在沉积所述屏蔽线材料之前，所述方法还可以包括：在包括所述金属线在内的半导体器件的整个表面上形成由氮化钛形成的阻挡金属膜。所述屏蔽线的高度可以与所述金属线的高度大致相等。
在形成所述金属线之前，所述方法还可以包括：在所述半导体器件中形成层间介电层；在所述层间介电层上形成蚀刻停止层；以及在所述蚀刻停止层上形成氧化物膜。
所述氧化物膜的厚度可以与所述绝缘层的厚度大致相等。因此，金属线的下部高度可以与屏蔽线的下部高度大致相等。
形成所述屏蔽线的步骤可以包括将各个屏蔽线的端部连接在一起并将各个屏蔽线的端部连接至接地触点插塞。因此，可以改善对金属线的屏蔽效果。
所述绝缘层可以形成在所述金属线的顶面和侧壁上以及所述蚀刻停止层的顶面上。
形成所述绝缘层的步骤可以利用低压化学气相沉积(LP-CVD)工序来执行，并且形成所述绝缘层的步骤可以包括通过调节所述绝缘层的厚度来调节所述屏蔽线的临界尺寸。
所述屏蔽线的CD和所述绝缘层的厚度可以为所述金属线的临界尺寸的约1/3。因此，可以在将金属线的CD维持在现有水平的情况下形成屏蔽线。
附图说明
图1A和图1B分别是根据本发明实施例的半导体器件的平面图和截面图。
图2A至图2F是根据本发明实施例的半导体器件的制造方法的截面图。
图3是根据本发明实施例的半导体器件的平面图。
具体实施方式
下面参考附图详细描述本发明的实施例。在全部附图中尽量使用相同的附图标记表示相同或相似的元件。
图1A和图1B是根据本发明实施例的半导体器件的平面图和竖直截面图。具体地说，图1B是沿着图1A中的线A-A’截取的截面图。参考图1A，根据本发明实施例的半导体器件包括形成为线距(lineand space)图案的多根金属线10。虽然金属线10位于绝缘层30的下方，但是图1A仍示出金属线10作为参考。在一个实施例中，半导体器件是例如DRAM、NAND、或NOR器件等半导体存储器件。在一个实施例中，金属线10是形成于例如晶体管(未示出)等存储单元(cell，又称为晶胞)上的互连电路以将半导体器件的一部分连接至半导体的另一部分。根据实施方式，金属线10包括铝、铜或钨。在金属线10的侧壁上形成具有预定宽度的绝缘膜30。在金属线10之间由绝缘膜30限定的间距中形成屏蔽线20。
金属线10将元件或互连电路电连接在一起或者用作用于传送数据的数据线。屏蔽线20形成于金属线10之间以避免由相邻金属线10之间的连接、干扰或噪音引起的重大故障。如果在所有金属线10之间形成屏蔽线20，则半导体器件的面积将显著增大。因此，在本发明实施例中，屏蔽线20形成于重要金属线10之间。
参考图1B，金属线10可以包括金属膜12以及设置在金属膜12的下方和上方的阻挡金属膜14和16。金属膜12可以包括铝(Al)或铜(Cu)，并且阻挡金属膜14和16可以包括氮化钛(TiN)。在金属线10的下方形成有氧化物膜46。氧化物膜46的厚度形成为与绝缘层30的厚度大致相等。因此，金属线10的高度可以与屏蔽线20的高度一致。
在金属线10的下方形成有层间介电层42和蚀刻停止层44。层间介电层42可以包括氧化物，并且蚀刻停止层44可以包括氮化物。
在包括侧壁和上表面在内的金属线10的整个表面上沉积绝缘层30。绝缘层30使相邻金属线10彼此绝缘，提供用于在相邻金属线10之间形成屏蔽线20的间距，并且使相邻金属线10与屏蔽线20绝缘。绝缘层30可以由氮化物形成。绝缘层30的厚度可以形成为金属线10的CD的约1/3。在该情况下，屏蔽线20可以形成为具有与金属线10的CD的约1/3对应的CD，从而线(即金属线10)之间的器件间距尺寸与线尺寸大致相同。然而，绝缘层30和屏蔽线20中的每一者的宽度不一定为金属线10的宽度的1/3，只要用于形成绝缘层30和屏蔽线20的间距的宽度与金属线10的宽度大致相等即可。根据实施方式，还可以在线区域或间距中形成额外元件。
在沉积绝缘层30之后，用屏蔽线20填充绝缘层30之间的间距。屏蔽线20可以包括钨(W)。当屏蔽线20的高度与金属线10的高度大致相等时，可以极大地减少相邻金属线10之间的连接、干扰或噪音。
图2A至图2F是示出根据本发明实施例的半导体器件的制造方法的截面图。下面将参考图2A至图2F描述具有上述构造的半导体器件的制造方法。
参考图2A，依次沉积层间介电层42、蚀刻停止层44和氧化物膜46以形成金属线的下方层间材料。层间介电层42和氧化物膜46可以由氧化物形成，蚀刻停止层44可以包括蚀刻选择性与氧化物的蚀刻选择性不同的氮化物膜，并可以形成为具有约的厚度。氧化物膜46可以形成至与金属线10的CD的约1/3对应的厚度。
在氧化物膜46上形成金属线10。金属线10包括依次形成在氧化物膜46上的下阻挡金属膜16、金属膜12和上阻挡金属膜14。金属膜14可以包括铝(Al)或铜(Cu)，并且阻挡金属膜14和16可以包括氮化钛(TiN)。
在金属膜12由铝(可以容易地蚀刻)形成的情况下，金属线图案可以通过依次堆叠TiN膜、Al膜和TiN膜并利用光刻工序蚀刻这三种材料膜来形成。在金属膜12由铜(不容易蚀刻)形成的情况下，可以利用镶嵌(damascene)工序。具体地说，层间介电层(未示出)形成为具有与金属线10的厚度对应的厚度，并且蚀刻层间介电层以形成凹陷部(未示出)，金属线10将要形成于该凹陷部处。然后，在凹陷部内依次形成阻挡金属膜14、金属膜12和阻挡金属膜16。
金属线10形成为线距图案。在该情况下，线距比可以为1∶1。
参考图2B，在金属线10之间的间距中蚀刻并移除金属线10下方的氧化物膜46。该蚀刻工序可以利用反应性离子蚀刻(RIE)工序并且可以以蚀刻停止层44为标靶。
参考图2C，在包括金属线10和氧化物膜46在内的整个图案上沉积绝缘层30。绝缘层30可以包括氮化物膜并且可以被沉积在包括金属线10的顶面和侧壁、氧化物膜46的侧壁以及蚀刻停止层44的表面在内的整个表面上。绝缘层30的厚度可以形成为与氧化物膜46的厚度大致相等，并且绝缘层30可以形成为具有与线CD(即金属线10的宽度)的约1/3对应的厚度，从而在绝缘层30之间形成宽度为线CD(即金属线10的宽度)的1/3的凹陷部35。在沉积绝缘层30的工序中，绝缘层30可以通过利用低压化学气相沉积(LP-CVD)工序在金属线10上由具有大致同一厚度的线图案形成。
参考图2D，通过在绝缘层30之间沉积屏蔽线材料来填充凹陷部35。屏蔽线材料由例如钨(W)、铝(Al)、铜(Cu)、掺杂多晶硅等导电材料形成。虽然未示出，但是可以沉积约厚的氮化钛(TiN)作为屏蔽线20与绝缘层30之间的阻挡金属。
在一个实施例中，凹陷部35形成于绝缘层30之间并且屏蔽线20利用自对准工序设置在凹陷部35内，即不需要独立的光刻掩摸。由于不需要额外的昂贵光刻工序，所以可以降低半导体器件的制造成本。
参考图2E，借助于化学机械抛光(CMP)工序或以绝缘层30为标靶的回蚀工序将绝缘层30上的屏蔽线材料平坦化。
参考图2F，对屏蔽线材料执行回蚀工序从而使屏蔽线20的高度与金属线10的高度一致。在屏蔽线20和金属线10上沉积层间绝缘层48。于是，完成了形成1层金属线10的工序。可以在金属线10上形成另一金属线，并且可以以相同的方式应用上述工序。
在根据本发明实施例的半导体器件的制造方法中，在金属互连电路(线)10的表面上形成绝缘层30，并且在绝缘层30之间形成屏蔽线20。因此，可以利用绝缘层30的宽度来调节屏蔽线20的宽度。
同时，图3是如图1A所示的根据本发明实施例的半导体器件的水平截面图。参考图3，将多根屏蔽线20的端部连接在一起以形成联接图案22。该联接图案22可以电连接至接地触点插塞24。接地触点插塞24电连接至接地电压。屏蔽线20不执行数据传送并且用于使金属线10彼此屏蔽。因此，如果多根屏蔽线20一起接地，则可以进一步改善对金属线20的屏蔽效果。在一个实施例中，屏蔽线20用于减少金属线10之间的干扰，但是屏蔽线20也可以用于减少其它线之间的干扰。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的实施例。本发明也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2010年1月11日提交的韩国专利申请No.10-2010-0002411的优先权，该韩国专利申请的全部内容通过引用并入本文。
Claims (20)
1.一种半导体器件，包括：
第一线形图案和第二线形图案，其布置在限定晶体管的基板上，在所述第一线形图案和所述第二线形图案之间限定有凹陷部，所述第一线形图案和所述第二线形图案彼此电绝缘；
绝缘层，其共形地形成在所述凹陷部上；以及
屏蔽线，其填充所述第一线形图案与所述第二线形图案之间的整个所述凹陷部，所述绝缘层将所述屏蔽线与以下线形图案电隔离：即，所述第一线形图案和所述第二线形图案，所述屏蔽线的上表面设置在与所述第一线形图案的上表面和所述第二线形图案的上表面大致相同的高度，
其中，所述第一线形图案和所述第二线形图案均包括：
氧化物膜；以及
金属线，其设置在所述氧化物膜上方。
2.根据权利要求1所述的半导体器件，其中，
所述屏蔽线包括钨。
3.根据权利要求1所述的半导体器件，其中，
所述绝缘层包括氮化物。
4.根据权利要求1所述的半导体器件，其中，
所述线形图案包括：
金属膜，其包括铝和铜中任一者；以及
阻挡金属膜，其包括氮化钛并设置在所述金属膜与所述绝缘层之间。
5.根据权利要求1所述的半导体器件，还包括：
层间介电层，其布置在所述第一线形图案和所述第二线形图案 的下方；以及
蚀刻停止层，其布置在所述层间介电层与所述第一线形图案和所述第二线形图案之间。
6.根据权利要求1所述的半导体器件，其中，
所述氧化物膜的厚度与所述绝缘层的厚度大致相等。
7.根据权利要求1所述的半导体器件，其中，
所述屏蔽线电连接至接地电压。
8.一种半导体器件的制造方法，包括：
在基板上形成第一线形图案和第二线形图案并在所述第一线形图案和所述第二线形图案之间限定凹陷部，所述第一线形图案和所述第二线形图案彼此电绝缘；
在所述第一线形图案和所述第二线形图案上并在所述凹陷部上共形地形成绝缘层；以及
在所述第一线形图案与所述第二线形图案之间形成屏蔽线以填充整个所述凹陷部，所述绝缘层将所述屏蔽线与以下线形图案分隔开：即，所述第一线形图案和所述第二线形图案，所述屏蔽线的上表面设置在与所述第一线形图案的上表面和所述第二线形图案的上表面大致相同的高度，
其中，所述第一线形图案和所述第二线形图案均包括：
金属线；以及
氧化物膜，其设置在所述金属线下方。
9.根据权利要求8所述的方法，其中，
所述第一线形图案和所述第二线形图案是互连电路，形成所述第一线形图案和所述第二线形图案的步骤包括：
在所述基板上形成下阻挡金属膜、金属膜和上阻挡金属膜，所 述金属膜形成在所述下阻挡金属膜与所述上阻挡金属膜之间；以及
蚀刻所述上阻挡金属膜、所述金属膜和所述下阻挡金属膜以形成所述金属线。
10.根据权利要求9所述的方法，其中，
所述上阻挡金属膜和所述下阻挡金属膜均包括氮化钛膜，并且所述金属膜包括钨膜。
11.根据权利要求8所述的方法，其中，
形成所述屏蔽线的步骤包括：
在包括所述第一线形图案和所述第二线形图案在内的所述绝缘层上沉积屏蔽线材料，所述屏蔽线材料设置在所述凹陷部中；
对沉积的屏蔽线材料的上部进行蚀刻，以使所述绝缘层露出并限定所述屏蔽线；以及
在所述绝缘层和所述屏蔽线上形成层间介电层。
12.根据权利要求11所述的方法，其中，
对所述屏蔽线材料的上部进行蚀刻的步骤包括：
借助于化学机械抛光工序将所述屏蔽线材料平坦化；以及
借助于回蚀工序蚀刻余留的屏蔽线材料。
13.根据权利要求11所述的方法，还包括：
在所述基板与以下线形图案之间形成包括氮化钛的阻挡金属膜：即，所述第一线形图案和所述第二线形图案。
14.根据权利要求8所述的方法，还包括：
在所述基板上形成层间介电层；
在所述层间介电层上形成蚀刻停止层；以及
在所述蚀刻停止层上形成所述氧化物膜。
15.根据权利要求8所述的方法，其中，
所述氧化物膜的厚度与所述绝缘层的厚度大致相等。
16.根据权利要求8所述的方法，其中，
形成所述屏蔽线的步骤包括：
将所述屏蔽线电连接至接地电压。
17.根据权利要求14所述的方法，其中，
所述绝缘层形成在所述第一金属线和所述第二金属线的顶面和侧壁上以及所述蚀刻停止层的顶面上。
18.根据权利要求8所述的方法，其中，
形成所述绝缘层的步骤利用低压化学气相沉积工序来执行。
19.根据权利要求8所述的方法，其中，
形成所述绝缘层的步骤包括：通过调节所述绝缘层的厚度来调节所述屏蔽线的临界尺寸。
20.根据权利要求8所述的方法，其中，
所述屏蔽线的临界尺寸和所述绝缘层的厚度是所述金属线的临界尺寸的约1/3。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100002411A KR101185996B1 (ko) | 2010-01-11 | 2010-01-11 | 반도체 소자 및 그 형성방법 |
| KR10-2010-0002411 | 2010-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102122651A CN102122651A (zh) | 2011-07-13 |
| CN102122651B true CN102122651B (zh) | 2015-09-09 |
Family
ID=44251168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010259754.0A Expired - Fee Related CN102122651B (zh) | 2010-01-11 | 2010-08-19 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8598677B2 (zh) |
| KR (1) | KR101185996B1 (zh) |
| CN (1) | CN102122651B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594415B (zh) * | 2012-08-13 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US9558999B2 (en) * | 2013-09-12 | 2017-01-31 | Globalfoundries Inc. | Ultra-thin metal wires formed through selective deposition |
| TWI669805B (zh) * | 2018-01-04 | 2019-08-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構及其製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
| US6239008B1 (en) * | 1999-09-29 | 2001-05-29 | Advanced Micro Devices, Inc. | Method of making a density multiplier for semiconductor device manufacturing |
| US6720245B2 (en) * | 2000-09-07 | 2004-04-13 | Interuniversitair Microelektronica Centrum (Imec) | Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme |
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| KR20050059935A (ko) | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100571416B1 (ko) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 다층 금속 배선 형성 방법 |
| KR20080004305A (ko) | 2006-07-05 | 2008-01-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US7927990B2 (en) * | 2007-06-29 | 2011-04-19 | Sandisk Corporation | Forming complimentary metal features using conformal insulator layer |
| KR20090064669A (ko) * | 2007-12-17 | 2009-06-22 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 및 그 형성방법 |
-
2010
- 2010-01-11 KR KR1020100002411A patent/KR101185996B1/ko not_active IP Right Cessation
- 2010-07-23 US US12/842,574 patent/US8598677B2/en not_active Expired - Fee Related
- 2010-08-19 CN CN201010259754.0A patent/CN102122651B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20110169142A1 (en) | 2011-07-14 |
| CN102122651A (zh) | 2011-07-13 |
| KR20110082438A (ko) | 2011-07-19 |
| KR101185996B1 (ko) | 2012-09-25 |
| US8598677B2 (en) | 2013-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150909 Termination date: 20160819 |