KR20050059935A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 본 발명은 식각정지막 형성하고, 패터닝 공정을 통해 직사각형 모양으로 패터닝함으로써, 별도의 비아홀 식각공정 없이 한번의 식각공정으로 비아홀과 트렌치를 형성할 수 있고, 직사각형의 식각정지막 패턴으로 인해 홀과 트렌치간의 정렬오차에 의한 문제를 해결할 수 있고, 트렌치 내부에만 존재하던 홀 패턴영역을 트렌치 내부에서 최대한 확보할 수 있으며, 비아저항을 줄일 수 있고, 비아홀과 트렌치를 동시에 형성함으로써, 홀 주변의 펜스(Fence)현상을 방지할 수 있고, 공정 단계를 줄일 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 듀얼 다마신 공정에 있어서 금속배선용 트렌치 형성을 위해 사용되는 식각정지막에 관한 것이다.
일반적으로, 듀얼 다마신(Dual Damascene) 공정 드로잉(Drawing)은 홀 드로인(Hole Drowing)과 동일하게 네가티브(Neagtive)형식으로 드로인한다. 즉, 드로잉 및 마스크 툴링(Mask Tooling)진행할 때 패턴되는 영역은 개방(Open)되고, 나머지 영역을 차폐(Close)되는 것이다. 이러한 방식은 포지티브(Positive) 감광성 물질을 사용하는 경우를 말하며 네가티브성 감광성 물질을 사용하였을 경우의 드로인 방식은 패턴되는 영역을 클로우스하고, 나머지 영역은 오픈한다.
현재 사용하고 있는 패턴 디스크립션(Description)은 트렌치(Tench) 음각영역안에 홀(Hole)음각이 포함되어 있는 패턴이다. 이는 2개의 래티클을 사용한 것이고, 현재 사용하고 있는 방법으로 홀을 먼저 감광 패턴/식각 진행후, 트렌치 감광 패턴/식각을 진행한다.
따라서, 기존의 듀얼 다마신 공정에서 홀 건식식각 진행시 트렌치용 식각방지막에서 식각정지를 한 다음 식각방지막을 식각하고, 다시 계속적인 식각을 진행하기 때문에 공정 진행 단계가 많아지는 문제점이 있다. 또한, 홀 사이즈가 작아질수록 홀 건식식각의 한계가 있게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 식각방지막을 형성한 다음, 식각 방지막을 패터닝 한다음, 계속적인 트렌치 형성을 위한 물질막을 증착하고, 한번의 트렌치 식각을 진행하면서 동시에 홀 까지 함께 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.
본 발명에 따른 소정의 반도체 구조물이 형성된 반도체 기판상에 배리어막, 제 1 층간절연막 및 식각방지막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 바아홀이 형성될 영역의 상기 식각방지막을 제거하는 단계와, 전체 구조상에 제 2 층간 절연막을 형성하는 단계 및 소정의 식각공정을 통해 제 2 층간 절연막, 제 1 층간 절연막 및 배리어막을 식각하여 트렌치와 개구부의 폭이 상기 트렌치의 폭과 동일한 형상의 비아홀을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
바람직하게, 상기 패터닝 공정을 통해 제거된 상기 식각방지막의 형상은 직사각형 형태로 형성하되, 상기 직사각형 형태의 단축 길이는 상기 비아홀 폭의 1 내지 1.5 배로 형성하고, 상기 직사각형 형태의 장축 길이는 상기 트렌치 폭의 1 내지 1.5배로 형성할 수 있다.
바람직하게, 상기 비아홀은 상기 트렌치 방향의 30 내지 90° 방향으로 형성할 수 있다.
바람직하게, 상기 식각공정은 C4F8/N2/Ar 등의 활성화된 플라즈마로 건식식각을 실시하되, 1 내지 200mT의 압력과, 100 내지 2500W의 소스 파워하에서, 1 내지 30sccm의 C4F8가스와, 1 내지 300sccm의 N2 가스와, 100 내지 1500sccm의 Ar가스와, 5 내지 200sccm의 CHF3가스와, 1 내지 100sccm의 O2가스를 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명에 따른 금속 배선의 평면도이다.
도 3a는 도 2의 X-X' 선상의 단면도이고, 도 3b는 도 2의 Y-Y' 선상의 단면도이다.
도 1a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(반도체 구조물)가 형성된 반도체 기판(110) 상에 반도체 기판(110)을 보호하기 위한 배리어막(112)과 비아홀을 형성하기 위해 제 1 층간 절연막(114) 및 식각정지막(116)을 순차적으로 형성한다.
배리어막(112)은 반도체 기판(110)상에 형성된 여러 요소를 보호하고, 구리의 확산을 방지하기 위해 질화막 계열의 물질막 또는 SiC 계열의 물질막을 사용하여 형성하는 것이 바람직하다. 제 1 층간 절연막(114)은 듀얼 다마신 패턴중 하부 금속배선과 전기적으로 연결될 비아홀이 형성될 물질막으로 낮은 유전 상수(K < 3.8)를 갖는 물질막을 이용하여 형성하는 것이 바람직하다. 제 1 층간 절연막(114)으로 BCB, Coral, Silk막을 사용하는 것이 바람직하다. 식각정지막(116)은 제 1 층간 절연막(114)과 식각선택비가 높은 물질막을 사용하되, 본 실시예에서는 질화막 계열의 물질막을 사용하는 것이 바람직하다. 또한, 식각정지막(116)으로, 하부의 배리어막(112)과 동일한 물질막을 사용할 수도 있다. 식각정지막(116)은 제 1 및 제 2 층간 절연막간의 식각선택비가 1 : 5 내지 1 : 30인 물질막을 사용하는 것이 바람직하다.
본 실시예에서는 반도체 구조물로, 하부 금속 배선(미도시)을 형성하는 것이 바람직하다. 하지만 이에 한정되지 않고, 앞서 언급한 바와 같은 여러 요소가 될 수 있다. 즉, 반도체 소자를 포함하는 요소 중 금속 배선과 연결 가능한 모든 요소(접합부)를 지칭한다.
반도체 기판(110)상에 하부 금속배선용 절연막(미도시)을 형성한다. 절연막 상에 감광막을 도포한 다음 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 하부 금속배선용 트렌치(미도시)를 형성한다. 상기 트렌치를 금속배선용 물질막으로 매립 평탄화 하여 하부 금속배선을 형성한다.
또한, 절연막 물질의 네가티브 패턴(절연막 트렌치) 또는 듀얼 다마신 공정을 형성한 후에 특정 금속층을 증착한 후에 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)공정을 진행하여 특정 금속층 네타티브 패턴 영역 또는 듀얼 다마신 영역을 채워 특정 금속배선이 형성되도록 할 수 있다.
도 1b 및 도 2를 참조하면, 패터닝 공정을 통해 비아홀 상부의 소정 영역의 식각정지막(116)을 제거하되, 후속 공정에 의해 형성될 트렌치 방향과 직각 또는 대각선 방향으로 직사각형 형태로 패터닝 한다.
식각정지막(116) 상에 감광막을 도포한 다음, 비아홀 영역을 개방하는 직사각형 모양의 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 식각정지막을 제거한다. 소정의 스트립 공정을 통해 감광막 패턴을 제거한다.
직사각형 모양으로 패터닝된 식각정지막(116) 단축의 길이는 비아홀 폭의 1 내지 1.5배로 형성하는 것이 바람직하고, 단축의 길이는 후속 공정에 의해 형성될 트렌치 폭의 1 내지 1.5배로 형성하는 것이 바람직하다. 도 2에서와 같이 단축의 길이 C1 또는 E1은 비아홀 폭의 1 내지 1.1 배로 형성하는 것이 가장 바람직하고, B + C + D + E는 트렌치 폭의 1.1 내지 1.2배로 형성하는 것이 가장 바람직하다. 이는 홀 사이즈(Hole Size)를 충분히 크게 하여 비아 저항을 줄일 수 있고, 마스크 패턴을 이용한 비아홀과 트렌치 간의 마스크 오정렬로 인한 문제를 해결할 수 있으며, 식각정지막(116)을 더 넓게나 더 좁게 형성할 경우 발생하게 되는 비아홀 형성의 문제 및 금속배선가의 전기적 접속 문제를 해결할 수 있다. 하부 금속층과의 접촉면적을 증가시킬 수 있다. 식각정지막(116)의 방향은 후속 공정에 의해 형성될 트렌치 방향의 30 내지 90° 인 것이 바람직하다.
도 1c, 도 3a 및 도 3b를 참조하면, 전체 구조상에 제 2 층간 절연막(118)을 형성한다. 트렌치 형성을 위한 패터닝 공정을 실시하여 제 1 및 제 2 층간 절연막(114 및 118)을 식각하여 금속배선용 트렌치(130)와 비아홀(120)을 형성한다.
제 2 층간 절연막(118)을 제 1 층간 절연막(114)과 동일한 물질막을 이용하여 형성하는 것이 바람직하다. 제 2 층간 절연막(118) 형성 후, 하드 마스크막(미도시)으로 SiC막 또는 SiN막을 더 형성할 수 있다. 제 1 및 제 2 층간 절연막(114 및 118) 각각은 4000 내지 30000Å 두께로 형성하는 것이 바람직하다. 더욱 바람직하게는 4000 내지 8000Å 두께로 형성하는 것이 바람직하다.
패터닝 공정은 제 2 층간 절연막(118) 상에 감광막을 도포한 다음, 사진 식각공정을 실시하여 트렌치용 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 2 및 제 1 층간 절연막(118 및 114)을 식각하여 금속배선용 트렌치(130)와 비아홀(120)을 동시에 형성하는 것이 바람직하다. 제 1 층간 절연막(114) 식각후, 하부의 배리어막(112)을 별도의 식각공정으로 식각할 수도 있고, 제 1 층간 절연막(114) 식각시 과도 식각을 통해 제거할 수도 있다. 트렌치(130)와 비아홀(120) 형성을 위한 식각공정은 C4F8/N2/Ar 등의 활성화된 플라즈마로 건식식각을 실시하는 것이 바람직하다. 상기 가스에 O2 가스등을 더 포함할 수 있다. 또한, 메인 화학(Main Chemistry)가스로 C4F8 또는 CxF
y/Ar로 사용할 수 있다.
이는, 선행 공정에서 식각방지막(116)의 일부 영역을 제거하였기 때문에 한번의 마스크 공정만을 실시하여 트렌치(130)를 형성할 수 있고, 트렌치(130) 하부에 비아홀(120)을 함께 형성할 수 있다. 즉, 트렌치 패턴 중에서 건식식각 진행한 후에 연속적으로 식각 방지막(116)이 패턴된 영역을 계속적으로 건식식각을 진행하여 형성하는 것이 바람직하다. 하부의 패터닝된 식각방지막(116)에 의해 C × C1 영역만이 건식식각 되어 상기 영역이 홀로 형성된다. C × (B1 내지 F1)영역만이 트렌치(130)로 형성된다.
횡방향 즉, X 방향으로, B1 내지 F1은 트렌치 영역이 되고, 이중 C1 영역이 비아홀(120)과 중첩되는 영역이 된다. 종방향 즉, Y 방향으로 B 내지 D가 직사각형으로 패터닝된 식각 방지막 이고, 이중 C 영역이 트렌치(130)와 비아홀(120)이 형성되는 영역이 된다.
종래에는 트렌치 영역내에 홀을 정의하기 위해 금속배선층이 형성될 영역에 트렌치(130) 보다 폭이 작은 비아홀(120)을 먼저 형성한 후에 트렌치(130)를 형성하였다. 하지만, 사이즈가 작을수록 홀 디파인(Hole Define)에는 한계가 있게 되어 홀을 패턴 하는 것이 어려워지게 된다. 본 발명에서는 식각방지막(116)에 홀 형성을 위한 홀 패턴을 형성한 다음, 트렌치 형성을 위한 식각을 통해 홀 패턴을 노출시키면 C × C1 영역의 식각정지막이 없는 영역이 개방되고, 상기 영역은, 트렌치 식각시 모두 포함되기 때문에 연속적으로 건식식각을 진행할 수가 있게 됨으로써, 트렌치 영역내에 홀을 패터닝 하기 위해 홀 사이즈를 작게 형성하였던 문제를 해결할 수 있다. 즉, 홀 사이즈를 작게 정의하지 않아도 트렌치 영역내에 충분한 홀을 형성할 수 있다.
상기에서 저유전율의 물질막의 건식각 및 식각방지막(116), 배리어막(112)의 건식 식각의 진행은 10 내지 100mT의 압력과, 200 내지 2000W의 소스 파워하에서, 1 내지 10sccm의 C4F8가스와, 50 내지 150sccm의 N2 가스와, 100 내지 1000sccm의 Ar가스와, 5 내지 100sccm의 CHF3가스를 사용하는 것이 바람직하다. 또한, 산소 가스를 추가 하게 될 경우 1 내지 20sccm 이하로 주입하여 사용하는 것이 바람직하다. 또한, 산화막 계열의 물질막을 식각할 경우, 1 내지 200mT의 압력과, 100 내지 2500W의 소스 파워하에서, 1 내지 30sccm의 C4F8가스와, 1 내지 300sccm의 N2
가스와, 100 내지 1500sccm의 Ar가스와, 5 내지 200sccm의 CHF3가스와, 1 내지 100sccm의 O2가스를 사용하는 것이 바람직하다.
이후, 전체 구조상에 구리의 확산을 방지하는 확산 방지막(미도시)과, 씨드층(미도시)을 그 단차를 따라 형성한다. 확산 방지막은 Ta막, TaN막, TiN막, WN막, W-Si-N막 및 Ti-Si-N막 중 적어도 어느 하나의 막으로 형성하는 것이 바람직하다.
금속 도금 방법을 이용하여 구리 도금층을 형성한다. 금속 도금 방법으로는 전해 도금법 및 무전해 도금법을 이용하여 상기 씨드층 상에 구리막을 형성하는 것이 바람직하다. 구리 도금층을 치밀화 하기 위한어닐 공정을 실시한 다음 CMP를 이용한 평탄화 공정을 실시하여 제 2 층간 절연막(118) 상에 형성된 구리 도금층을 제거하여 듀얼 다마신 패턴의 상부 금속 배선(미도시)을 형성한다.
상술한 바와 같이, 본 발명은 식각정지막 형성하고, 패터닝 공정을 통해 직사각형 모양으로 패터닝함으로써, 별도의 비아홀 식각공정 없이 한번의 식각공정으로 비아홀과 트렌치를 형성할 수 있다.
또한, 직사각형의 식각정지막 패턴으로 인해 홀과 트렌치간의 정렬오차에 의한 문제를 해결할 수 있고, 트렌치 내부에만 존재하던 홀 패턴영역을 트렌치 내부에서 최대한 확보할 수 있으며, 비아저항을 줄일 수 있다.
또한, 비아홀과 트렌치를 동시에 형성함으로써, 홀 주변의 펜스(Fence)현상을 방지할 수 있고, 공정 단계를 줄일 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명에 따른 금속 배선의 평면도이다.
도 3a는 도 2의 X-X' 선상의 단면도이고, 도 3b는 도 2의 Y-Y' 선상의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 배리어막
114, 118 : 층간 절연막 116 : 식각방지막
120 : 비아홀 130 : 트렌치
Claims (4)
- 소정의 반도체 구조물이 형성된 반도체 기판상에 배리어막, 제 1 층간절연막 및 식각방지막을 순차적으로 형성하는 단계;패터닝 공정을 통해 바아홀이 형성될 영역의 상기 식각방지막을 제거하는 단계;전체 구조상에 제 2 층간 절연막을 형성하는 단계; 및소정의 식각공정을 통해 상기 제 2 층간 절연막, 상기 제 1 층간 절연막 및 상기 배리어막을 식각하여 트렌치와 개구부의 폭이 상기 트렌치의 폭과 동일한 형상의 비아홀을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 패터닝 공정을 통해 제거된 상기 식각방지막의 형상은 직사각형 형태로 형성하되, 상기 직사각형 형태의 단축 길이는 상기 비아홀 폭의 1 내지 1.5 배로 형성하고, 상기 직사각형 형태의 장축 길이는 상기 트렌치 폭의 1 내지 1.5배로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 비아홀은 상기 트렌치 방향의 30 내지 90° 방향으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 식각공정은 C4F8/N2/Ar 등의 활성화된 플라즈마로 건식식각을 실시하되, 1 내지 200mT의 압력과, 100 내지 2500W의 소스 파워하에서, 1 내지 30sccm의 C4F8가스와, 1 내지 300sccm의 N2 가스와, 100 내지 1500sccm의 Ar가스와, 5 내지 200sccm의 CHF3가스와, 1 내지 100sccm의 O2가스를 사용하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030091660A KR20050059935A (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030091660A KR20050059935A (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 금속 배선 형성 방법 |
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| KR20050059935A true KR20050059935A (ko) | 2005-06-21 |
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ID=37252791
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| KR (1) | KR20050059935A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8598677B2 (en) | 2010-01-11 | 2013-12-03 | Hynix Semiconductor Inc | Semiconductor device including metal lines |
-
2003
- 2003-12-15 KR KR1020030091660A patent/KR20050059935A/ko not_active Application Discontinuation
Cited By (1)
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