JPH06151456A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06151456A JPH06151456A JP30335992A JP30335992A JPH06151456A JP H06151456 A JPH06151456 A JP H06151456A JP 30335992 A JP30335992 A JP 30335992A JP 30335992 A JP30335992 A JP 30335992A JP H06151456 A JPH06151456 A JP H06151456A
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- wiring layer
- contact hole
- interlayer insulating
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Abstract
(57)【要約】 （修正有）
【目的】 深さの異なる複数のコンタクト孔を同一工程
により形成する場合に浅いコンタクト孔が配線層を突き
抜け、下方の導電層に達するを防止する。 【構成】 シリコン基板11に素子分離酸化膜12と拡散層
21を形成した後、MOSFET31のゲート電極13とダミー層23
を形成する。第１層間絶縁膜16、第１配線層26、第２層
間絶縁膜17を形成し、第１コンタクト孔33及び第２コン
タクト孔34を形成する。この時、同一のエッチング工程
によりエッチングを行うと、深いコンタクト孔が開孔す
る時間までエッチングが行われる。第１及び第２層間絶
縁膜16及び17のエッチング速度に対する第１配線層26の
エッチング速度の比が小さい場合、浅いコンタクト孔は
第１配線層26を突き抜けるが、ダミー層23により、第１
コンタクト孔33がシリコン基板11まで達し、第２配線層
27がシリコン基板11と短絡しない。
により形成する場合に浅いコンタクト孔が配線層を突き
抜け、下方の導電層に達するを防止する。 【構成】 シリコン基板11に素子分離酸化膜12と拡散層
21を形成した後、MOSFET31のゲート電極13とダミー層23
を形成する。第１層間絶縁膜16、第１配線層26、第２層
間絶縁膜17を形成し、第１コンタクト孔33及び第２コン
タクト孔34を形成する。この時、同一のエッチング工程
によりエッチングを行うと、深いコンタクト孔が開孔す
る時間までエッチングが行われる。第１及び第２層間絶
縁膜16及び17のエッチング速度に対する第１配線層26の
エッチング速度の比が小さい場合、浅いコンタクト孔は
第１配線層26を突き抜けるが、ダミー層23により、第１
コンタクト孔33がシリコン基板11まで達し、第２配線層
27がシリコン基板11と短絡しない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に半導体基板上にその半導体基板を覆う
絶縁層もしくは半導体基板上に形成された配線層とその
配線層を覆う絶縁層を備えた半導体装置の製造工程にお
いて、前記半導体基板もしくは前記配線層に達する複数
のコンタクト孔の形成を必要とする半導体装置とその製
造方法に関する。
方法に関し、特に半導体基板上にその半導体基板を覆う
絶縁層もしくは半導体基板上に形成された配線層とその
配線層を覆う絶縁層を備えた半導体装置の製造工程にお
いて、前記半導体基板もしくは前記配線層に達する複数
のコンタクト孔の形成を必要とする半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置は半導体基板上に形
成されたトランジスタ等の回路素子を電気的に接続する
ための半導体基板の部分もしくは配線層からなる配線を
有している。半導体基板上に集積される回路素子の数が
増加するに伴い、回路素子の寸法、及び回路素子間の距
離は益々縮小してきている。このような高密度に形成さ
れた回路素子を接続するために、多層配線構造を有する
半導体装置が開発されている。
成されたトランジスタ等の回路素子を電気的に接続する
ための半導体基板の部分もしくは配線層からなる配線を
有している。半導体基板上に集積される回路素子の数が
増加するに伴い、回路素子の寸法、及び回路素子間の距
離は益々縮小してきている。このような高密度に形成さ
れた回路素子を接続するために、多層配線構造を有する
半導体装置が開発されている。
【０００３】図２は、半導体装置の一種である記憶保持
動作の必要な随時読み出し書き込み可能な半導体記憶素
子（ＤＲＡＭ）の断面の一部を示している。
動作の必要な随時読み出し書き込み可能な半導体記憶素
子（ＤＲＡＭ）の断面の一部を示している。
【０００４】本半導体装置は、シリコン基板11と、シリ
コン基板11の表面の素子分離領域に形成されたシリコン
酸化膜12と、素子形成領域に形成されたMOSFET31と、シ
リコン酸化膜12とMOSFET31上に形成された保護酸化膜14
と、容量電極24と、容量絶縁膜15と、容量対抗電極25
と、第１層間絶縁膜16と、第１層間絶縁膜16上に形成さ
れた第１配線層26と、第１配線層26を覆う第２層間絶縁
膜17と、第１配線層26を第１コンタクト孔33を介してま
た拡散層21を第２コンタクト孔34を介して他の部分へ接
続するための第２配線層27とを有している。MOSFET31は
ソースまたはドレインとして機能する拡散層21とゲート
酸化膜13とゲート電極22より構成される。
コン基板11の表面の素子分離領域に形成されたシリコン
酸化膜12と、素子形成領域に形成されたMOSFET31と、シ
リコン酸化膜12とMOSFET31上に形成された保護酸化膜14
と、容量電極24と、容量絶縁膜15と、容量対抗電極25
と、第１層間絶縁膜16と、第１層間絶縁膜16上に形成さ
れた第１配線層26と、第１配線層26を覆う第２層間絶縁
膜17と、第１配線層26を第１コンタクト孔33を介してま
た拡散層21を第２コンタクト孔34を介して他の部分へ接
続するための第２配線層27とを有している。MOSFET31は
ソースまたはドレインとして機能する拡散層21とゲート
酸化膜13とゲート電極22より構成される。
【０００５】第１コンタクト孔33と第２コンタクト孔34
を形成する従来技術は、以下の２通りである。
を形成する従来技術は、以下の２通りである。
【０００６】第１の方法を説明する。エッチングマスク
として機能するフォトレジスト膜が平坦化されたＢＰＳ
Ｇからなる第２層間絶縁膜17上に堆積され、第１コンタ
クト孔33が形成されるべき領域上のフォトレジスト膜が
通常のフォトリソグラフィ法により除去される。この後
ドライエッチングによって第１コンタクト孔33が形成さ
れる。アッシングによって第１コンタクト孔33の形成に
使用されたフォトレジスト膜が剥離された後、新たにフ
ォトレジスト膜がＢＰＳＧからなる第２層間絶縁膜17上
に堆積され、第２コンタクト孔34が形成されるべき領域
上のフォトレジスト膜が通常のフォトリソグラフィ法に
より除去され、ドライエッチングによって第２コンタク
ト孔34が形成されフォトレジスト膜が除去される。この
場合第１コンタクト孔33と第２コンタクト孔34はどちら
を先に形成してもよい。
として機能するフォトレジスト膜が平坦化されたＢＰＳ
Ｇからなる第２層間絶縁膜17上に堆積され、第１コンタ
クト孔33が形成されるべき領域上のフォトレジスト膜が
通常のフォトリソグラフィ法により除去される。この後
ドライエッチングによって第１コンタクト孔33が形成さ
れる。アッシングによって第１コンタクト孔33の形成に
使用されたフォトレジスト膜が剥離された後、新たにフ
ォトレジスト膜がＢＰＳＧからなる第２層間絶縁膜17上
に堆積され、第２コンタクト孔34が形成されるべき領域
上のフォトレジスト膜が通常のフォトリソグラフィ法に
より除去され、ドライエッチングによって第２コンタク
ト孔34が形成されフォトレジスト膜が除去される。この
場合第１コンタクト孔33と第２コンタクト孔34はどちら
を先に形成してもよい。
【０００７】次に第２の方法を説明する。エッチングマ
スクとして機能するフォトレジスト膜が平坦化されたＢ
ＰＳＧからなる第２層間絶縁膜17上に堆積され、第１コ
ンタクト孔33及び第２コンタクト孔34が形成されるべき
領域上のフォトレジスト膜が通常のフォトリソグラフィ
法により除去される。この後ドライエッチングによって
第１コンタクト孔33及び第２コンタクト孔34が形成され
る。この時ドライエッチングは浅いコンタクト孔が開孔
した後も最も深いコンタクト孔が開孔するまで実施され
る。
スクとして機能するフォトレジスト膜が平坦化されたＢ
ＰＳＧからなる第２層間絶縁膜17上に堆積され、第１コ
ンタクト孔33及び第２コンタクト孔34が形成されるべき
領域上のフォトレジスト膜が通常のフォトリソグラフィ
法により除去される。この後ドライエッチングによって
第１コンタクト孔33及び第２コンタクト孔34が形成され
る。この時ドライエッチングは浅いコンタクト孔が開孔
した後も最も深いコンタクト孔が開孔するまで実施され
る。
【０００８】第１コンタクト孔33と第２コンタクト孔34
が形成された後、アルミニウムが堆積され、フォトリソ
グラフィ法及びドライエッチング法を用いて第２配線層
27が形成される。
が形成された後、アルミニウムが堆積され、フォトリソ
グラフィ法及びドライエッチング法を用いて第２配線層
27が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
第１の方法では、第１コンタクト孔33と第２コンタクト
孔34を別工程で形成するため、工程数が増加する及び第
１コンタクト33のパターン形成用マスクと第２コンタク
ト34のパターン形成用マスクとのずれが生じ易い等の問
題を有しており半導体装置の歩留まりを悪くする。
第１の方法では、第１コンタクト孔33と第２コンタクト
孔34を別工程で形成するため、工程数が増加する及び第
１コンタクト33のパターン形成用マスクと第２コンタク
ト34のパターン形成用マスクとのずれが生じ易い等の問
題を有しており半導体装置の歩留まりを悪くする。
【００１０】第２の方法では、エッチングの進行により
第１コンタクト孔33において第１配線層26が露出した後
も、第２コンタクト孔34形成領域において拡散層21が露
出するまでエッチングが実施される。これは第２コンタ
クト孔34の方が第１コンタクト孔33よりも深いためであ
る。このため第１配線層26の露出部分がオーバーエッチ
ング状態になり、第１コンタクト孔33が第１配線層26を
突き抜け、シリコン基板11に達する等の問題を有してい
る。
第１コンタクト孔33において第１配線層26が露出した後
も、第２コンタクト孔34形成領域において拡散層21が露
出するまでエッチングが実施される。これは第２コンタ
クト孔34の方が第１コンタクト孔33よりも深いためであ
る。このため第１配線層26の露出部分がオーバーエッチ
ング状態になり、第１コンタクト孔33が第１配線層26を
突き抜け、シリコン基板11に達する等の問題を有してい
る。
【００１１】本発明の目的は、深さの異なる複数のコン
タクト孔形成に関し、工程数を増加させることなしに、
浅いコンタクト孔が接続されるべき第１配線層を突き抜
けその第１配線層の下方に位置する導電層まで開孔し、
第２配線層と導電層の意図しない短絡を防止するコンタ
クト孔の形成を可能とする半導体装置とその製造方法を
提供することにある。
タクト孔形成に関し、工程数を増加させることなしに、
浅いコンタクト孔が接続されるべき第１配線層を突き抜
けその第１配線層の下方に位置する導電層まで開孔し、
第２配線層と導電層の意図しない短絡を防止するコンタ
クト孔の形成を可能とする半導体装置とその製造方法を
提供することにある。
【００１２】
【課題を解決するための手段】本発明は、半導体基板と
その半導体基板上に形成された配線層を覆う絶縁層に深
さの異なる複数のコンタクト孔を設ける工程において、
浅いコンタクト孔を開孔すべき配線層の下方にエッチン
グ速度の遅いダミー層を設けたことを特徴とする半導体
装置とその製造方法である。
その半導体基板上に形成された配線層を覆う絶縁層に深
さの異なる複数のコンタクト孔を設ける工程において、
浅いコンタクト孔を開孔すべき配線層の下方にエッチン
グ速度の遅いダミー層を設けたことを特徴とする半導体
装置とその製造方法である。
【００１３】
【作用】本発明は上述の構成により、まず、コンタクト
孔を形成したい複数の領域で絶縁膜のエッチングを行う
ことになる。浅いコンタクト孔の形成領域において配線
層が露出すると、配線層のエッチング速度が遅いため、
配線層はゆっくりエッチングされるが、配線層を突き抜
けるとエッチング速度が速くなる。深いコンタクト孔の
形成領域において接続すべき層が露出した時点で、浅い
コンタクト孔の底はダミー層にさしかかっている。深い
コンタクト孔の開孔を確実にするためのオーバーエッチ
ング状態では、浅いコンタクト孔の底はダミー層をゆっ
くりとエッチングしている。エッチングが停止した時点
で、深いコンタクト孔は接続すべき層まで開孔してお
り、浅いコンタクト孔の底はダミー層中にある。ダミー
層を設けたことにより浅いコンタクト孔の底が接続を意
図しない導電層まで達することを防ぐことが可能とな
り、十分なオーバーエッチングを行うことができるため
深いコンタクト孔も良好なコンタクトを得ることができ
る。
孔を形成したい複数の領域で絶縁膜のエッチングを行う
ことになる。浅いコンタクト孔の形成領域において配線
層が露出すると、配線層のエッチング速度が遅いため、
配線層はゆっくりエッチングされるが、配線層を突き抜
けるとエッチング速度が速くなる。深いコンタクト孔の
形成領域において接続すべき層が露出した時点で、浅い
コンタクト孔の底はダミー層にさしかかっている。深い
コンタクト孔の開孔を確実にするためのオーバーエッチ
ング状態では、浅いコンタクト孔の底はダミー層をゆっ
くりとエッチングしている。エッチングが停止した時点
で、深いコンタクト孔は接続すべき層まで開孔してお
り、浅いコンタクト孔の底はダミー層中にある。ダミー
層を設けたことにより浅いコンタクト孔の底が接続を意
図しない導電層まで達することを防ぐことが可能とな
り、十分なオーバーエッチングを行うことができるため
深いコンタクト孔も良好なコンタクトを得ることができ
る。
【００１４】
【実施例】以下本発明の一実施例における半導体装置及
びその製造方法について図面を参照しながら説明する。
びその製造方法について図面を参照しながら説明する。
【００１５】図１（ａ）〜（ｄ）は、本発明の実施例に
おけるコンタクトホール形成方法の工程断面図である。
図１において図２に示す従来例と同一箇所には同一符号
を付して説明を省略する。
おけるコンタクトホール形成方法の工程断面図である。
図１において図２に示す従来例と同一箇所には同一符号
を付して説明を省略する。
【００１６】図１（ａ）に示すように、シリコン基板11
上にシリコン基板11の表面の素子分離領域に選択酸化法
によって形成した厚さ350nmの素子分離酸化膜12と、素
子分離酸化膜12の形成されていない領域（素子形成領
域）に膜厚20nmのゲート酸化膜13とを形成する。
上にシリコン基板11の表面の素子分離領域に選択酸化法
によって形成した厚さ350nmの素子分離酸化膜12と、素
子分離酸化膜12の形成されていない領域（素子形成領
域）に膜厚20nmのゲート酸化膜13とを形成する。
【００１７】次に図１（ｂ）に示すように、膜厚200nm
のポリシリコン層をＣＶＤ法によって堆積し、フォトリ
ソグラフィ法及びドライエッチングによってゲート電極
22を形成する。この時、同一のポリシリコン層を用い、
第１コンタクト孔33の予定位置にもダミー層23を形成す
る。
のポリシリコン層をＣＶＤ法によって堆積し、フォトリ
ソグラフィ法及びドライエッチングによってゲート電極
22を形成する。この時、同一のポリシリコン層を用い、
第１コンタクト孔33の予定位置にもダミー層23を形成す
る。
【００１８】次に図１（ｃ）に示すように、イオン注入
法により拡散層21を形成した後、シリコン酸化膜12と、
ゲート酸化膜13と、ゲート電極22と、ダミー層23とを覆
うようにして膜厚50nmのＮＳＧからなる保護酸化膜14を
形成する。フォトリソグラフィ法及びドライエッチング
によって保護酸化膜14に容量電極コンタクト孔32を形成
した後、膜厚600nmのポリシリコン膜をＣＶＤ法によっ
て形成し、このポリシリコン膜からフォトリソグラフィ
法及びドライエッチングによって容量電極24を形成す
る。この後、保護酸化膜14と容量電極24とを覆うように
して、膜厚8nmの窒化シリコンからなる容量絶縁膜15を
ＣＶＤ法によって形成する。さらに容量絶縁膜15を覆う
ように膜厚150nmのポリシリコン膜をＣＶＤ法によって
形成し、このポリシリコン膜からフォトリソグラフィ法
及びドライエッチングによって容量対抗電極25を形成す
る。容量対抗電極25を形成するためのドライエッチング
を行うと、容量絶縁膜15では十分エッチングが止まらな
いため、容量対抗電極25のないところでは容量絶縁膜15
はエッチングされ保護酸化膜14が露出している。
法により拡散層21を形成した後、シリコン酸化膜12と、
ゲート酸化膜13と、ゲート電極22と、ダミー層23とを覆
うようにして膜厚50nmのＮＳＧからなる保護酸化膜14を
形成する。フォトリソグラフィ法及びドライエッチング
によって保護酸化膜14に容量電極コンタクト孔32を形成
した後、膜厚600nmのポリシリコン膜をＣＶＤ法によっ
て形成し、このポリシリコン膜からフォトリソグラフィ
法及びドライエッチングによって容量電極24を形成す
る。この後、保護酸化膜14と容量電極24とを覆うように
して、膜厚8nmの窒化シリコンからなる容量絶縁膜15を
ＣＶＤ法によって形成する。さらに容量絶縁膜15を覆う
ように膜厚150nmのポリシリコン膜をＣＶＤ法によって
形成し、このポリシリコン膜からフォトリソグラフィ法
及びドライエッチングによって容量対抗電極25を形成す
る。容量対抗電極25を形成するためのドライエッチング
を行うと、容量絶縁膜15では十分エッチングが止まらな
いため、容量対抗電極25のないところでは容量絶縁膜15
はエッチングされ保護酸化膜14が露出している。
【００１９】保護酸化膜14と容量対抗電極25とを覆うよ
うにして第１層間絶縁膜16となる膜厚350nmのＢＰＳＧ
をＣＶＤ法によって形成し熱処理によって平坦化する。
この後第１配線層26となる膜厚200nmのポリシリコン膜
をＣＶＤ法によって形成し、このポリシリコン膜からフ
ォトリソグラフィ法及びドライエッチングによって第１
配線層26を形成する。
うにして第１層間絶縁膜16となる膜厚350nmのＢＰＳＧ
をＣＶＤ法によって形成し熱処理によって平坦化する。
この後第１配線層26となる膜厚200nmのポリシリコン膜
をＣＶＤ法によって形成し、このポリシリコン膜からフ
ォトリソグラフィ法及びドライエッチングによって第１
配線層26を形成する。
【００２０】さらに第１配線層26を覆うようにして第２
層間絶縁膜17となる膜厚350nmのＢＰＳＧをＣＶＤ法に
よって形成し熱処理によって平坦化する。この後ＢＰＳ
Ｇからなる第２層間絶縁膜14の上にフォトレジスト膜41
を塗布し、フォトリソグラフィ法により第１コンタクト
孔31と第２コンタクト孔32の形成領域のフォトレジスト
膜を除去する。なお、以下の説明において、素子分離酸
化膜12、MOSFET31、拡散層21、ダミー層23、容量電極2
4、容量絶縁膜15、容量対向電極25、第１層間絶縁膜1
6、第１配線層26、第２層間絶縁膜17、フォトレジスト
膜41が形成されたシリコン基板11を以下ウェハ50と称す
る。
層間絶縁膜17となる膜厚350nmのＢＰＳＧをＣＶＤ法に
よって形成し熱処理によって平坦化する。この後ＢＰＳ
Ｇからなる第２層間絶縁膜14の上にフォトレジスト膜41
を塗布し、フォトリソグラフィ法により第１コンタクト
孔31と第２コンタクト孔32の形成領域のフォトレジスト
膜を除去する。なお、以下の説明において、素子分離酸
化膜12、MOSFET31、拡散層21、ダミー層23、容量電極2
4、容量絶縁膜15、容量対向電極25、第１層間絶縁膜1
6、第１配線層26、第２層間絶縁膜17、フォトレジスト
膜41が形成されたシリコン基板11を以下ウェハ50と称す
る。
【００２１】次に図１（ｄ）に示すように、ウェハ50を
反応性イオンエッチング（ＲＩＥ）装置内に導入しエッ
チングを行う。エッチングガスとしてはＣＨＦ3及びＯ2
を含有する混合ガスを用いた。本実施例ではＣＨＦ3及
びＯ2の流量はそれぞれ45sccm及び5sccmである。電極に
印加する電圧の周波数は13.56MHz、ＲＦパワーは350Wと
した。放電により一部がイオン化されたエッチングガス
はプラズマ状態となりＲＩＥ装置内に導入されたウェハ
と接触し、ウェハ上の第２層間絶縁膜17の内フォトレジ
スト膜41に覆われていない部分を高い異方性を持ってエ
ッチングした。
反応性イオンエッチング（ＲＩＥ）装置内に導入しエッ
チングを行う。エッチングガスとしてはＣＨＦ3及びＯ2
を含有する混合ガスを用いた。本実施例ではＣＨＦ3及
びＯ2の流量はそれぞれ45sccm及び5sccmである。電極に
印加する電圧の周波数は13.56MHz、ＲＦパワーは350Wと
した。放電により一部がイオン化されたエッチングガス
はプラズマ状態となりＲＩＥ装置内に導入されたウェハ
と接触し、ウェハ上の第２層間絶縁膜17の内フォトレジ
スト膜41に覆われていない部分を高い異方性を持ってエ
ッチングした。
【００２２】本エッチング条件では、第１層間絶縁膜16
及び第２層間絶縁膜17は毎分170nmエッチングされ、第
１配線層22及び第２配線層23は毎分30nmエッチングされ
る。また、素子分離酸化膜12とゲート酸化膜13と保護酸
化膜14はすべて毎分130nmエッチングされる。
及び第２層間絶縁膜17は毎分170nmエッチングされ、第
１配線層22及び第２配線層23は毎分30nmエッチングされ
る。また、素子分離酸化膜12とゲート酸化膜13と保護酸
化膜14はすべて毎分130nmエッチングされる。
【００２３】第２コンタクト孔34を形成する領域の平坦
化後の第１層間絶縁膜16及び第２層間絶縁膜17の膜厚は
それぞれ800nmと1000nmである。
化後の第１層間絶縁膜16及び第２層間絶縁膜17の膜厚は
それぞれ800nmと1000nmである。
【００２４】第２コンタクト孔34をちょうど開口するの
に必要なエッチング時間Ａは11.13分である。十分に開
孔するためには40%のオーバーエッチングが必要である
ため、第２コンタクト孔34を形成するためにエッチング
時間Ｔは15.58分となる。
に必要なエッチング時間Ａは11.13分である。十分に開
孔するためには40%のオーバーエッチングが必要である
ため、第２コンタクト孔34を形成するためにエッチング
時間Ｔは15.58分となる。
【００２５】第２コンタクト孔34を形成するのに必要な
時間だけ、第１コンタクト孔33もエッチングされる。第
１コンタクト孔33を形成する領域の平坦化後の第１層間
絶縁膜16及び第２層間絶縁膜17の膜厚はそれぞれ300nm
と300nmである。ダミー層23及び第１配線層26の膜厚
は、それぞれ200nmと200nmである。
時間だけ、第１コンタクト孔33もエッチングされる。第
１コンタクト孔33を形成する領域の平坦化後の第１層間
絶縁膜16及び第２層間絶縁膜17の膜厚はそれぞれ300nm
と300nmである。ダミー層23及び第１配線層26の膜厚
は、それぞれ200nmと200nmである。
【００２６】第１コンタクト孔33をちょうど開口するの
に必要なエッチング時間Ｂは1.76分である。第１コンタ
クト孔33を形成する領域ではまず第２層間絶縁膜17がエ
ッチングされる。第２層間絶縁膜17の膜厚は300nmであ
るため、1.76分で除去され、第１配線層26が露出する。
第１配線層26はさらに6.67分後（総放電時間8.43分）除
去され、第１層間絶縁膜16が露出する。第１層間絶縁膜
16はさらに1.76分後（総放電時間10.19分）除去され、
保護酸化膜14が露出する。保護酸化膜14はさらに0.38分
後（総放電時間10.57分）除去され、ダミー層23が露出
する。第２コンタクト孔34を形成するのに必要な時間は
15.58分であるので、15.58分と10.57分の差である5.01
分だけダミー層23がエッチングされる。
に必要なエッチング時間Ｂは1.76分である。第１コンタ
クト孔33を形成する領域ではまず第２層間絶縁膜17がエ
ッチングされる。第２層間絶縁膜17の膜厚は300nmであ
るため、1.76分で除去され、第１配線層26が露出する。
第１配線層26はさらに6.67分後（総放電時間8.43分）除
去され、第１層間絶縁膜16が露出する。第１層間絶縁膜
16はさらに1.76分後（総放電時間10.19分）除去され、
保護酸化膜14が露出する。保護酸化膜14はさらに0.38分
後（総放電時間10.57分）除去され、ダミー層23が露出
する。第２コンタクト孔34を形成するのに必要な時間は
15.58分であるので、15.58分と10.57分の差である5.01
分だけダミー層23がエッチングされる。
【００２７】ダミー層23のエッチング速度は毎分30nmで
あるので、ダミー層は150nmエッチングされる。第１コ
ンタクト孔33の底が接続されるべき第１配線層26の上端
に達してからその第１配線層26の下端に達する時間Ｃは
6.67分であり、第１コンタクト孔33の底が接続されるべ
き第１配線層26の下端に達してからその第１配線層26の
下方に位置するダミー層23の上端に達する時間Ｄは2.14
分であり、第１コンタクト孔33の底がダミー層23の上端
からそのダミー層23の下端に達する時間Ｅは6.67分であ
り、第１コンタクト孔33の底がダミー層23の下端からそ
のダミー層23の下方に位置する接続を望まない導電層で
あるシリコン基板11の上端に達する時間Ｆは2.69分とな
る。この場合、Ｔ＞ＡかつＴ＞ＢかつＴ＜Ｂ＋Ｃ＋Ｄ＋
Ｅ＋Ｆなる条件を満たす層間絶縁膜、配線層、ダミー層
の材料及び膜厚となっている。
あるので、ダミー層は150nmエッチングされる。第１コ
ンタクト孔33の底が接続されるべき第１配線層26の上端
に達してからその第１配線層26の下端に達する時間Ｃは
6.67分であり、第１コンタクト孔33の底が接続されるべ
き第１配線層26の下端に達してからその第１配線層26の
下方に位置するダミー層23の上端に達する時間Ｄは2.14
分であり、第１コンタクト孔33の底がダミー層23の上端
からそのダミー層23の下端に達する時間Ｅは6.67分であ
り、第１コンタクト孔33の底がダミー層23の下端からそ
のダミー層23の下方に位置する接続を望まない導電層で
あるシリコン基板11の上端に達する時間Ｆは2.69分とな
る。この場合、Ｔ＞ＡかつＴ＞ＢかつＴ＜Ｂ＋Ｃ＋Ｄ＋
Ｅ＋Ｆなる条件を満たす層間絶縁膜、配線層、ダミー層
の材料及び膜厚となっている。
【００２８】図１（ｅ）に示すように、第１コンタクト
孔33と第２コンタクト孔34とを形成した後、アルミニウ
ムを堆積し、フォトリソグラフィ法及びドライエッチン
グ法を用いて第２配線層27を形成する。
孔33と第２コンタクト孔34とを形成した後、アルミニウ
ムを堆積し、フォトリソグラフィ法及びドライエッチン
グ法を用いて第２配線層27を形成する。
【００２９】こうして作製した半導体装置では、浅いコ
ンタクト孔の底が接続を意図しない導電層に達すること
を防止することができ、上部配線層とコンタクト孔に露
出したシリコン基板もしくは配線層との間で良好なコン
タクトを得ることができた。
ンタクト孔の底が接続を意図しない導電層に達すること
を防止することができ、上部配線層とコンタクト孔に露
出したシリコン基板もしくは配線層との間で良好なコン
タクトを得ることができた。
【００３０】なお、本実施例では、エッチング装置とし
て、ＲＩＥ装置を用いたが、３電極方式のＲＩＥ装置、
ＥＣＲ−ＲＩＥ装置、マグネトロンＲＩＥ装置、ナロー
ギャップ方式のＲＩＥ装置等を用いても同様のエッチン
グを行うことができる。
て、ＲＩＥ装置を用いたが、３電極方式のＲＩＥ装置、
ＥＣＲ−ＲＩＥ装置、マグネトロンＲＩＥ装置、ナロー
ギャップ方式のＲＩＥ装置等を用いても同様のエッチン
グを行うことができる。
【００３１】なお、本実施例では、エッチングガスとし
て、ＣＨＦ3及びＯ2を用いたが、少なくとも一つのＣ−
Ｆ結合もつガスとＨを含むガスを用いても同様のエッチ
ングを行うことができる。
て、ＣＨＦ3及びＯ2を用いたが、少なくとも一つのＣ−
Ｆ結合もつガスとＨを含むガスを用いても同様のエッチ
ングを行うことができる。
【００３２】なお、本実施例では、第１層間絶縁膜16及
び第２層間絶縁膜17として単層のＢＰＳＧを用いたが、
第１層間絶縁膜16及び第２層間絶縁膜17として、ＣＶＤ
法によって成膜された酸化珪素膜、熱酸化による酸化珪
素膜、ＣＶＤ法による酸化窒化珪素膜、ＣＶＤ法による
窒化珪素膜等の単層膜、及びこれらの２つ以上の膜から
なる多層膜を用いてもよい。
び第２層間絶縁膜17として単層のＢＰＳＧを用いたが、
第１層間絶縁膜16及び第２層間絶縁膜17として、ＣＶＤ
法によって成膜された酸化珪素膜、熱酸化による酸化珪
素膜、ＣＶＤ法による酸化窒化珪素膜、ＣＶＤ法による
窒化珪素膜等の単層膜、及びこれらの２つ以上の膜から
なる多層膜を用いてもよい。
【００３３】なお、本実施例では、ダミー層としてポリ
シリコンを用いたが、アルミニウムやタングステンなど
を主成分とする金属、各種シリサイド等の半導体装置製
造工程で積層される単層膜または多層膜をダミー層とし
て用いてもよい。
シリコンを用いたが、アルミニウムやタングステンなど
を主成分とする金属、各種シリサイド等の半導体装置製
造工程で積層される単層膜または多層膜をダミー層とし
て用いてもよい。
【００３４】なお、本実施例では、第１層間絶縁膜16と
第２層間絶縁膜17の２つの層間絶縁膜を用いたが、配線
層と層間絶縁膜は３層以上の構成としてもよい。３層以
上の構成とした場合、ダミー層は下方に位置する任意の
配線層の一部を利用することができる。
第２層間絶縁膜17の２つの層間絶縁膜を用いたが、配線
層と層間絶縁膜は３層以上の構成としてもよい。３層以
上の構成とした場合、ダミー層は下方に位置する任意の
配線層の一部を利用することができる。
【００３５】なお、本実施例では、コンタクト孔を形成
する際に単一の条件でエッチングを行ったが、複数の条
件でエッチングを行ってもよい。
する際に単一の条件でエッチングを行ったが、複数の条
件でエッチングを行ってもよい。
【００３６】
【発明の効果】本発明によれば、深さの異なる複数のコ
ンタクト孔を形成する場合において、深いコンタクト孔
を開孔する間に、浅いコンタクト孔の底が接続されるべ
き配線層を突き抜け、下方に位置する導電層まで開孔
し、開孔後の配線工程によって、上部にある配線層と下
部にある導線層が短絡し、半導体装置に形成される回路
の動作に不都合が生じることを防止することができる。
ンタクト孔を形成する場合において、深いコンタクト孔
を開孔する間に、浅いコンタクト孔の底が接続されるべ
き配線層を突き抜け、下方に位置する導電層まで開孔
し、開孔後の配線工程によって、上部にある配線層と下
部にある導線層が短絡し、半導体装置に形成される回路
の動作に不都合が生じることを防止することができる。
【００３７】また、配線層のエッチング速度に対する層
間絶縁膜のエッチング速度の比が小さい従来からあるエ
ッチング装置やエッチング条件を用いても上記不都合な
回路の短絡を防止することができ、経済的効果が大き
い。
間絶縁膜のエッチング速度の比が小さい従来からあるエ
ッチング装置やエッチング条件を用いても上記不都合な
回路の短絡を防止することができ、経済的効果が大き
い。
【００３８】さらに、深さの異なるコンタクトホールを
最小回数のフォトリソグラフィ工程、成膜工程によって
形成することができるため、半導体集積回路を高歩留ま
り生産することができ、その実用的効果は極めて大き
い。
最小回数のフォトリソグラフィ工程、成膜工程によって
形成することができるため、半導体集積回路を高歩留ま
り生産することができ、その実用的効果は極めて大き
い。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置とその製造
方法の工程断面図
方法の工程断面図
【図２】従来例における半導体装置とその製造方法の工
程断面図
程断面図
１１ シリコン基板 １２ 素子分離酸化膜 １３ ゲート酸化膜 １４ 保護酸化膜 １６ 第１層間絶縁膜 １７ 第２層間絶縁膜 ２１ 拡散層 ２２ ゲート電極 ２３ ダミー層 ２６ 第１配線層 ２７ 第２配線層 ３１ MOSFET ３３ 第１コンタクト孔 ３４ 第２コンタクト孔 ４１ フォトレジスト膜 ５０ ウェハ
Claims (3)
- 【請求項１】半導体基板とその半導体基板上に形成され
た配線層とその配線層を覆う層間絶縁層とを備えた半導
体装置の製造工程中に、前記半導体基板、あるいは前記
配線層に達する深さの異なる複数のコンタクト孔を前記
層間絶縁層に形成する半導体装置であって、 浅いコンタクト孔が接続されるべき配線層の下方に、前
記層間絶縁膜のエッチング速度よりも小さいエッチング
速度となる一層もしくは複数層のダミー層を設けたこと
を特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置であって、前記
ダミー層を形成する工程を新たに付与することなしに、
従来工程中のパターンニングを有する任意の層の一部を
パターンニングしダミー層とすることを特徴とする半導
体装置。 - 【請求項３】半導体基板とその半導体基板上に形成され
た配線層とその配線層を覆う層間絶縁層とを備えた半導
体装置の製造工程中に、前記半導体基板、あるいは前記
配線層に達する深さの異なる複数のコンタクト孔を前記
層間絶縁層に形成する半導体装置において、 最も深いコンタクト孔をエッチングによって形成するの
に必要な時間をＡ、浅いコンタクト孔の底が接続される
べき配線層の上端に達する時間をＢ、前記浅いコンタク
ト孔の底が接続されるべき配線層の上端に達してからそ
の配線層の下端に達する時間をＣ、前記浅いコンタクト
孔の底が接続されるべき配線層の下端に達してからその
配線層の下方に位置するダミー層の上端に達する時間を
Ｄ、前記浅いコンタクト孔の底が前記ダミー層の上端か
らそのダミー層の下端に達する時間をＥ、前記浅いコン
タクト孔の底が前記ダミー層の下端からそのダミー層の
下方に位置する接続を望まない導電層の上端に達する時
間をＦとし、エッチングに要する時間をＴとした場合
に、Ｔ＞ＡかつＴ＞ＢかつＴ＜Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆなる
条件を、層間絶縁膜、配線層、ダミー層の材料及び膜厚
の組合せによって満足すること、または、コンタクト孔
形成時に使用するエッチング条件によって満足すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30335992A JP3278933B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30335992A JP3278933B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151456A true JPH06151456A (ja) | 1994-05-31 |
| JP3278933B2 JP3278933B2 (ja) | 2002-04-30 |
Family
ID=17920038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30335992A Expired - Fee Related JP3278933B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278933B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039001A1 (de) * | 1989-12-06 | 1991-06-13 | Ricoh Kk | Papierwiederzufuehrvorrichtung in einem kopierer fuer beidseitigen kopierbetrieb |
| US6034436A (en) * | 1996-11-28 | 2000-03-07 | Nec Corporation | Semiconductor device having an improved through-hole structure |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7560763B2 (en) | 2005-05-16 | 2009-07-14 | Oki Semiconductor Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
-
1992
- 1992-11-13 JP JP30335992A patent/JP3278933B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039001A1 (de) * | 1989-12-06 | 1991-06-13 | Ricoh Kk | Papierwiederzufuehrvorrichtung in einem kopierer fuer beidseitigen kopierbetrieb |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| US6034436A (en) * | 1996-11-28 | 2000-03-07 | Nec Corporation | Semiconductor device having an improved through-hole structure |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7560763B2 (en) | 2005-05-16 | 2009-07-14 | Oki Semiconductor Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3278933B2 (ja) | 2002-04-30 |
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