CN101383336A - 半导体器件的金属布线及其形成方法 - Google Patents

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Abstract

本发明涉及半导体金属布线及其形成方法，根据形成半导体器件的金属布线的方法，形成高度低于接触孔的接触塞，所述接触孔形成在层间绝缘层上，然后在接触塞和层间绝缘层上形成金属布线以完全地填充接触孔的内部，降低了工艺难度、确保了可重现性并改进了电性能。

Description

半导体器件的金属布线及其形成方法
相关申请的交叉引用
本发明要求2007年9月6日提交的韩国专利申请10-2007-90290的优先权，其公开内容通过引用并入本文。
技术领域
本发明涉及半导体器件的金属布线及其形成方法，更具体涉及具有低电阻的半导体器件的金属布线及其形成方法，以改进电特性。
背景技术
通常，在半导体器件上形成金属布线用于电连接形成在半导体衬底上的晶体管或存储单元与周边电路。金属布线形成在层间绝缘层上并通过接触塞连接晶体管或周边电路。在层间绝缘层上形成接触孔然后在接触孔内形成接触塞。随着半导体器件集成程度变得越来越高，接触孔的宽度变得越来越窄。接触孔的深度保持恒定时，其宽度变得更窄，所以宽深比增加。结果，在用导电物质填充接触孔以在接触孔内形成接触塞时可以形成空隙。随着接触孔的宽度变得越来越窄，接触孔内部由空隙占据的比率增加。因此，接触塞的电阻增加。此外，在实施化学和机械抛光工艺时暴露所述空隙，使得形成导电材料层以填充接触孔，和导电材料仅保留在接触孔内部。另外，包含在用于抛光工艺的浆料中的H2O2渗入空隙，并因此可能过度地除去导电材料层。在这种情况下，在后续工艺中，金属布线异常地连接到接触塞，因此电阻急剧增加，或金属布线没有连接到接触塞并因此导致失效。
发明内容
根据本发明中公开的半导体衬底的金属布线和其形成方法，形成高度低于接触孔的接触塞，所述接触孔形成在层间绝缘层上，然后在接触塞和层间绝缘层上形成金属布线。所述方法和装置可具有一种或多种优点，比如完全地填充接触孔的内部，降低工艺难度，确保可重现性，和改进一种或多种电性能。
根据本发明一个实施方案的半导体衬底的金属布线包括形成在半导体衬底上方的层间绝缘层上并暴露接合区(bonding region)的接触孔、形成在接触孔内部并高度低于层间绝缘层的接触塞、形成在层间绝缘层上并填充接触塞顶部上的接触孔的金属布线、和形成在接触塞和金属布线之间的接合层。
金属布线优选还包括形成在层间绝缘层与半导体衬底之间的蚀刻掩模。
金属布线优选还包括形成在接触塞与层间绝缘层之间的阻挡金属层。
优选，在接触孔内接触塞的中部是凹的并且其边缘向上突出。
接合层优选为非晶态，并且包括金属硅化物层。金属硅化物层优选是非晶金属硅化物层，和包括硅化钨层。
根据本发明一个实施方案的形成半导体衬底的金属布线的方法包括以下步骤：在半导体衬底上方在层间绝缘层中形成接触孔，在接触孔内部形成高度低于层间绝缘层的接触塞，在包括接合层的半导体衬底上形成第一导电层以填充接触塞上的接触孔，和通过图案化第一导电层和接合层来形成电连接接触塞的金属布线。
优选还在层间绝缘层与半导体衬底之间形成蚀刻掩模。
形成接触塞的步骤还优选包括在半导体衬底上形成第二导电层以填充接触孔，和蚀刻在层间绝缘层上的第二导电层以使其仅保留在接触孔内部。
第二导电层优选包括钨。
优选使用回蚀刻工艺来实施蚀刻步骤，优选对第二导电层过度实施蚀刻工艺，以使其在低于层间绝缘层的高度处保留在接触孔内部。
优选地，在形成第二导电层之前，实施沿包括接触塞的层间绝缘层表面形成阻挡金属层的步骤。
优选实施蚀刻工艺直到除去层间绝缘层上的阻挡金属层，并优选在优选蚀刻第二导电层多于阻挡金属层的条件下实施所述蚀刻工艺。
优选通过蚀刻工艺将第二导电层的顶部蚀刻为凹型。
接触塞优选保留为层间绝缘层高度的10％～30％。
优选接合层形成为非晶态。接合层优选包括金属硅化物层。金属硅化物层优选包括硅化钨层。优选使用PVD方法形成接合层。
优选使用PVD方法形成第一导电层，并且第一导电层优选包含钨。优选在相同的沉积设备中并通过相同的工艺原位形成接合层和第一导电层。
优选使在其上形成有保护层的第一导电层图案化。优选由相同的材料形成接触塞和第一导电层，接触孔优选形成在周边电路接合区和源极接触塞的顶部上。
如上所述，接触塞优选形成为高度低于接触孔的高度，所述接触孔形成在层间绝缘层上，然后在接触塞和层间绝缘层上形成金属布线以完全填充接触孔的内部，从而提供一种或多种优点，例如降低工艺难度、确保可重现性、和改进一种或多种电性能。
尤其是，在一个实施方案中，在形成接触塞时可以省略化学和机械抛光工艺，因此可以避免接触塞的过度抛光。此外，在相同的或其它实施方案中，可以使用金属布线下的金属硅化物层降低金属布线的表面电阻。
以下将参考附图描述本发明的优选实施方案。然而，本发明不局限于后面公开的实施方案，并且可以以不同的形式实施，因此本发明的范围不限于以下的实施方案。本发明的范围由权利要求限定。
同时，当描述一层在另一层“上”时，一层可直接接触另一层或半导体衬底，或可以在其间插入一个或多个其它的层。另外，在附图中，为方便解释，放大每个层的厚度和尺寸。在附图中，相同的附图标记表示相同的元件。
附图说明
附图提供对本发明的进一步理解并引入作为本申请的一部分，附图说明本发明的实施方案，并与说明书一起辅助解释本发明的原理。附图中：
图1A～1H是说明根据本发明实施方案的一种形成半导体器件的金属布线的方法的截面图。
具体实施方式
现在将详细说明本发明的优选实施方案，其实施例在附图中说明。
参考图1A，在半导体衬底101的隔离区元件上形成隔离层元件103，并在有源区的一部分上形成接合区105和晶体管或存储单元的栅极(未显示)。隔离层元件103优选形成在浅沟槽隔离(STI)结构中。
在NAND快闪存储器元件的情况下，在单元区上平行形成多个隔离层元件103，有源区限定为隔离层元件103之间的半导体衬底101。另外，在半导体衬底101上形成多个字线和选择线(未显示)，以与隔离层元件103相交，并在字线和选择线之间的半导体衬底101上形成接合区105。图1A所示的接合区105可以是形成在NAND快闪存储器元件的漏极选择线之间的漏极。
随后在包括接合区105的半导体衬底101上形成蚀刻掩模107和第一层间绝缘层109。形成蚀刻掩模107，以在后续用于形成接触孔的蚀刻工艺中发生对准误差时，避免暴露栅极、字线或选择线，并且蚀刻掩模107称为自对准接触(SAC)绝缘层。该蚀刻掩模107具有与第一层间绝缘层109不同的蚀刻选择比，并可以形成为氮化物层。
然后，随后除去第一层间绝缘层109和蚀刻掩模107，直到暴露接合区105的程度以形成接触孔111。因为在NAND快闪存储器元件的情况下，在元件隔离层103之间的半导体衬底101上重复形成漏极105，接触孔111可以以恒定间隔成行地形成接触孔111。另外，在NAND快闪存储器元件的情况下，在形成第一层间绝缘层109之前，首先形成源极接触塞(当前截面图中未显示)，在源极接触塞上形成接触孔111并因此也可以暴露源极接触塞。此外，在周边电路区域中，也可以暴露周边电路。形成源极接触塞的工艺是现有技术已知的，省略其详细说明。
参考图1B，在包括暴露于接触孔111底部的接合区105的第一层间绝缘层109上形成阻挡金属层113。阻挡金属层113优选是由Ti或TiN形成的单膜，然而，其可包括含有Ti或TiN的层合膜。
参考图1C，在阻挡金属层113上形成第一导电层115以完全填充接触孔111。第一导电层115可以由铜、铝、钨、铂或钌形成，以下将描述使用钨的情况。优选使用具有极好的阶梯覆盖性的CVD方法、LP-CVD方法或PE-CVD方法形成第一导电层115，而不是PVD方法。当使用CVD方法形成第一导电层115时，在形成第一导电层115的过程中在接触孔111的顶部边缘上可发生悬垂(over hang)(未显示)，因此可在接触孔111的内部被第一导电层115填充之前，覆盖接触孔111的入口。结果，可在接触孔111的内部形成空隙或接缝。
参考图1D，部分除去第一层间绝缘层109上的第一导电层115并蚀刻以仅保留在接触孔111内部，形成由第一导电层材料制成的接触塞115a。在NAND快闪存储器元件的情况下，接触塞115a成为漏极接触塞。
可以使用化学和机械抛光工艺，以除去第一层间绝缘层109上的第一导电层115。然而，在抛光第一导电层115时，可能暴露空隙并且用于抛光工艺的浆料中的H2O2可接触通过空隙而大面积暴露的第一导电层115，因此会过度地除去第一导电层115。
为避免这种过度移除，优选回蚀刻第一导电层115。优选过度实施第一导电层115的回蚀刻工艺以除去第一层间绝缘层109上的阻挡金属层113。可在除去第一层间绝缘层109上的阻挡金属层113时结束第一导电层115的回蚀刻工艺。因为阻挡金属层113具有与第一导电层115不同的蚀刻选择比，在除去阻挡金属层113时，在接触孔111内部蚀刻更大量的第一导电层115的上部。如上所述，在接触孔111内部蚀刻第一导电层115的上部，仅在接触孔111的下部形成接触塞115a。更具体地说，对于接触塞115a，优选设定回蚀刻工艺的工艺条件，以在从整个半导体衬底101的表面比较接触塞115a中部高度和第一层间绝缘层109顶部高度时，将接触塞115a形成为第一层间绝缘层109高度的10％～30％。可以控制蚀刻气体的类型或供应流体的量等。
同时，在回蚀刻第一导电层115时，如果第一导电层115内部存在的空隙(接缝)被暴露以在其中部形成沟槽，而第一导电层115保留在接触孔111的侧壁上。因此，阻挡金属层113由第一导电层115所保护并因此保留在接触孔111的基本所有的侧壁上。
参考图1E，在包括接触塞115a的第一层间层109上形成接合层117。接合层117可以形成为金属硅化物层，在接触塞115a由钨形成的情况下，接合层117优选形成为硅化钨层。此外，优选使用PVD方法以非晶态形成接合层117。形成接合层117的目的和使用PVD的理由描述如下。
参考图1F，在包括接合层117的半导体衬底101上形成第二导电层119和保护层121。第二导电层119用于补偿由于过度回蚀刻工艺导致的接触塞115a降低的高度，并用以形成金属布线(或位线)。另外，保护层121用于避免在第二导电层119的后续蚀刻工艺中第二导电层119的蚀刻损失(尤其是等离子体损伤)。
第二导电层119可以由铜、铝、钨、铂或钌形成，并且优选由与接触塞115a相同的材料(尤其是钨)形成。另外，优选第二导电层119形成为厚度足以完全填充接触塞115a上的接触孔111，并且厚厚地沉积在第一层间绝缘层109上。例如，使用PVD方法形成第二导电层119，以约
Figure A200710301883D00101
的厚度沉积在第一层间绝缘层109上。当利用现有的技术中的PVD法形成接合层117时，可以在相同的沉积设备中原位连续地形成接合层117和第二导电层119。
当使用PVD方法形成接合层117时，可形成为非晶态以改善与接触塞115a的接合，然后第二导电层119可以原位形成在接合层117上，以形成具有低表面电阻的第二导电层119。当使用PVD方法形成第二导电层119时，由于其形成在非晶态的接合层117上，与没有接合层117而形成第二导电层的情况相比，第二导电层119的晶粒尺寸增加以减小电阻。
同时，保护层可以形成为氮化物层，当使用PVD方法形成时，其可与第二导电层119一起原位形成。
参考图1G，通过蚀刻工艺来图案化保护层121和第二导电层119，以形成金属布线(或位线)119a。暴露出金属布线119a之间的第一层间绝缘层109。
参考图1H，在包括金属布线119a的第一层间绝缘层109上形成第二层间绝缘层123。第二层间绝缘层123可以形成为具有足以完全覆盖金属布线119a的厚度。
随着如上所述形成金属布线，在层间绝缘层109的接触孔111内部形成接触塞115a，该接触塞115a连接接合区105并具有比层间绝缘层109低的高度。接触塞115a可以以如下方式形成：塞的顶部是凹的。另外，在层间绝缘层109上形成金属布线119a以完全填充接触塞115a上的接触孔111。

Claims (25)

1.一种半导体器件的金属布线，包括:
接触孔，所述接触孔形成在半导体衬底上的层间绝缘层中并暴露接合区；
接触塞，所述接触塞形成在所述接触孔内部并具有低于所述层间绝缘层的高度；
金属布线，所述金属布线形成在所述层间绝缘层上并填充所述接触塞顶部上的所述接触孔；和
接合层，所述接合层形成在所述接触塞和金属布线之间。
2.权利要求1的半导体器件的金属布线，还包括形成在所述接触塞与层间绝缘层之间的阻挡金属层。
3.权利要求1的半导体器件的金属布线，其中在所述接触孔中，所述接触塞的中部是凹的并且其边缘向上突出。
4.权利要求1的半导体器件的金属布线，其中所述接合层是非晶态的。
5.权利要求1的半导体器件的金属布线，其中所述接合层包括金属硅化物层。
6.权利要求5的半导体器件的金属布线，其中所述金属硅化物层是非晶态金属硅化物层。
7.权利要求5的半导体器件的金属布线，其中所述金属硅化物层包括硅化钨层。
8.一种形成半导体衬底的金属布线的方法，包括以下步骤:
在具有接合层的半导体衬底上方在层间绝缘层上形成接触孔；
在所述接触孔的内部形成接触塞，所述接触塞的高度低于所述层间绝缘层的高度；
在包括所述接合层的所述半导体衬底上形成第一导电层，以填充所述接触塞上的接触孔；和
通过图案化所述第一导电层和所述接合层形成电连接所述接触塞的金属布线。
9.权利要求8的形成半导体衬底的金属布线的方法，其中形成所述接触塞的步骤包括:
在所述半导体衬底上形成第二导电层以填充所述接触孔；和
蚀刻所述层间绝缘层上的所述第二导电层以使其仅保留在所述接触孔内部。
10.权利要求9的形成半导体衬底的金属布线的方法，包括形成包含钨的材料的所述第二导电层。
11.权利要求9的形成半导体衬底的金属布线的方法，包括使用回蚀刻工艺来实施所述蚀刻步骤。
12.权利要求9的形成半导体衬底的金属布线的方法，包括过度对所述第二导电层实施蚀刻工艺，以使其在低于所述层间绝缘层的高度处保留在所述接触孔内部。
13.权利要求9的形成半导体衬底的金属布线的方法，还包括在形成所述第二导电层之前沿包括所述接触塞的所述层间绝缘层的表面形成阻挡金属层。
14.权利要求13的形成半导体衬底的金属布线的方法，包括实施所述蚀刻工艺直到除去所述层间绝缘层上的所述阻挡金属层。
15.权利要求14的形成半导体衬底的金属布线的方法，包括蚀刻所述第二导电层多于所述阻挡金属层。
16.权利要求9的形成半导体衬底的金属布线的方法，包括将所述第二导电层的顶部蚀刻为凹型。
17.权利要求8的形成半导体衬底的金属布线的方法，包括使所述接合层形成为非晶态。
18.权利要求17的形成半导体衬底的金属布线的方法，包括形成包含金属硅化物层的材料的接合层。
19.权利要求18的形成半导体衬底的金属布线的方法，其中所述金属硅化物层包括硅化钨层。
20.权利要求8的形成半导体衬底的金属布线的方法，包括使用PVD方法形成所述接合层。
21.权利要求8的形成半导体衬底的金属布线的方法，包括使用PVD方法形成所述第一导电层。
22.权利要求21的形成半导体衬底的金属布线的方法，包括形成包含钨的材料的所述第一导电层。
23.权利要求8的形成半导体衬底的金属布线的方法，包括在相同的沉积设备中并使用相同的工艺原位形成所述接合层和所述第一导电层。
24.权利要求9的形成半导体衬底的金属布线的方法，包括使其上形成有保护层的所述第一导电层图案化。
25.权利要求9的形成半导体衬底的金属布线的方法，包括由相同的材料形成所述接触塞和所述第一导电层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104203554A (zh) * 2012-02-21 2014-12-10 克里斯蒂安·托迪耶 用于在由片材组成的物体的褶缝、凹陷部分、和边缘表面上产生设计和凸起图案的方法
CN105990120A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
WO2022198674A1 (zh) * 2021-03-26 2022-09-29 华为技术有限公司 芯片、电子设备、膜层穿孔的形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942078B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US9299643B2 (en) * 2008-09-29 2016-03-29 Cypress Semiconductor Corporation Ruthenium interconnect with high aspect ratio and method of fabrication thereof
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
JP2012256671A (ja) * 2011-06-08 2012-12-27 Toshiba Corp 半導体装置およびその製造方法
KR101684916B1 (ko) 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184148B1 (ko) * 1996-06-12 1999-04-15 문정환 금속배선 형성방법
KR100256252B1 (ko) * 1996-12-27 2000-05-15 김영환 반도체 장치의 금속배선 형성방법
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
KR100876532B1 (ko) * 2004-08-27 2008-12-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100689679B1 (ko) * 2005-09-22 2007-03-09 주식회사 하이닉스반도체 반도체 소자 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104203554A (zh) * 2012-02-21 2014-12-10 克里斯蒂安·托迪耶 用于在由片材组成的物体的褶缝、凹陷部分、和边缘表面上产生设计和凸起图案的方法
CN105990120A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105990120B (zh) * 2015-02-17 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
WO2022198674A1 (zh) * 2021-03-26 2022-09-29 华为技术有限公司 芯片、电子设备、膜层穿孔的形成方法

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