JP3671751B2 - 半導体装置およびその使用方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電力変換装置などに使用される電力用半導体装置（以下パワーデバイスと記す）特に、絶縁ゲートバイポーラトランジスタ、ＭＯＳ電界効果トランジスタ（以下それぞれＩＧＢＴ、ＭＯＳＦＥＴと記す）等の電圧制御型のパワーデバイスで、保護・制御等に使用される出力電圧の検出手段を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来、パワーデバイスの保護・制御等は、回路としておこなうのが一般的であった。図３は、過電流保護機能を備えたパワーデバイス駆動回路の一例の回路図である。
【０００３】
２０はパワーデバイスとしてのＩＧＢＴであり、主電流はコレクタ端子２１とエッミタ端子２２間に流れる。２３は電流を制御するためのＩＧＢＴのゲート端子２３である。コレクタ端子２１にカソードが接続されている高耐圧ダイオード２４のアノードには、エッミタ端子２２に対して正の電圧が電源３１により定電流源２５を介して印加されている。コンパレータ２７は、高耐圧ダイオード２４のアノードの電位を検出し、参照電源２８の電圧と比較して制御回路２９に検出信号を送出する。
【０００４】
次に過電流保護の動作を説明する。ＩＧＢＴ２０に電流が流れると、ＩＧＢＴ２０のエミッタ−コレクタ間電圧はＩＧＢＴの特性で決まる所定のオン電圧となる。定電流源２５の電源３１の電圧が、そのオン電圧と高耐圧ダイオード２４の順方向電圧との和より高い場合には、定電流源２５から高耐圧ダイオード２４を通してＩＧＢＴ２０のコレクタに電流が流れる。
【０００５】
この電流を主電流より十分小さく設定しておけば、高耐圧ダイオード２４のアノード電位はＩＧＢＴ２０のオン電圧より高耐圧ダイオード２４の順方向電圧分だけ高い値にクランプされる。
【０００６】
従って高耐圧ダイオード２４のアノードの電位を検出すれば、ＩＧＢＴ２０のオン電圧が検出できる。もし、過電流などによりＩＧＢＴ２０のオン電圧が上昇し、高耐圧ダイオード２４のアノード電位が上昇して、参照電源２８以上の電圧になると、コンパレータ２７の出力は反転し、これを過電流信号として制御回路２９に送出する。
【０００７】
制御回路２９は、過電流信号を受けるとＩＧＢＴ２０を遮断するが、通常の遮断時に比較して過大な電流を遮断することから、過大なdi/dtによるサージ電圧の発生を押さえるため、遮断を緩やかにおこなういわゆるソフト遮断をおこなう。
【０００８】
また、図示していない負荷の短絡などにより過電流が流れてＩＧＢＴ２０のコレクタ電圧が数１００Ｖまで上昇した場合、高電圧ダイオード２４は逆方向バイアスとなるため、高耐圧ダイオード２４のアノード電位は電源３１の電圧となり、この場合も同様にＩＧＢＴ２０の遮断を行うことができる。その場合コンパレータ２７の入力電圧は、理想的には電源３１の電圧以上にはならないため、過電圧によりゲート等が破壊されることを防止できる。これはオフ時も同様であるがＩＧＢＴはすでにオフ状態であるので遮断を行う必要はない。
【０００９】
また、図示されていない並列接続された還流ダイオードがあるような応用分野では、ＩＧＢＴ２０がオフ状態であっても、還流モードにおいてはＩＧＢＴ２０に印加される電圧が低い（一般に並列ダイオードの還流モードでは電圧は数Ｖ程度の負の値）場合にもコレクタ電位にアノード電位は追従するため、実際にコレクタに印加されている電圧を検出することが可能であり、制御のために還流モードかどうか検出する必要がある場合に有効な検出方法である。これは、過電流保護に通常使用されているセンスＩＧＢＴ方式による電流検出では得られない機能である。
【００１０】
【発明が解決しようとする課題】
近年パワーデバイスと制御、保護回路を一つのパッケージにいれたインテリジェントパワーモジュール（ＩＰＭ）化が急速に進んでいる。
特にモーター制御の分野では３相インバータの主回路と制御・保護回路を１パッケージにおさめて６イン１パッケージが主流を占めている。６イン１パッケージでは、ＩＧＢＴ等のスイッチング素子６個、還流ダイオード６個の計１２個のパワーデバイスを１個のパッケージに入れ、さらにドライブ回路も同一のパッケージに入れ込まれる。
【００１１】
ドライブ回路は近年ＩＣ化されパッケージの小型化が図られているが、高圧ダイオードは高耐圧が必要なため、通常のＩＣプロセスでは形成できず、特殊で高価なプロセスを使用する必要があった。従って、従来技術では高耐圧ダイオードはディスクリート素子で構成されており、高耐圧ダイオードが６個必要であるため、パッケージの小型化を妨げていた。
【００１２】
また、高耐圧ダイオードをディスクリート素子で構成した場合、パッドサイズ等の制約から、図３に破線で示した接合容量３２が大きく、コレクタ電位の上昇に伴い電圧上昇率（dV/dt）に依存する変位電流が流れ、コンパレータ２７に過大な電圧が印加されるなどの不都合があった。
【００１３】
これを防止するにはコンデンサ２６を挿入して接合容量３２とコレクタ電圧を分圧する、保護用定電圧ダイオード３３を挿入するなどの対策が必要であったが、これらはいずれも制御・保護用ＩＣの面積増大と検出時間遅れの原因となる。
【００１４】
また、放射ノイズの低減などを目的としてターンオン、ターンオフ時のドライブインピーダンスを切り替えるなどの制御を行うことが実施されているが、そのような場合にパワーデバイスの状態をフィードバックするために、パワーデバイスの出力電圧を検出しようとした場合は時間遅れが問題となるため、そのような用途には使えないなどの問題があった。
【００１５】
更に、保護・制御等をおこなうために、出力電圧の検出手段を一体化したパワーデバイスが、注目されている。
このような様々な問題点に鑑み本発明の目的は、出力電圧の速やかな検出が可能で、異常電圧等を生じない、パワーデバイスと一体化した検出手段を備えた、しかも製造の容易な半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題解決のため本発明は、第一または第二導電型半導体基板上に形成された低不純物濃度の第一導電型ドリフト層と、その第一導電型ドリフト層表面層に選択的に形成された少なくとも１個の第二導電型ベース領域と、その第二導電型ベース領域内に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域と第一導電型ドリフト層とに挟まれた前記第二導電型ベース領域の表面上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板表面に接触して設けられたコレクタ電極と、前記第一導電型エミッタ領域と第二導電型ベース領域の双方に接触して設けられたエミッタ電極とを備えた半導体装置において、前記第一導電型ドリフト層の表面層の前記第二導電型ベース領域と離れた場所に形成された第二導電型補助領域と、その第二導電型領域に接続されたアノード電極とからなる出力電圧検出素子を備えるものとする。
【００１７】
オフ時や短絡などの出力電圧が高い場合は、この第一導電型ドリフト層と第二導電型ウェル領域との間の接合が逆バイアスされて電流が流れなくなることから、第二導電型ウェル領域の電位は、ほぼ定電流を流す手段の電源電圧となる。
【００１８】
一方出力電圧が低い場合には、第一導電型ドリフト層と第二導電型ウェル領域との間のｐｎ接合に電流が流れ、アノード電極の電位は、第一導電型ドリフト層における第二導電型ウェル領域近傍の電位に応じた電位となる。この第一導電型ドリフト層における第二導電型ウェル領域近傍の電位は出力電圧と相関があるため、アノード電極の電位を検出することにより出力電圧を検出することができる。
特に、第二導電型ウェル領域が第二導電型ベース領域から１５μｍ以上離れていると良い。
【００１９】
後記の実施例欄で述べるように、第二導電型ウェル領域の電位は第二導電型ベース領域からの距離に依存しており、１５μｍ以上では、ほぼ安定した大きな値となる。
また、前記第二導電型ウェル領域と第二導電型ベース領域とが同じ製造工程で形成された不純物分布を有するものとする。
そのようにすれば、両領域形成のための工程が一つで済み、経済的である。
【００２０】
上記のような半導体装置の使用方法としては、第一導電型がｎ型であるとき、第二導電型ウェル領域に接続されたアノード電極に、エミッタ電極に対して正の電位を印加し、第一導電型がｐ型であるとき、第二導電型ウェル領域に接続されたアノード電極に、エミッタ電極に対して負の電位を印加する。
【００２１】
そのようにすれば、第二導電型ウェル領域と第一導電型ドリフトとの間のｐｎ接合が順バイアスされ、電流が流れる。
第二導電型ウェル領域への正または負の電位は、定電流源から印加しても電流源から抵抗を介して印加しても良い。
いずれの方法によっても第二導電型ウェル領域の電位を与えられる。
【００２２】
【発明の実施の形態】
［実施例］
図１は本発明の実施例の縦形ＩＧＢＴの断面図であり、図の右側部分がＩＧＢＴ部、左側部分が電圧検出部分に対応している。
【００２３】
ｐ基板１上にｎ⁺ バッファ層２を介しｎドリフト層３が積層されている。そのｎドリフト層３の表面層には選択的に複数のｐベース領域４が形成され、その内部にｎエミッタ領域５が形成されている。ｐベース領域４の表面層にはｐ⁺ コンタクト領域６が形成されている。
【００２４】
ｎエミッタ領域５とｎドリフト層３に挟まれたｐベース領域４の表面部分とｎドリフト層３の表面露出部上には、ゲート酸化膜７を介してゲート電極８が形成されている。また、ｐベース領域４とｎエミッタ領域５との双方に接触するエミッタ電極９が設けられており、ｐ基板１の裏面には、コレクタ電極１５が設けられていて、ＩＧＢＴ部が構成されている。
【００２５】
一方、ＩＧＢＴ部のｐベース領域４からＬｄだけ離れた位置に、電圧検出素子のｐウェル領域４１が形成されており、そのｐウェル領域４１の表面層にも高濃度のｐ⁺ コンタクト領域６１が形成されており、その表面にアノード電極９１が設けられている。
【００２６】
ＩＧＢＴ部のｐベース領域４と電圧検出素子のｐウェル領域４１との間には、さらに別のｐ補助領域４２が形成されている。ｐウェル領域４１とｐ補助領域４２に挟まれたｎドリフト層３の表面には、厚いフィールド酸化膜１６を介してフィールドプレート８１が形成されており、その一部にはスリット８２が設けられている。
【００２７】
ｐベース領域４、ｐウェル領域４１とｐ補助領域４２は、すべて共通のイオン注入および拡散工程で形成することができる。
電圧検出素子は、以下のように動作する。アノード電極９１には、電源１２に例えばデプレッションタイプのＭＯＳＦＥＴなどの定電流源１３が接続され、２００μA 程度の低い定電流を供給する。定電流源１３とアノード電極９１との接続点は、電圧検出端子１４に接続されている。
【００２８】
ＩＧＢＴがオフの状態では、通常コレクタ電極１５には数１００Ｖが印加されており、電源１２の電圧が例えば１５Ｖであったとしても、ｐウェル領域４１、ｎドリフト層３間のｐｎ接合は逆バイアスされており、定電流源１３を介して電流が流れることはなく、電圧検出端子１４の電位は電源１２と同じ電位となる。
【００２９】
一方、ＩＧＢＴがオンの状態では、コレクタ電極１５の電位はＩＧＢＴのオン電圧できまる電位となっており、ｐウェル領域４１近傍のｎドリフト層３の電位は、ｎドリフト層３内の電圧分担できまり、エミッタ電極９の電位より高く、かつコレクタ電極１５の電位より低い値となっている。
【００３０】
この時、電源１２の電圧が、ｐウェル領域４１近傍のｎドリフト層３の電位よりも高い場合には、アノード電極９１の電位はｐウェル領域４１近傍のｎドリフト層３の電位よりもｐウェル領域４１／ｎドリフト層３間のｐｎ接合の順方向電圧分だけ高い電位となり、ｐウェル領域４１近傍のｎドリフト層３の電位、従って、それと相関のあるコレクタ電極１５の電位を検出することができる。
【００３１】
ＩＧＢＴ部のｐベース領域４からＬｄだけ離れた位置にｐウェル領域４１を形成したのは、次に述べる理由による。
もし、ｐウェル領域４１をＩＧＢＴ部の近傍に設けた場合、オン状態ではｐウェル領域４１近傍のｎドリフト層３の電位が、ｎドリフト層３内の電位分担によりエッミタ電極９の電位に近くなるため、短絡などでコレクタ電圧が非常に高い場合でも十分な検出電圧を得られないという問題があるためである。
【００３２】
図２は、ｐベース領域４とｐウェル領域４１との間の距離Ｌｄと、出力短絡時の検出電圧との関係を示した特性図である。
Ｌｄが小さい間は、検出電圧はＬｄと共に急激に増加するが、１５μｍ以上では、ほぼ一定の検出電圧となつている。すなわち、ｐウェル領域４１を、ＩＧＢＴ部のｐベース領域４から１５μｍ以上離せば十分であることがわかる。
【００３３】
このようにして、出力電圧の速やかな検出が可能で、異常電圧等を生じない、パワーデバイスと一体化した検出手段を備えた、しかも製造の容易な半導体装置とすることができる。
【００３４】
先に述べたように、ｐベース領域４、ｐウェル領域４１とｐ補助領域４２をほぼ同じディメンジョンとすれば、すべて共通のイオン注入および拡散工程で形成することができるため、特に工程を増すこと無く製造でき、耐圧が低下することも無い。
【００３５】
また、ｐウエル領域４１を十分小さくし接合容量を小さくできることから、制御・保護ＩＣ等に形成される電圧比較手段を保護するためのコンデンサ、定電圧ダイオード等を十分小さくできるため、電圧検出の遅れ時間を最小にとどめることが可能となる。これは出力電位検出をゲートドライブの制御に利用する場合等に有効である。
【００３６】
ｐ補助領域４２は、ｐベース領域４からｐウェル領域４１までの距離Ｌｄを大きくした場合に、オフ時の空乏層の広がりを均一にするためのものであり、耐圧の低下などの悪影響が無い場合には特に必要ではない。フィールドプレート８１も空乏層の広がりを促し耐圧低下を防止するもので、必要に応じて導入すれば良い。
【００３７】
また、図１におけるフィールドプレート８１に設けたスリット８２は、コレクタ電極１５の電位が高い場合に、フィールドプレート８１直下のｎドリフト層３表面に反転層が形成されて、ｐウェル領域４１とｐ補助領域４２とが電気的に接続され、ｐウェル領域４１の電位が低下するのを防止するためのものであり、フィールド酸化膜１６の厚さおよびｎドリフト層３の表面濃度によっては必要無い。
【００３８】
なお、図１ではフィールドプレート８１をゲート電極８に接続してその電位としているが、電位的に大差のないエミッタ電極９に接続してその電位としてもよい。また、本実施例ではアノード電極９１に定電流源１３を直接接続しているが、抵抗を介して電圧を印加しても良い。
【００３９】
ここでは、ＩＧＢＴの例を挙げたが、他のＭＯＳＦＥＴ等のＭＯＳゲートを有する半導体装置にも適用できる。ＭＯＳＦＥＴの場合は、コレクタをドレインと、エミッタをソースと読み変えれば良い。
【００４０】
【発明の効果】
以上説明したように本発明によれば、ＩＧＢＴ、ＭＯＳＦＥＴ等のパワーデバイスにおいてそのパワーデバイスの保護・制御のために、パワーデバイスと一体化したダイオード構造と定電流源等の手段を設けることにより、出力電圧の速やかな検出が可能になった。
【００４１】
特に、パワーデバイスの主素子部分とほぼ同じ構造の高耐圧ダイオードをパワーデバイス内部に形成したため、製造が容易で、かつＩＰＭの小型化・低コスト化が図れる。
【図面の簡単な説明】
【図１】本発明実施例のＩＧＢＴの断面図。
【図２】ＩＧＢＴにおける短絡時のＬｄと検出電圧との関係を示す特性図。
【図３】従来の実施例の回路図。
【符号の説明】
１ ｐ⁺ 基板
２ ｎ⁺ バッファ
３ ｎ^- ドリフト
４ ｐベース領域
５ ｎ⁺ エミッタ領域
６、６１、６２ ｐ⁺ コンタクト領域
７ ゲート酸化膜
８ ゲート電極
９ エミッタ電極
１０ ゲート端子
１１ エミッタ端子
１２ 電源
１３ 定電流電源
１４ 電圧検出素子
１５ コレクタ電極
１６ フィールド酸化膜
１７ コレクタ端子
２０ ＩＧＢＴ
２１ コレクタ端子
２２ エミッタ端子
２３ ゲート端子
２４ 高耐圧ダイオード
２５ 定電流電源
２６ コンデンサ
２７ コンパレータ
２８ 参照電源
２９ 制御回路
３０ 入力端子
３１ 電源
３２ 接合容量
３３ 定電圧ダイオード
４１ ｐウェル領域
４２ ｐ補助領域
８１ フィールドプレート
８２ スリット
９１ アノード電極
９２ 引き抜き電極

Claims (7)

1. 第一または第二導電型半導体基板上に形成された低不純物濃度の第一導電型ドリフト層と、その第一導電型ドリフト層表面層に選択的に形成された少なくとも１個の第二導電型ベース領域と、その第二導電型ベース領域内に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域と第一導電型ドリフト層とに挟まれた前記第二導電型ベース領域の表面上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板表面に接触して設けられたコレクタ電極と、前記第一導電型エミッタ領域と第二導電型ベース領域の双方に接触して設けられたエミッタ電極とを備えた半導体装置において、前記第一導電型ドリフト層の表面層の前記第二導電型ベース領域と離れた場所に形成された第二導電型ウェル領域と、その第二導電型ウェル領域に接続されたアノード電極とからなる出力電圧検出素子を備えることを特徴とする半導体装置。
2. 第二導電型ウェル領域が第二導電型ベース領域から１５μｍ以上離れていることを特徴とする請求項１に記載の半導体装置。
3. 前記第二導電型ウェル領域と第二導電型ベース領域とが同じ製造工程で形成された不純物分布を有することを特徴とする請求項１または２に記載の半導体装置。
4. 第一導電型がｎ型であるとき、第二導電型ウェル領域に接続されたアノード電極に、エミッタ電極に対して正の電位を印加することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の使用方法。
5. 第一導電型がｐ型であるとき、第二導電型ウェル領域に接続されたアノード電極に、エミッタ電極に対して負の電位を印加することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の使用方法。
6. アノード電極の正または負の電位を定電流源から印加することを特徴とする請求項４または５に記載の半導体装置の使用方法。
7. アノード電極の正または負の電位を電流源から抵抗を介して印加することを特徴とする請求項４または５に記載の半導体装置の使用方法。

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