JP2023175916A

JP2023175916A - トランジスタの短絡保護のためのデバイス設計

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Publication number: JP2023175916A
Application number: JP2023172691A
Authority: JP
Inventors: リッチモンド，ジェームズ; Richmond James; ブラント，エドワード・ロバートバン; Robert Van Brunt Edward; スタインマン，フィリップ; Steinmann Philipp
Original assignee: Wolfspeed Inc
Current assignee: Wolfspeed Inc
Priority date: 2019-06-21
Filing date: 2023-10-04
Publication date: 2023-12-12
Also published as: EP3987661A1; JP7362790B2; US20200401172A1; WO2020256962A1; US11579645B2; US20230152830A1; JP2022537452A

Abstract

【課題】トランジスタの短絡保護のためのデバイス設計を提供する。【解決手段】トランジスタ半導体ダイ１０は、第１の電流端子１２、第２の電流端子１４および制御端子１６を含む。トランジスタデバイスＱｉｇを形成する半導体構造は、第１の電流端子、第２の電流端子および制御端子の間にあり、第１の電流端子と第２の電流端子との間の抵抗は、制御端子において提供される制御信号に基づく。短絡保護回路構成１８は、制御端子と第２の電流端子との間に結合され、通常動作モードでは、制御信号の電圧よりも大きい電圧降下を提供し、短絡保護動作モードでは、制御信号の電圧よりも小さい電圧降下を提供する。【選択図】図１

Description

[0001]本開示は、トランジスタ半導体ダイ、特に短絡事象に対する保護が改善されたトランジスタ半導体ダイに関する。

[0002]金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、およびバイポーラ接合トランジスタ（ＢＪＴ）などのトランジスタデバイスは、パワーエレクトロニクスでよく使用され、パワーエレクトロニクスでは、負荷との間で電流を選択的に供給するために使用され得る。特定の状況では、負荷がトランジスタデバイスの両端間に短絡を引き起こす可能性がある。そのような短絡事象により、トランジスタデバイスが故障する可能性がある。

[0003]近年、パワーエレクトロニクスで使用されるデバイスにワイドバンドギャップ半導体材料系を使用する傾向にある。たとえば、炭化ケイ素トランジスタは現在、パワーエレクトロニクスで広く使用される。それらのケイ素対応物と比較して、炭化ケイ素トランジスタは、たとえば、より高い遮断電圧、より低いオン状態抵抗、およびより低いスイッチング損失を提供することによって、より良い性能を提供する。炭化ケイ素トランジスタは、サイズがはるかに小さいため、電流密度が高くなる。したがって、炭化ケイ素トランジスタの短絡耐性時間(short circuit withstand time)、または短絡事象中にデバイスが故障を逃れることができる時間は、同様のケイ素デバイスの場合よりもはるかに短い。

[0004]上記に照らして、現在、短絡保護が改善された炭化ケイ素トランジスタデバイスが必要とされる。

[0005]１つの実施形態では、トランジスタ半導体ダイは、第１の電流端子、第２の電流端子、および制御端子を含む。半導体構造は、第１の電流端子、第２の電流端子、および制御端子の間にあり、第１の電流端子と第２の電流端子との間の抵抗が、制御端子で提供される制御信号に基づくように構成される。短絡保護回路構成は、制御端子と第２の電流端子との間に結合される。通常動作モードでは、短絡保護回路構成は、制御端子と第２の電流端子との間に、制御信号の電圧よりも大きい電圧降下を提供するように構成される。短絡保護動作モードでは、短絡保護回路構成は、制御端子と第２の電流端子との間に、制御信号の電圧よりも低い電圧降下を提供するように構成される。したがって、短絡保護回路構成は、通常動作モードでのトランジスタ半導体ダイの動作を阻害することなく、短絡状態による故障からトランジスタ半導体ダイを保護するように構成される。

[0006]当業者は、本開示の範囲を理解し、添付の図面に関連する好ましい実施形態の以下の詳細な説明を読んだ後、追加の態様を理解するであろう。
[0007]本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を示しており、説明とともに、本開示の原理を説明するのに役立つ。

[0008]図１は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0009]図２は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0010]図３は、本開示の１つの実施形態による、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のドレイン－ソース間電圧と、ドレイン－ソース間電流と、ゲート－ソース間電圧との関係を示すグラフである。 [0011]図４は、本開示の１つの実施形態によるトランジスタ半導体ダイの一部の断面図である。 [0012]図５は、本開示の１つの実施形態によるトランジスタ半導体ダイの一部の断面図である。 [0013]図６は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0014]図７は、本開示の１つの実施形態によるトランジスタ半導体ダイの断面図である。 [0015]図８は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0016]図９は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0017]図１０は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。 [0018]図１１は、本開示の１つの実施形態によるトランジスタ半導体ダイの概略図である。

[0019]以下に記載される実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を表し、実施形態を実施する最良のモードを例示する。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の適用を認識するであろう。これらの概念および適用は、本開示および添付する特許請求の範囲に含まれることを理解されたい。

[0020]本明細書では、様々な要素を説明するために、第１、第２などの用語が使用され得るが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素は、第２の要素と呼ばれ得、同様に第２の要素は、第１の要素と呼ばれ得る。本明細書で使用される場合、「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数の任意およびすべての組合せを含む。

[0021]層、領域、または基板などの要素が別の要素「に」あるまたは「上に」延びていると称される場合、それは、他の要素に直接ある、または他の要素の上に直接延びることができるか、あるいは、介在する要素もまた存在し得ることが理解されよう。対照的に、要素が別の要素に「直接」ある、または「上に直接」延びていると称される場合、介在する要素は存在しない。同様に、層、領域、または基板などの要素が、別の要素の「上方」にある、または「上方」に延びていると称される場合、それは、他の要素または介在する要素の上方に直接ある、または直接延びていることが理解されよう。対照的に、要素が、別の要素の「上方に直接」にある、または「上方に直接」延びていると称される場合、介在する要素は存在しない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、それは他の要素に直接接続または結合され得るか、または介在する要素が存在し得ることも理解されよう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在する要素は存在しない。

[0022]「下方」または「上方」または「上側」または「下側」または「水平」または「
垂直」などの相対的な用語は、本明細書では、図面に例示されるように、ある要素、層、または領域の、別の要素、層、または領域に対する関係を説明するために使用され得る。これらの用語および上記で論じられた用語は、図示されている方位に加えて、デバイスの異なる方位を包含することを意図していることが理解されよう。

[0023]本明細書で使用される専門用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することは意図されない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかに他のことを示さない限り、複数形も含むことが意図される。本明細書で使用される場合、「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、記載された特徴、完全体、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しない。

[0024]別段の定義がない限り、本明細書で使用されるすべての用語（技術用語および科学用語を含む）は、本開示が属する分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈における意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された、または過度に形式的な意味で解釈されないとさらに理解される。

[0025]図１は、本開示の１つの実施形態によるトランジスタ半導体ダイ１０の概略図を示す。トランジスタ半導体ダイ１０は、第１の電流端子１２、第２の電流端子１４、および制御端子１６を含む。第１の電流端子１２、第２の電流端子１４、および制御端子１６の間の半導体構造は、第１の電流端子１２と第２の電流端子１４との間の抵抗が、制御端子１６において提供される制御信号ＣＮＴに基づくように、トランジスタデバイスＱ_ｉｇを形成する。図１に示すように、トランジスタデバイスＱ_ｉｇは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。したがって、第１の電流端子１２はドレイン端子であり、第２の電流端子１４はソース端子であり、制御端子１６はゲート端子である。しかしながら、本開示の原理は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの任意のトランジスタデバイスに等しく適用される。ＩＧＢＴの場合、第１の電流端子１２はコレクタ端子であり、第２の電流端子１４はエミッタ端子であり、制御端子１６はゲート端子である。トランジスタデバイスＱ_ｉｇは、パワーエレクトロニクスのために使用され得るので、電流が、第１の電流端子１２と第２の電流端子１４との間で双方向に伝導するように、フリーホイーリング反平行ダイオード(freewheeling anti-parallel diode)Ｄ_ｆｗが、トランジスタデバイスＱ_ｉｇと反平行に結合され得る。様々な実施形態において、フリーホイーリングダイオードＤ_ｆｗは、たとえばボディダイオードのように、トランジスタデバイスＱ_ｉｇの外部にあり得るか、またはトランジスタデバイスＱ_ｉｇの内部にあり得る。

[0026]トランジスタデバイスＱ_ｉｇは、本明細書では絶縁ゲートデバイスとして示されているが、本開示の原理は、バイポーラ接合トランジスタ（ＢＪＴ）および接合電界効果トランジスタ（ＪＦＥＴ）などの任意のトランジスタデバイスに等しく適用される。ＢＪＴの場合、第１の電流端子１２はコレクタ端子であり、第２の電流端子１４はエミッタ端子であり、制御端子１６はベース端子である。ＪＦＥＴの場合、第１の電流端子１２はドレイン端子であり、第２の電流端子１４はソース端子であり、制御端子１６はゲート端子である。さらに、トランジスタデバイスＱ_ｉｇは、サイリスタであり得る。サイリスタの場合、第１の電流端子１２はアノードであり、第２の電流端子１４はカソードであり、制御端子１６はゲート端子である。

[0027]トランジスタ半導体ダイ１０は、炭化ケイ素などのワイドバンドギャップ材料系
を利用し得る。上記で論じたように、炭化ケイ素トランジスタ半導体ダイ１０は、サイズがより小さく、電流密度がより高いため、ケイ素対応物よりも短絡事象に対してより敏感であり得る。したがって、短絡保護回路構成１８は、制御端子１６と第２の電流端子１４との間に結合される。短絡保護回路構成１８は、通常動作モードおよび短絡保護動作モードで動作するように構成される。通常動作モードでは、短絡保護回路構成１８は、制御信号ＣＮＴの電圧よりも大きい、制御端子１６と第２の電流端子１４との間の電圧降下を提供するように構成される。短絡保護動作モードでは、短絡保護回路構成１８は、制御信号ＣＮＴの電圧よりも小さい、制御端子１６と第２の電流端子１４との間の電圧降下を提供するように構成される。通常動作モードでは、短絡保護回路構成１８の両端の電圧降下が、制御信号ＣＮＴの電圧よりも大きい場合、トランジスタデバイスＱ_ｉｇの動作は、比較的影響を受けない。短絡保護動作モードでは、短絡保護回路構成１８の両端の電圧降下が、制御信号ＣＮＴの電圧よりも小さい場合、制御端子１６と第２の電流端子１４との間の電圧（すなわち、トランジスタデバイスＱ_ｉｇのゲートからソースへの電圧）が低下し、これにより、デバイスを、部分的または完全に遮断するように、制御端子１６における電圧が下げられる。トランジスタデバイスＱ_ｉｇの遮断は、故障を防ぐために、短絡事象中にデバイスを保護する。

[0028]上記の機能を達成し得る１つの手法は、短絡保護回路構成１８の両端の電圧降下に対して負の温度係数を有するように、短絡保護回路構成１８を提供することによって達成され得る。言い換えれば、短絡保護回路構成１８は、温度が上昇するにつれて短絡保護回路構成１８の両端の電圧降下が減少するように提供され得る。短絡事象の間、トランジスタ半導体ダイ１０の温度は、通常の動作温度をはるかに超えて急速に上昇するので、短絡保護回路構成１８は、短絡事象が発生した場合にのみ、制御端子１６と第２の電流端子１４との間の電圧降下を、大幅に低減し得る。この機能は、短絡保護回路構成１８と、トランジスタ半導体ダイ１０の通電部分との間に適切な熱的結合を必要とすることに留意されたい。

[0029]特に、短絡保護回路構成１８は、トランジスタ半導体ダイ１０に配置される。以下に詳述するように、短絡保護回路構成１８は、トランジスタ半導体ダイ１０における最小の面積を占め、トランジスタ半導体ダイ１０の短絡耐性時間を大幅に、場合によっては無期限に延長できる可能性がある。

[0030]図２は、本開示の１つの実施形態による短絡保護回路構成１８の詳細を示すトランジスタ半導体ダイ１０の概略図である。図２に示されるように、短絡保護回路構成１８は、制御端子１６と第２の電流端子１４との間に直列に結合された、いくつかの短絡保護ダイオードＤ_ｓｃを含み得る。特に、短絡保護ダイオードＤ_ｓｃは、制御端子１６と第２の電流端子１４との間で、アノードからカソードへ結合され、その結果、短絡保護ダイオードＤ_ｓｃのうちの最初の短絡保護ダイオードＤ_ｓｃのアノードが、制御端子１６に結合され、短絡保護ダイオードＤ_ｓｃのうちの最後の短絡保護ダイオードＤ_ｓｃのカソードが、第２の電流端子１４に結合される。上記で論じたように、短絡保護ダイオードＤ_ｓｃは、その順方向電圧降下に対して負の温度係数（たとえば、指数関数的な負の温度係数）を与えられ得る。言い換えれば、短絡保護ダイオードＤ_ｓｃは、温度が上昇するにつれて、ダイオード間の順方向電圧降下が減少するように提供され得る。そのような負の温度係数は、炭化ケイ素ダイオードに自然に存在する。負の温度係数により、短絡保護ダイオードＤ_ｓｃの両端の電圧降下は、通常動作モードにおける制御信号ＣＮＴの電圧よりも大きくなり（したがって、トランジスタデバイスＱ_ｉｇの動作に干渉せず）、短絡保護動作モードにおける制御信号ＣＮＴの電圧よりも小さくなる（したがって、トランジスタデバイスＱ_ｉｇを部分的または完全にオフにする）。この機能は、短絡保護回路構成１８とトランジスタ半導体ダイ１０の通電部分との間に、適切な熱的結合を必要とすることに留意されたい。短絡保護ダイオードＤ_ｓｃの数は、トランジスタ半導体ダイ１０の温度が、短絡し
きい値温度よりも低い場合、短絡保護ダイオードＤ_ｓｃの両端の電圧降下が、制御信号ＣＮＴの電圧以上となるように選択され、トランジスタ半導体ダイ１０の温度が、短絡しきい値温度を上回る場合、制御端子１６における電圧が、トランジスタデバイスＱ_ｉｇを部分的または完全にオフにするのに十分に下げられるように、短絡保護ダイオードＤ_ｓｃの両端の電圧降下が、制御信号ＣＮＴの電圧よりも著しく低くなるように選択され得る。

[0031]短絡事象からトランジスタデバイスＱ_ｉｇを保護することに加えて、短絡保護回路構成１８はまた、ゲートの最大電圧を、短絡保護ダイオードＤ_ｓｃの組み合わされた順方向電圧降下にクランプする。これは、トランジスタデバイスＱ_ｉｇを静電放電（ＥＳＤ）から保護するという追加の利点があり、トランジスタデバイスＱ_ｉｇのゲートに、電圧オーバシュート保護を提供する。

[0032]短絡保護回路構成１８は、トランジスタ半導体ダイ１０の短絡耐性時間の大幅な改善を可能にし得る。本明細書で論じられるように、短絡保護回路構成１８は、トランジスタ半導体ダイ１０における最小の活性面積を必要とし得る。様々な実施形態において、トランジスタ半導体ダイ１０のオン状態抵抗は、０．１ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間であり得、トランジスタ半導体ダイ１０の遮断電圧は、６００Ｖから１０ｋＶの間であり得、トランジスタ半導体ダイ１０の短絡耐性時間は、３マイクロ秒より大きくてもよい。特に、トランジスタ半導体ダイ１０のオン状態抵抗は、０．５ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間、１．０ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間、１．５ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間、２．０ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間、２．５ｍΩ／ｃｍ^２から３．０ｍΩ／ｃｍ^２の間などのような上記の範囲の何れであってもよい。トランジスタ半導体ダイ１０の遮断電圧は、同様に、６００Ｖから１ｋＶの間、６００Ｖから２ｋＶの間、６００Ｖから５ｋＶの間、１ｋＶから５ｋＶの間、５ｋＶから１０ｋＶの間などのような上記の範囲の何れであってもよい。トランジスタ半導体ダイ１０のオン状態抵抗と遮断電圧との関係は、式（１）にしたがって表され得る。

ここで、Ｒ_ｏｎは、トランジスタ半導体ダイのオン状態抵抗であり、Ｖ_{ｂｌｏｃｋ}は、トランジスタ半導体ダイ１０の遮断電圧である。
[0033]トランジスタ半導体ダイ１０の短絡耐性時間は、いくつかの実施形態では１０秒未満であり得るが、本開示の原理はまた、トランジスタ半導体ダイ１０が、いくつかの状況において、短絡事象に無期限に耐えることを可能にし得る。トランジスタ半導体ダイ１０の短絡耐性時間は、短絡耐性時間が４マイクロ秒から１０秒の間、５マイクロ秒から１０秒の間、１０マイクロ秒から１０秒の間、５０マイクロ秒から１０秒の間、５ミリ秒から１０秒の間、１０ミリ秒から１０秒の間、５０ミリ秒から１０秒の間、１秒から１０秒の間などのような上記の範囲の何れであってもよい。

[0034]図３は、ＭＯＳＦＥＴにおけるドレイン－ソース間電圧と、ドレイン－ソース間電流と、ゲート－ソース間電圧との関係を示すグラフである。図示されるように、ドレイン－ソース間電圧とドレイン－ソース間電流との関係は、ゲート－ソース間電圧が増加するにつれて、ドレイン－ソース間電圧とドレイン－ソース間電流との曲線の急峻さが増加するように、ゲート－ソース間電圧に依存する。したがって、ゲート－ソース間電圧が高くなると、短絡事象中のドレイン－ソース間電流が高くなる。ドレイン－ソース間電流が十分に高くなると、デバイスは故障する。短絡事象中にゲート－ソース間電圧を下げることにより、ドレイン－ソース間電流が大幅に減少し、デバイスの故障を防ぐことができる。

[0035]図４は、本開示の１つの実施形態によるトランジスタ半導体ダイ１０の一部の断面図である。トランジスタ半導体ダイ１０は、基板２０、基板２０上のドリフト層２２、ドリフト層２２における多数のインプラント２４、上部金属化層(metallization layer)
２６、および下部金属化層２８を含む。特に、トランジスタ半導体ダイ１０の右側には、接合インプラント３０がＪＦＥＴギャップ３２によって分離されるように、ドリフト層２２において一対の接合インプラント３０を含む垂直ＭＯＳＦＥＴとして、トランジスタデバイスＱ_ｉｇが提供される。ゲート酸化物層３６の上部のゲート接点３４は、基板２０の反対側の、ドリフト層２２の表面上の、接合インプラント３０の間に延びる。（第２の電流端子１４でもあり得る）ソース接点３８もまた、基板の反対側の、ドリフト層２２の表面上の、接合インプラント３０のそれぞれに接触する。（第１の電流端子１２でもあり得る）ドレイン接点４０は、ドリフト層２２の反対側の基板２０にある。ソース接点３８は、上部金属化層２６の一部によって提供される。ドレイン接点４０は、下部金属化層２８によって提供される。

[0036]トランジスタ半導体ダイ１０の左側において、制御端子１６は、上部金属化層２６の一部によって提供される。図示されていないが、制御端子１６は、（たとえば、上部金属化層２６の下の電界酸化物層４４上に提供されるゲートランナ４２を介して）断面図に示されていない平面上でトランジスタデバイスＱ_ｉｇのゲート接点３４に結合される。制御端子１６はまた、ドリフト層２２に形成された、いくつかのＰ－Ｎ接合４６を介して、トランジスタデバイスＱ_ｉｇのソース接点３８に結合される。これらのＰ－Ｎ接合４６のおのおのは、図２に対して上記で論じた短絡保護ダイオードＤ_ｓｃのうちの１つの短絡保護ダイオードＤ_ｓｃを形成する。上部金属化層２６は、図示されるように、Ｐ－Ｎ接合４６を介して制御端子１６とソース接点３８との間に接続を形成するように適切にパターン化される。金属間誘電体層４８は、上部金属化層２６の異なる部分を絶縁して、所望の接続パターンを形成し得る。

[0037]トランジスタデバイスＱ_ｉｇの１つの単位セルのみが図４に示されているが、トランジスタデバイスＱ_ｉｇは、トランジスタ半導体ダイ１０の所望の順方向電流定格を提供するために、ともに結合された任意の数のセルを備え得る。さらに、短絡保護ダイオードＤ_ｓｃは、図４においてドリフト層２２内に隣り合って示されているが、短絡保護ダイオードＤ_ｓｃは、トランジスタ半導体ダイ１０内に任意の適切な方式で分布され得る。たとえば、短絡保護ダイオードＤ_ｓｃは、短絡保護ダイオードＤ_ｓｃに割り当てられる総活性面積を減らすために、トランジスタデバイスＱ_ｉｇの異なるセル間にパターンで分布され得る。一般に、短絡保護ダイオードＤ_ｓｃは、トランジスタデバイスＱ_ｉｇと比較した場合、非常に少ない面積しか使わず、トランジスタ半導体ダイ１０の総活性面積への影響を最小限に抑えるであろう。

[0038]図５は、本開示の追加の実施形態によるトランジスタ半導体ダイ１０を示す。図５に示されるトランジスタ半導体ダイ１０は、（層間の相互作用を回避するために、追加の半導体層５２とドリフト層２２との間に電界酸化物層４４を伴う）ドリフト層２２上に提供される追加の半導体層５２（たとえば、ポリケイ素層）に形成されるいくつかのＰ－Ｎ接合５０として短絡保護ダイオードＤ_ｓｃが提供されることを除いて、図４に示されるものと実質的に同様である。いくつかの金属ジャンパ５３が、隣接する各Ｐ－Ｎ接合５０間に提供され得る。図５に示される実施形態では、短絡保護ダイオードＤ_ｓｃは、ツェナーダイオードであり得る。そのような実施形態では、短絡保護ダイオードＤ_ｓｃは、絶縁ゲート端子１６と第２の電流端子１４との間で直列のカソード－アノードで結合され、短絡保護ダイオードＤ_ｓｃのうちの最初の短絡保護ダイオードＤ_ｓｃのカソードは、制御端子１６に結合され、短絡保護ダイオードＤ_ｓｃのうちの最後の短絡保護ダイオードＤ_ｓｃのアノードは、第２の電流端子１４に結合される。しかしながら、図５におけるＰ－Ｎ接
合５０は、示されるように、絶縁ゲート端子１６と第２の電流端子１４との間で、アノード－カソードで結合されるように反転され得る。いくつかの実施形態では、ドリフト層２２上に提供される追加の半導体層５２に短絡保護ダイオードＤ_ｓｃを提供することにより、短絡保護ダイオードＤ_ｓｃを、トランジスタデバイスＱ_ｉｇを介して移動させることができるので、短絡保護回路構成１８に割り当てられる活性面積の減少または排除を可能にし得る。

[0039]図６は、本開示の追加の実施形態によるトランジスタ半導体ダイ１０の概略図である。図６に示されるトランジスタ半導体ダイ１０は、短絡保護回路構成１８がさらに、短絡保護ダイオードＤ_ｓｃと直列に結合された短絡保護抵抗素子Ｒ_ｓｃを含むことを除いて、図２に示されるものと実質的に同様である。短絡保護抵抗素子Ｒ_ｓｃを使用して、ダイオードのみを使用して達成するのが困難な可能性がある短絡保護回路構成１８の両端の正確な電圧降下を達成することができる。短絡保護回路構成１８におけるダイオードのみを使用することで、短絡保護回路構成１８の両端の総電圧降下を、ダイオードの順方向電圧降下の整数倍に効果的に制限するので、短絡保護抵抗素子Ｒ_ｓｃを提供することにより、短絡保護回路構成１８の両端の電圧降下のより正確な調整が可能となる。短絡保護回路構成１８は、トランジスタ半導体ダイ１０の温度が上昇するにつれて、短絡保護抵抗素子Ｒ_ｓｃの抵抗が減少するように、短絡保護回路構成１８自体の抵抗に対して負の温度係数を与えられ得る。

[0040]図７は、本開示の追加の実施形態によるトランジスタ半導体ダイ１０の一部の断面図である。図７に示されるトランジスタ半導体ダイ１０は、トランジスタ半導体ダイ１０がさらに、制御端子１６と第２の電流端子１４との間に結合された短絡保護抵抗素子Ｒ_ｓｃを含むことを除いて、図４に示されるものと実質的に同様である。短絡保護抵抗素子Ｒ_ｓｃは、深いＮドープウェル５４を使用して実施され得る。この方式で短絡保護抵抗素子Ｒ_ｓｃを提供すると、抵抗に対して負の温度係数を保証できる。図示されていないが、他の実施形態では、短絡保護抵抗素子Ｒ_ｓｃは、高濃度にドープされたポリケイ素レジスタ、抵抗に対して十分に高い正の温度係数を有する金属レジスタ、または他の任意の適切なタイプのレジスタ要素を使用して実施され得る。

[0041]図８は、本開示の追加の実施形態によるトランジスタ半導体ダイ１０の概略図である。図８に示されるトランジスタ半導体ダイ１０は、トランジスタ半導体ダイ１０がさらに、制御端子１６と、トランジスタデバイスＱ_ｉｇのゲートとの間に結合されたゲート抵抗素子Ｒ_ｇを含むことを除いて、図１に示されるものと実質的に同様である。ゲート抵抗素子Ｒ_ｇは、それ自体の抵抗に対して正の温度係数を与えられる。言い換えれば、ゲート抵抗素子Ｒ_ｇの抵抗は、トランジスタ半導体ダイ１０の温度が上昇するにつれて増加する。この機能は、短絡保護回路構成１８とトランジスタ半導体ダイ１０の通電部分との間に適切な熱的結合を必要とすることに留意されたい。これは、短絡事象の場合にゲート駆動電流を減少させ、それによって短絡保護回路構成１８の作用を強化する。

[0042]上記で論じたように、トランジスタ半導体ダイ１０の前述の例は、主にトランジスタデバイスＱ_ｉｇをＭＯＳＦＥＴとして示しているが、本開示の原理は、ＩＧＢＴ、ＢＪＴ、ＪＦＥＴなどを含む任意のタイプのトランジスタデバイスに等しく適用される。したがって、完全を期すために、図９は、トランジスタデバイスＱ_ｉｇが、ＭＯＳＦＥＴの代わりにＩＧＢＴであるトランジスタ半導体ダイ１０の概略図を示す。この場合、第１の電流端子１２はコレクタ端子であり、第２の電流端子１４はエミッタ端子である。当業者は、上記に示されたトランジスタ半導体ダイ１０の断面図に示されるＭＯＳＦＥＴが、たとえば、基板２０とドリフト層２２との間にインジェクタ層を追加することによって、ＩＧＢＴと容易に置き換えることができることを容易に理解するであろう。図１０は、トランジスタデバイスＱ_ｉｇが、ＭＯＳＦＥＴの代わりにＢＪＴであるトランジスタ半導体ダ
イ１０の概略図を示す。この場合、第１の電流端子１２はコレクタ端子であり、第２の電流端子１４はエミッタ端子であり、制御端子１４はベース端子である。当業者は、上記に示されたトランジスタ半導体ダイ１０の断面図に示されるＭＯＳＦＥＴをＢＪＴと容易に置き換えることができることを容易に理解するであろう。図１１は、トランジスタデバイスＱ_ｉｇが、ＭＯＳＦＥＴの代わりにＪＦＥＴであるトランジスタ半導体ダイ１０の概略図を示す。この場合、第１の電流端子１２はドレイン端子であり、第２の電流端子１４はソース端子であり、制御端子１６はゲート端子である。当業者は、上記に示されたトランジスタ半導体ダイ１０の断面図に示されているＭＯＳＦＥＴを、ＪＦＥＴと容易に置き換えることができることを容易に理解するであろう。

[0043]当業者は、本開示の好ましい実施形態に対する改善および修正を認識するであろう。そのようなすべての改善および修正は、本明細書に開示される概念および以下の特許請求の範囲内で考慮される。

Claims

トランジスタ半導体ダイであって、
第１の電流端子および第２の電流端子と、
制御端子と、
前記第１の電流端子、前記第２の電流端子、および前記制御端子の間の半導体構造であって、前記第１の電流端子と前記第２の電流端子との間の抵抗が、前記制御端子において提供される制御信号に基づくように構成された半導体構造と、
前記制御端子と前記第２の電流端子との間に結合され、
通常動作モードでは、前記制御端子と前記第２の電流端子との間に、前記制御信号の電圧よりも大きい電圧降下を提供し、
短絡保護動作モードでは、前記制御端子と前記第２の電流端子との間に、前記制御信号の電圧よりも小さい電圧降下を提供する、ように構成された短絡保護回路構成とを備えた、トランジスタ半導体ダイ。
前記短絡保護回路構成は、前記制御端子と前記第２の電流端子との間に結合された１つまたは複数のダイオードを備える、請求項１に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、前記半導体構造内の、複数のインプラント領域によって提供される、請求項２に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、前記半導体構造上の、追加の半導体層によって提供される、請求項２に記載のトランジスタ半導体ダイ。
前記短絡保護回路構成と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項２に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、前記１つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項５に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、前記１つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有する、請求項２に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前記１つまたは複数のダイオードのうちの最後のダイオードのカソードが、前記第２の電流端子に結合されるように、前記１つまたは複数のダイオードは、直列に結合される、請求項２に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、ＰＮダイオードである、請求項８に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードは、ショットキーダイオードである、請求項８に記載のトランジスタ半導体ダイ。
前記１つまたは複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前記１つまたは複数のダイオードのうちの最後のダイオードのアノードが、前記第２の電流端子に結合されるように、前記１つまたは複数のダイオードは、直列に結合されたツェナーダイオードである、請求項２に記載のトランジスタ半導体ダイ。
前記半導体構造は、炭化ケイ素を備える、請求項１に記載のトランジスタ半導体ダイ。
前記第１の電流端子がドレイン端子であり、前記第２の電流端子がソース端子であるように、前記半導体構造は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する、請求項１２に記載のトランジスタ半導体ダイ。
前記第１の電流端子がコレクタ端子であり、前記第２の電流端子がエミッタ端子であるように、前記半導体構造は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を提供する、請求項１２に記載のトランジスタ半導体ダイ。
前記トランジスタ半導体ダイは、前記半導体構造の温度が、短絡しきい値温度を下回る場合、前記通常動作モードで動作するように構成され、
前記トランジスタ半導体ダイは、前記半導体構造の温度が、前記短絡しきい値温度を上回る場合、前記短絡保護動作モードで動作するように構成される、請求項１に記載のトランジスタ半導体ダイ。
前記短絡保護回路構成によって提供される、前記制御端子と前記第２の電流端子との間の前記電圧降下が、負の温度係数を有する、請求項１に記載のトランジスタ半導体ダイ。
前記トランジスタ半導体ダイのオン状態抵抗は、３．０ｍΩ／ｃｍ^２未満であり、前記トランジスタ半導体ダイの遮断電圧は、６００Ｖよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、３マイクロ秒よりも大きい、請求項１に記載のトランジスタ半導体ダイ。
前記トランジスタ半導体ダイの前記オン状態抵抗は、０．１ｍΩ／ｃｍ^２よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、１０ｋＶ未満であり、前記トランジスタ半導体ダイの短絡耐性時間は、１０秒未満である、請求項１７に記載のトランジスタ半導体ダイ。
トランジスタ半導体ダイであって、
第１の電流端子および第２の電流端子と、
制御端子と、
前記第１の電流端子、前記第２の電流端子、および前記制御端子の間の半導体構造であって、前記第１の電流端子と前記第２の電流端子との間の抵抗は、前記制御端子において提供される制御信号に基づき、前記トランジスタ半導体ダイのオン状態抵抗は、３．０ｍΩ／ｃｍ^２未満であり、前記トランジスタ半導体ダイの遮断電圧は、６００Ｖよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、３マイクロ秒よりも大きいように構成された半導体構造とを備えた、トランジスタ半導体ダイ。
前記トランジスタ半導体ダイの前記オン状態抵抗は、０．１ｍΩ／ｃｍ^２よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、１０ｋＶ未満であり、前記トランジスタ半導体ダイの前記短絡耐性時間は、１０秒未満である、請求項１９に記載のトランジスタ半導体ダイ。
トランジスタ半導体ダイであって、
第１の電流端子および第２の電流端子と、
制御端子と、
前記第１の電流端子、前記第２の電流端子、および前記制御端子の間の半導体構造であって、前記第１の電流端子と前記第２の電流端子との間の抵抗が、前記制御端子において
提供される制御信号に基づくように構成された半導体構造と、
前記制御端子と前記第２の電流端子との間に結合された短絡保護回路構成であって、前記制御端子と前記第２の電流端子との間に直列に結合された複数のダイオードを備える短絡保護回路構成とを備えた、トランジスタ半導体ダイ。
前記複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのカソードが、前記第２の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項２１に記載のトランジスタ半導体ダイ。
前記複数のダイオードのうちの最後のダイオードのカソードと、前記第２の電流端子との間に結合された抵抗素子をさらに備えた、請求項２２に記載のトランジスタ半導体ダイ。
１つまたは複数のダイオードは、前記１つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して負の温度係数を有する、請求項２３に記載のトランジスタ半導体ダイ。
前記複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのアノードが、前記第２の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項２１に記載のトランジスタ半導体ダイ。
前記複数のダイオードは、ツェナーダイオードである、請求項２３に記載のトランジスタ半導体ダイ。
前記ダイオードのうちの最後のダイオードのアノードと、前記第２の電流端子との間に結合された抵抗素子をさらに備えた、請求項２５に記載のトランジスタ半導体ダイ。
１つまたは複数のダイオードは、前記１つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項２７に記載のトランジスタ半導体ダイ。
前記短絡保護回路構成と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項２１に記載のトランジスタ半導体ダイ。
１つまたは複数のダイオードは、前記１つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項２９に記載のトランジスタ半導体ダイ。