JP6604585B1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、第１トランジスタ（Ｔ１）と、第２トランジスタ（Ｔ２）とを備え、第１トランジスタ（Ｔ１）は、第１のボディ層（１１３）と、第１の接続部（１１３Ａ）と、を有し、第２トランジスタ（Ｔ２）は、第２のボディ層（１２３）と、第２の接続部（１２３Ａ）と、を有し、第２の接続部（１２３Ａ）および第２のボディ層（１２３）の経路において、第１のソース電極（１１５）から見たインピーダンスが最大となる第２のボディ層（１２３）中の位置までのインピーダンスである、第２のインピーダンスが、第１の接続部（１１３Ａ）および第１のボディ層（１１３）の経路において、第１のソース電極（１１５）から見たインピーダンスが最大となる第１のボディ層（１１３）中の位置までのインピーダンスである、第１のインピーダンスよりも大きい。

Description

本開示は、半導体装置に関し、特に、縦型電界効果トランジスタを備える半導体装置に関する。
縦型電界効果トランジスタ等のトランジスタを含む半導体装置において、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上することが望まれている。例えば、特許文献１には、第１の縦型ＭＯＳとトランジスタと並列に、ゲートとソースとを短絡した第２の縦型ＭＯＳトランジスタを接続した構成が開示されている。
特開２００９−１６７２５号公報
半導体装置では、上記のＥＳＤ耐量に加え、二次降伏耐量を向上できることが望まれている。
そこで本開示は、ＥＳＤ耐量と二次降伏耐量とを両立できる半導体装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、縦型電界効果トランジスタである第１トランジスタと、縦型トランジスタである第２トランジスタと、第１のダイオードと、を備え、前記第１トランジスタは、半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表面に形成された前記第１導電型と異なる第２導電型の第１のボディ層と、前記第１のボディ層の表面に形成された前記第１導電型の第１のソース層と、前記第１のソース層と電気的に接続された第１のソース電極と、前記半導体基板上面と平行な第１の方向に延在し、かつ選択的に、前記ドリフト層上面から前記第１のボディ層を貫通して前記ドリフト層の一部までの深さに形成された複数の第１の溝部と、前記第１の溝部表面の少なくとも一部を覆うように形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート導体と、前記第１のボディ層と前記第１のソース電極とを電気的に接続する第１の接続部と、を有し、前記第２トランジスタは、前記ドリフト層の表面に形成された前記第２導電型の第２のボディ層と、前記第２のボディ層の表面に形成され、前記第１のソース電極と電気的に接続された前記第１導電型の第２のソース層と、前記第２のボディ層と前記第１のソース電極とを電気的に接続する第２の接続部と、を有し、前記第１のダイオードは、前記第１のソース電極と前記第１のゲート導体との間に電気的に接続され、前記第２の接続部及び前記第２のボディ層の経路において、前記第１のソース電極から見たインピーダンスが最大となる前記第２のボディ層中の位置までのインピーダンスである、第２のインピーダンスが前記第１の接続部及び前記第１のボディ層の経路において、前記第１のソース電極から見たインピーダンスが最大となる前記第１のボディ層中の位置までのインピーダンスである、第１のインピーダンスよりも大きい。
これによれば、第１トランジスタの第１のインピーダンスを小さくすることで二次降伏耐量を向上できる。また、第２トランジスタの第２のインピーダンスを大きくすることでサージ印加において第２トランジスタをオンさせることができる。これにより、ＥＳＤ耐量を向上できる。よって、ＥＳＤ耐量と二次降伏耐量とを両立できる。
本開示は、ＥＳＤ耐量と二次降伏耐量とを両立できる半導体装置を提供できる。
図１は、実施の形態に係る半導体装置の回路図である。 図２は、実施の形態に係る半導体装置の上面透視図である。 図３は、実施の形態に係る第１〜第４トランジスタの断面図である。 図４は、実施の形態に係るダイオードの上面透視図である。 図５は、実施の形態に係るダイオードの断面図である。 図６は、実施の形態に係る第１トランジスタの略単位構成の平面図である。 図７は、実施の形態に係る第１トランジスタの略単位構成の斜視図である。 図８は、実施の形態に係る第２トランジスタの略単位構成の平面図である。 図９は、実施の形態に係る第２トランジスタの略単位構成の斜視図である。 図１０は、実施の形態に係る第１および第２トランジスタの構成および回路を模式的に示す図である。 図１１は、実施の形態に係る第２のインピーダンスの例を示す平面図である。 図１２は、実施の形態に係るＳＢ比に対するＥＳＤ耐量を示すグラフである。 図１３は、実施の形態に係るＳＢ比に対する二次降伏耐量を示すグラフである。 図１４は、実施の形態に係る第１トランジスタの略単位構成の平面図である。 図１５は、実施の形態に係る第１トランジスタの略単位構成の斜視図である。 図１６は、実施の形態に係る第２トランジスタの略単位構成の平面図である。 図１７は、実施の形態に係る第２トランジスタの略単位構成の斜視図である。 図１８は、実施の形態に係る第２のインピーダンスの例を示す平面図である。 図１９は、実施の形態に係る第２トランジスタの略単位構成の平面図である。 図２０は、実施の形態に係る第２トランジスタの略単位構成の斜視図である。 図２１は、実施の形態に係る第２トランジスタの略単位構成の平面図である。 図２２は、実施の形態に係る第２トランジスタの略単位構成の斜視図である。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、構成要素の角部および辺を直線的に記載しているが、製造上の理由により、角部および辺が丸みをおびたものも本開示に含まれる。
各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略または簡略化することがある。
本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、ＡとＢとが同一の導電層内に形成されている場合と、を含む。
（実施の形態）
［１．半導体装置の回路構成］
以下、本実施の形態に係る半導体装置の構造について説明する。本開示に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：チップサイズパッケージ）型のマルチトランジスタチップである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、本実施の形態に係る半導体装置１の回路構成を示す回路図である。
図１に示すように、半導体装置１は、第１のゲート端子Ｇ１（以下、ゲート端子Ｇ１と記す）と、第２のゲート端子Ｇ２（以下、ゲート端子Ｇ２と記す）と、第１のソース端子Ｓ１（以下、ソース端子Ｓ１と記す）と、第２のソース端子Ｓ２（以下、ソース端子Ｓ２と記す）と、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４と、第１のダイオードＺＤ１と、第２のダイオードＺＤ２とを有する。
第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３および第４トランジスタＴ４は、縦型電界効果トランジスタであり、第１のダイオードＺＤ１および第２のダイオードＺＤ２は、例えば、ツェナーダイオードである。
第１トランジスタＴ１は、第１のゲート導体１１８（後述）、第１のソース電極１１５（後述）および共通ドレイン電極ＤＣを有し、第１のゲート導体１１８はゲート端子Ｇ１に、第１のソース電極１１５はソース端子Ｓ１に、それぞれ電気的に接続されている。
第２トランジスタＴ２は、第２のゲート導体１２８（後述）、第１のソース電極１１５および共通ドレイン電極ＤＣを有し、第２のゲート導体１２８はソース端子Ｓ１に電気的に接続されている。
第３トランジスタＴ３は、第３のゲート導体１３８（後述）、第２のソース電極１３５（後述）および共通ドレイン電極ＤＣを有し、第３のゲート導体１３８はゲート端子Ｇ２に、第２のソース電極１３５はソース端子Ｓ２に、それぞれ電気的に接続されている。
第４トランジスタＴ４は、第４のゲート導体１４８（後述）、第２のソース電極１３５および共通ドレイン電極ＤＣを有し、第４のゲート導体１４８はソース端子Ｓ２に電気的に接続されている。
第１のダイオードＺＤ１は、ゲート端子Ｇ１とソース端子Ｓ１との間に、第２のダイオードＺＤ２は、ゲート端子Ｇ２とソース端子Ｓ２との間に、それぞれ電気的に接続されている。
［２．半導体装置の構成］
図２は、本実施の形態に係る半導体装置１の上面透視図である。
なお、以下では、図２に示すように、半導体基板上面と平行な第１の方向をＸ方向と記し、半導体基板上面と平行であり、かつＸ方向と直交する第２の方向をＹ方向と記し、半導体基板上面と垂直な第３の方向をＺ方向と記す。
図２に示すように、半導体装置１は、Ｙ方向に沿って、ゲート端子Ｇ１、ソース端子Ｓ１、ソース端子Ｓ２、ゲート端子Ｇ２が順に配置されている。また、Ｙ方向に沿って、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４、第３トランジスタＴ３が順に配置されている。
半導体装置１は、第１のソース電極１１５と、第２のソース電極１３５と、第１のゲート電極１１８Ａと、第２のゲート電極１３８Ａと、第１のゲート配線１１８Ｂと、第２のゲート配線１３８Ｂとを有する。
半導体装置１の表面は保護膜で覆われており、半導体装置１の平面視において、第１のソース電極１１５、第２のソース電極１３５、第１のゲート電極１１８Ａおよび第２のゲート電極１３８Ａのそれぞれの一部の領域の保護膜が開口しており、それぞれの当該開口領域が、ソース端子Ｓ１、ソース端子Ｓ２、ゲート端子Ｇ１およびゲート端子Ｇ２となっている。
第１のゲート配線１１８Ｂ、第２のゲート配線１３８Ｂは、それぞれ、第１のゲート電極１１８Ａと第１のゲート導体１１８とを、第２のゲート電極１３８Ａと第３のゲート導体１３８とを、電気的に接続する配線である。
また、図２には示されていないが、第１のゲート電極１１８Ａと第１のソース電極１１５との間の領域に第１のダイオードＺＤ１が形成されており、第２のゲート電極１３８Ａと第２のソース電極１３５との間の領域に第２のダイオードＺＤ２が形成されている。
図３は、図２に示すＡ０−Ａ１面における断面図である。
図３に示すように、第１トランジスタＴ１は、半導体基板１１１と、第１導電型のドリフト層１１２と、第２導電型の第１のボディ層１１３と、第１導電型の第１のソース層１１４と、第１のソース電極１１５と、第１の溝部１１６と、第１のゲート絶縁膜１１７と、第１のゲート導体１１８とを有する。
半導体基板１１１は、第１導電型の不純物を含むシリコンからなり、例えば、Ｎ型のシリコン基板であってもよく、ここでは、第１導電型がＮ型、第１導電型と異なる第２導電型がＰ型であるとする。第１導電型の不純物は、例えば、ヒ素、リンであってもよく、第２導電型の不純物は、例えばボロンであってもよい。
また、半導体基板１１１は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３および第４トランジスタＴ４の、各々のドレイン電極として機能する共通ドレイン電極ＤＣである。
ドリフト層１１２は、半導体基板１１１上に形成されており、半導体基板１１１の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む半導体層であり、例えば、エピタキシャル成長により形成されてもよい。
第１のボディ層１１３は、ドリフト層１１２の表面に、不純物注入により形成された、第２導電型の不純物を含む半導体層である。
第１のソース層１１４は、第１のボディ層１１３の表面に、不純物注入により形成された、第１導電型の不純物を含む半導体層である。
第１のソース電極１１５は、第１のソース層１１４の表面に接して形成されており、第１のソース層１１４および第１のボディ層１１３と電気的に接続されている。第１のソース電極１１５は、例えば、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第１の溝部１１６は、Ｘ方向に延在し、かつ選択的に、ドリフト層１１２の表面から第１のボディ層１１３を貫通して、ドリフト層１１２の一部に到達する深さで形成されている。
第１のゲート絶縁膜１１７は、第１の溝部１１６表面の少なくとも一部を覆うように形成されている。第１のゲート導体１１８は、第１のゲート絶縁膜１１７上に形成されている。
図３に示すように、第２トランジスタＴ２は、半導体基板１１１と、第１導電型のドリフト層１１２と、第２導電型の第２のボディ層１２３と、第１導電型の第２のソース層１２４と、第１のソース電極１１５と、第２の溝部１２６と、第２のゲート絶縁膜１２７と、第２のゲート導体１２８とを有する。
第２のボディ層１２３は、ドリフト層１１２の表面に、不純物注入により形成された、第２導電型の不純物を含む半導体層であり、第１のソース電極１１５と電気的に接続されている。
第２のソース層１２４は、第２のボディ層１２３の表面に、不純物注入により形成された、第１導電型の不純物を含む半導体層であり、第１のソース電極１１５と電気的に接続されている。
第２の溝部１２６は、Ｘ方向に延在し、かつ選択的に、ドリフト層１１２の表面から第２のボディ層１２３を貫通して、ドリフト層１１２の一部に到達する深さで形成されている。
第２のゲート絶縁膜１２７は、第２の溝部１２６表面の少なくとも一部を覆うように形成されている。第２のゲート導体１２８は、第２のゲート絶縁膜１２７上に形成されている。
複数の第２の溝部１２６の並びのピッチ（Ｙ方向の配置周期）は、複数の第１の溝部１１６の並びのピッチと同じであってもよい。この場合、第２トランジスタＴ２を第１トランジスタＴ１と同じ構成にできるので第２トランジスタＴ２を容易に設計および製造できる。
第３トランジスタＴ３および第４トランジスタＴ４は、それぞれ、第１トランジスタＴ１および第２トランジスタＴ２と同様の構成であり、何れも、第１トランジスタＴ１および第２トランジスタＴ２と共通の、半導体基板１１１およびドリフト層１１２を有する。
第３トランジスタＴ３の、第３のボディ層１３３、第３のソース層１３４、第２のソース電極１３５、第３の溝部１３６、第３のゲート絶縁膜１３７および第３のゲート導体１３８は、それぞれ、第１トランジスタＴ１の第１のボディ層１１３、第１のソース層１１４、第１のソース電極１１５、第１の溝部１１６、第１のゲート絶縁膜１１７および第１のゲート導体１１８に対応し、第４トランジスタＴ４の、第４のボディ層１４３、第４のソース層１４４、第２のソース電極１３５、第４の溝部１４６、第４のゲート絶縁膜１４７および第４のゲート導体１４８は、それぞれ、第２トランジスタＴ２の第２のボディ層１２３、第２のソース層１２４、第１のソース電極１１５、第２の溝部１２６、第２のゲート絶縁膜１２７および第２のゲート導体１２８に対応する。
図４は、第１のダイオードＺＤ１（第２のダイオードＺＤ２）の上面透視図であり、図５は、図４に示すＢ０−Ｂ１面における断面図である。
図５に示すように、第１のダイオードＺＤ１および第２のダイオードＺＤ２は、ドリフト層１１２上に絶縁層を介して形成され（図５には図示せず）、第１導電型のポリシリコン層と第２導電型のポリシリコン層との組合せで構成された双方向ツェナーダイオードである。
図４および図５に示すように、第１のダイオードＺＤ１は、水平方向（Ｘ方向またはＹ方向）に並んで配置された、第１導電型のポリシリコン層である層１７１Ａ、層１７３Ａおよび層１７５Ａと、第２導電型のポリシリコン層である層１７２Ａおよび層１７４Ａとからなる。層１７１Ａ〜層１７５Ａの上には絶縁膜１８０Ａが形成されており、層１７１Ａは接続部１７６Ａを介して第１のソース電極１１５と、層１７５Ａは接続部１７７Ａを介して第１のゲート電極１１８Ａと、それぞれ接触接続されている。
また、第２のダイオードＺＤ２も上記の第１のダイオードＺＤ１と同様の構成であり、層１７１Ｂは接続部１７６Ｂを介して第２のソース電極１３５と、層１７５Ｂは接続部１７７Ｂを介して第２のゲート電極１３８Ａと、それぞれ接触接続されている。
［３．半導体装置のサージ印加時の動作］
本実施の形態に係る半導体装置１がＥＳＤ耐量を向上できる原理について説明する。
まず、第２トランジスタＴ２が設けられていない場合の、ソース端子Ｓ２とゲート端子Ｇ１との間への正サージ電圧印加時（以下、Ｓ２−Ｇ１間サージ時と記す場合がある）を考える。この場合、ソース端子Ｓ２から第３のボディ層１３３を経由してドリフト層１１２および半導体基板１１１まではサージ電流が流れる。しかし、第１トランジスタＴ１はオフ状態で、導通チャネルが形成されておらず、第１トランジスタＴ１の二次降伏耐量が高い条件では、ドリフト層１１２、第１のボディ層１１３および第１のソース層１１４からなる寄生バイポーラトランジスタもオンしないので、ドリフト層１１２および半導体基板１１１と第１のゲート導体１１８との間の第１のゲート絶縁膜１１７に高電圧が印加されて破壊される。つまり、第２トランジスタＴ２が設けられていない場合は、第１トランジスタＴ１の二次降伏耐量が高い条件では、半導体装置のＥＳＤ耐量が低くなる。
これに対して、本実施の形態に係る半導体装置１では、第１トランジスタＴ１の二次降伏耐量よりも低い、二次降伏耐量の第２トランジスタＴ２が設けられているので、第１トランジスタＴ１の二次降伏耐量が高い条件であっても、Ｓ２−Ｇ１間サージ時に、第１のゲート絶縁膜１１７が破壊されない。
具体的には、Ｓ２−Ｇ１間サージ時のサージ電流は、ソース端子Ｓ２、第３のボディ層１３３、ドリフト層１１２および半導体基板１１１、トランジスタＴ２の寄生バイポーラトランジスタＴＰ２（ドリフト層１１２、第２のボディ層１２３および第２のソース層１２４）、ダイオードＺＤ１、ゲート端子Ｇ１の経路を順に流れるので、第１のゲート絶縁膜１１７には高電圧が印加されず、破壊されない。
また、第２トランジスタＴ２は、第１のソース電極１１５と第２のゲート導体１２８とが電気的に短絡接続されており、半導体装置１の通常動作時はオフ状態のままなので、第１トランジスタＴ１の通常動作時には影響を与えない。
上記では、Ｓ２−Ｇ１間サージ時の、第１トランジスタＴ１と第２トランジスタＴ２との関係を説明したが、ソース端子Ｓ１とゲート端子Ｇ２との間への正電圧サージ印加時（以下、Ｓ１−Ｇ２間サージ時と記す場合がある）の、第３トランジスタＴ３と第４トランジスタＴ４との関係も同様である。
上記のように、本実施の形態の構成では、第１トランジスタＴ１（第３トランジスタＴ３）の二次降伏耐量よりも低い、二次降伏耐量の第２トランジスタＴ２（第４トランジスタＴ４）が設けられているので、第１トランジスタＴ１（第３トランジスタＴ３）の二次降伏耐量が高い場合でも、半導体装置としてのＥＳＤ耐量を向上できる。つまり、第１トランジスタＴ１および第３トランジスタＴ３の二次降伏耐量向上と半導体装置としてのＥＳＤ耐量向上とを両立できる。
また、図２および図３に示すように、平面視において、第２トランジスタＴ２は、ゲート端子Ｇ１とソース端子Ｓ２との間に配置され、第４トランジスタＴ４は、ゲート端子Ｇ２とソース端子Ｓ１との間に配置されている。
これにより、Ｓ２−Ｇ１間サージ時のサージ電流は、ソース端子Ｓ２、第３のボディ層１３３、ドリフト層１１２および半導体基板１１１、トランジスタＴ２の寄生バイポーラトランジスタ（ドリフト層１１２、第２のボディ層１２３および第２のソース層１２４）、ダイオードＺＤ１、ゲート端子Ｇ１の経路を順に流れ、第１のゲート絶縁膜１１７から離れた位置を流れるので、サージ電流による第１のゲート絶縁膜１１７へのダメージを低減できる。つまり、第２トランジスタＴ２の追加により、Ｓ２−Ｇ１間サージ時のサージ電流経路から、第１のゲート絶縁膜１１７近傍の半導体領域（第１のボディ層１１３）を除外できる。また、Ｓ１−Ｇ２間サージ時も、同様に、第３のゲート絶縁膜１３７へのダメージを低減できる。よって、半導体装置としてのＥＳＤ耐量を向上できる。
また、図２および図３に示すように、平面視において、第２トランジスタＴ２および第４トランジスタＴ４は、第１トランジスタＴ１と第３トランジスタＴ３との間に配置されている。
これにより、Ｓ２−Ｇ１間サージ時のサージ電流は、ソース端子Ｓ２、第４のボディ層１４３、ドリフト層１１２および半導体基板１１１、トランジスタＴ２の寄生バイポーラトランジスタ（ドリフト層１１２、第２のボディ層１２３および第２のソース層１２４）、ダイオードＺＤ１、ゲート端子Ｇ１の経路を順に流れ、第１のゲート絶縁膜１１７および第３のゲート絶縁膜１３７から離れた位置を流れるので、サージ電流による第１のゲート絶縁膜１１７および第３のゲート絶縁膜１３７へのダメージを低減できる。つまり、第２トランジスタＴ２に加えた第４トランジスタＴ４の追加により、Ｓ２−Ｇ１間サージ時のサージ電流経路から、第１のゲート絶縁膜１１７近傍の半導体領域（第１のボディ層１１３）に加えて第３のゲート絶縁膜１３７近傍の半導体領域（第３のボディ層１３３）を除外できる。また、Ｓ１−Ｇ２間サージ時も、同様に、第１のゲート絶縁膜１１７および第３のゲート絶縁膜１３７へのダメージを低減できる。よって、半導体装置としてのＥＳＤ耐量を向上できる。
また、Ｓ２−Ｇ１間サージ時のサージ電流経路である第１のダイオードＺＤ１は、上述のように、ドリフト層１１２上の絶縁層を介した位置の、第１のゲート電極１１８Ａと第１のソース電極１１５との最近接領域に形成されている。
これにより、Ｓ２−Ｇ１間サージ時のサージ電流経路から、第１のゲート絶縁膜１１７近傍の半導体領域（第１のボディ層１１３）を除外し、第１のゲート絶縁膜１１７へのダメージを低減できる。
また、Ｓ１−Ｇ２間サージ時のサージ電流経路である第２のダイオードＺＤ２は、上述のように、ドリフト層１１２上の絶縁層を介した位置の、第２のゲート電極１３８Ａと第２のソース電極１３５との最近接領域に形成されている。
これにより、上記と同様に、第３のゲート絶縁膜１３７へのダメージを低減できる。よって、半導体装置としてのＥＳＤ耐量を向上できる。
［４．トランジスタの構成］
次に、第１トランジスタＴ１の二次降伏耐量よりも低い、二次降伏耐量の第２トランジスタＴ２の構成、言い換えると、第１トランジスタＴ１の寄生バイポーラトランジスタＴＰ１よりもオンしやすい、寄生バイポーラトランジスタＴＰ２を有する第２トランジスタＴ２の構成について説明する。
（ＭＯＳ直交型）
図６および図７は、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、第１トランジスタＴ１の略単位構成の、平面図および斜視図である。図８および図９は、同様に、それぞれ、第２トランジスタＴ２の略単位構成の平面図および斜視図である。
なお、図６〜図９では、半導体基板１１１、第１のソース電極１１５および第２のソース電極１３５は図示していない。また、以下に示す平面図および斜視図においても、同様に、半導体基板１１１、第１のソース電極１１５および第２のソース電極１３５は図示していない。
図６および図７に示すように、第１トランジスタＴ１は、第１のボディ層１１３と第１のソース電極１１５とを電気的に接続する第１の接続部１１３Ａを有する。第１の接続部１１３Ａは、第１のボディ層１１３の内、第１のソース層１１４が形成されていない領域であり、第１のボディ層１１３と同じ第２導電型の不純物を含む。第１のソース層１１４と第１の接続部１１３Ａとは、Ｘ方向に沿って交互に繰り返し配置される。
図８および図９に示すように、第２トランジスタＴ２は、第２のボディ層１２３と第１のソース電極１１５とを電気的に接続する第２の接続部１２３Ａを有する。第２の接続部１２３Ａは、第２のボディ層１２３の内、第２のソース層１２４が形成されていない領域であり、第２のボディ層１２３と同じ第２導電型の不純物を含む。第２のソース層１２４と第２の接続部１２３Ａとは、Ｘ方向に沿って交互に繰り返し配置される。
ここで、Ｘ方向において、第２のソース層１２４の長さ（以下、ＬＳ２と記す場合がある）は、第１のソース層１１４の長さ（以下、ＬＳ１と記す場合がある）より長いとする。この時、Ｘ方向において、第２のボディ層１２３の長さ（以下、ＬＢ２と記す場合がある）と第１のボディ層１１３の長さ（以下、ＬＢ１と記す場合がある）とが同じ場合は、ＬＳ２とＬＢ２との比であるＬＳ２／ＬＢ２は、ＬＳ１とＬＢ１との比であるＬＳ１／ＬＢ１よりも大きい。なお、以下では、比ＬＳ１／ＬＢ１や比ＬＳ２／ＬＢ２をＳＢ比とも呼ぶ。
半導体装置１における各部のサイズ例は、ドリフト層１１２の厚さは約２．５μｍ、第１のボディ層１１３の厚さは約１．０μｍ、第１のソース層１１４の厚さは約０．５μｍ、第１の溝部１１６の幅（Ｙ方向の長さ）は約０．３μｍ、第１の溝部１１６の間隔（図７のＷ１）は約０．２μｍ、ＬＢ１およびＬＢ２は約１．０μｍであり、ＳＢ比が６の場合のＬＳ１は約６．０μｍ、ＳＢ比が２４の場合のＬＳ２は約２４μｍである。
図１０は、第１トランジスタＴ１および第２トランジスタＴ２の寄生バイポーラトランジスタの動作を説明するための図である。
図１０に示すように、第１トランジスタＴ１の寄生バイポーラトランジスタＴＰ１のベース抵抗Ｒｂ１はＬＳ１に応じて決まり、第２トランジスタＴ２の寄生バイポーラトランジスタＴＰ２のベース抵抗Ｒｂ２はＬＳ２に応じて決まるため、ＬＳ２がＬＳ１より大きければ、ベース抵抗Ｒｂ２がベース抵抗Ｒｂ１より大きくなる。ここで、ベース抵抗Ｒｂ２がベース抵抗Ｒｂ１より大きいとは、第２の接続部１２３Ａから第２のボディ層１２３の経路において、第１のソース電極１１５から見たインピーダンスが最大となる第２のボディ層１２３中の位置までのインピーダンスであるベース抵抗Ｒｂ２（以下、第２のインピーダンスと記す場合がある）が、第１の接続部１１３Ａから第１のボディ層１１３の経路において、第１のソース電極１１５から見たインピーダンスが最大となる第１のボディ層１１３中の位置までのインピーダンスであるベース抵抗Ｒｂ１（以下、第１のインピーダンスと記す場合がある）よりも大きいことである。
図１１は、第２トランジスタＴ２において、第２のインピーダンス値となる位置のイメージを示す平面図であり、第２のインピーダンス値となる位置は、第２の接続部１２３Ａからの最遠位置で、平面視では位置１５１の位置となり、深さ方向（−Ｚ方向）は第２のボディ層１２３の最深位置（図示せず）となる。ここで、位置１５１はＸ方向における第２のソース層１２４の中心位置なので、ＬＳ２が大きくなるほど、また、ＳＢ比ＬＳ２／ＬＢ２が大きくなるほど第２のインピーダンスが大きくなる。なお、この考察は、第１トランジスタＴ１における第１のインピーダンス値においても同様である。
上記のように、ＬＳ２をＬＳ１より大きく、ベース抵抗Ｒｂ２をベース抵抗Ｒｂ１より大きく、また、ＳＢ比ＬＳ２／ＬＢ２をＳＢ比ＬＳ１／ＬＢ１より大きくすれば、寄生バイポーラトランジスタＴＰ２が寄生バイポーラトランジスタＴＰ１よりオンしやすくなる。
このように、本実施の形態に係る半導体装置１は、本体トランジスタ（第１トランジスタＴ１）のＳＢ比が小さく設定されて、本体トランジスタの高い二次降伏耐量が確保され、通常動作時には動作せず、かつＳＢ比が大きく設定されたＥＳＤ保護用トランジスタ（第２トランジスタＴ２）が設けられて、半導体装置１のＥＳＤ耐量が確保されるので、二次降伏耐量確保とＥＳＤ耐量確保とを両立できる。
図１２は、半導体装置１の試作実験における、第２トランジスタＴ２のＳＢ比に対するＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）モードでのＥＳＤ耐量特性を示す図であり、図１３は、印加電流値を１３Ａとした場合の、第１トランジスタＴ１のＳＢ比に対する二次降伏耐量特性を示す図である。
図１２から、第２トランジスタＴ２のＳＢ比を２４以上とすれば、ＥＳＤ耐量を３０００Ｖ以上にでき、また、図１３から、第１トランジスタＴ１のＳＢ比を６以下にすれば、二次降伏耐量を１４Ｖ以上にできることが判る。なお、３０００Ｖ以上のＥＳＤ耐量値および１４Ｖ以上の二次降伏耐量値は製品仕様として求められる値である。
よって、ＬＳ２はＬＢ２の２４倍以上であってもよい。また、ＬＳ１はＬＢ１の６倍以下であってもよい。
なお、上述では、第１の接続部１１３Ａおよび第２の接続部１２３Ａは、第２導電型の不純物を含む半導体であるとして説明したが、一方、または両方が、第１のソース電極１１５であっても良い。特に、第１の接続部１１３Ａを第１のソース電極１１５、第２の接続部１２３Ａを第２導電型の不純物を含む半導体とすれば、容易に第２のインピーダンス値を大きくできる。
（ＭＯＳ平行型）
上述では、図６および図７等に示すように、第１のソース層１１４が第１の接続部１１３Ａにより、第１のゲート導体１１８の延在方向（Ｘ方向）で分割される例（以下、直交型と記す場合がある）を述べたが、第１のソース層１１４が、第１のゲート導体１１８の延在方向と直交する方向（Ｙ方向）で分割される構成（以下、平行型と記す場合がある）にも同様の手法を適用できる。
図１４および図１５は、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、平行型の第１トランジスタＴ１の略単位構成の、平面図および斜視図である。図１６および図１７は、同様に、平行型の第２トランジスタＴ２の略単位構成の平面図および斜視図である。
平行型の第１トランジスタＴ１では、図１４および図１５に示すように、隣り合う第１の溝部１１６の間に、Ｙ方向に沿って、Ｘ方向に延在する第１のソース層１１４が複数配置される。第１の接続部は、隣り合う第１の溝部１１６の間の隣り合う第１のソース層１１４の間に、Ｘ方向に延在して配置される。具体的には、隣り合う第１の溝部１１６の間の隣り合う第１のソース層１１４の間に溝部１１６Ａが形成され、当該溝部１１６Ａ内に第１のソース電極１１５（図１４および図１５には図示せず）が埋め込まれる。この溝部１１６Ａに埋め込まれた第１のソース電極１１５が第１の接続部に相当する。
平行型の第２トランジスタＴ２では、図１６および図１７に示すように、第２の接続部は、隣り合う第２の溝部１２６の間に、Ｘ方向に沿って周期的に複数配置される。具体的には、Ｘ方向に沿って周期的に溝部１２６Ａが形成され、当該溝部１２６Ａ内に第１のソース電極１１５（図１６および図１７には図示せず）が埋め込まれる。この溝部１２６Ａに埋め込まれた第１のソース電極１１５が第２の接続部に相当する。
この平行型の第２トランジスタＴ２におけるＳＢ比は、図１６および図１７に示すように、Ｘ方向における、溝部１２６Ａの間隔であるＬＳ２と、溝部１２６Ａの長さＬＢ２との比である。
図１８は、平行型の第２トランジスタＴ２において、第２のインピーダンス値となる位置のイメージを示す平面図であり、第２のインピーダンス値となる位置は、溝部１２６Ａからの最遠位置で、平面視では位置１５２の位置となり、深さ方向（−Ｚ方向）は第２のボディ層１２３の最深位置（図示せず）となる。ここで、位置１５２はＸ方向における第２のソース層１２４の中心位置なので、ＬＳ２が大きくなるほど、また、ＳＢ比ＬＳ２／ＬＢ２が大きくなるほど第２のインピーダンスが大きくなる。なお、平行型の第１トランジスタＴ１における第１のインピーダンス値となる位置は、図１４を参照して、溝部１１６Ａからの最遠位置で、平面視では、第１のソース層１１４と第１の溝部１１６との界面の第１のソース層１１４側となり、深さ方向（−Ｚ方向）は第１のボディ層１１３の最深位置となる。
また、平行型の構成においても、図１２に示す特性と同様のＥＳＤ耐量特性が得られる。よって、ＬＳ２はＬＢ２の２４倍以上であってもよい。
なお、図１５および図１７に示す例では、溝部１１６Ａおよび溝部１２６Ａ内に、第１のソース電極１１５が埋め込まれるとして説明したが、一方、または両方に、第２導電型の不純物を含む半導体層が埋め込まれてもよい。特に、溝部１１６Ａ内を第１のソース電極１１５、溝部１２６Ａ内を第２導電型の不純物を含む半導体層とすれば、容易に第２のインピーダンス値を大きくできる。
（バイポーラ型）
上述の第２トランジスタＴ２および第４トランジスタＴ４は、図８および図９は直交型、図１６および図１７は平行型、の縦型ＭＯＳトランジスタ構成であったが、何れも、縦型バイポーラトランジスタ構成であってもよく、図１９および図２０は直交型、図２１および図２２は平行型、の略単位構成の平面図および斜視図である。
図１９、図２０、図２１および図２２に示す構成は、それぞれ、図８、図９、図１６および図１７に示す構成に対して、第２のゲート絶縁膜１２７および第２のゲート導体１２８が絶縁層１２９に置換されたものであり、ドリフト層１１２、第２のボディ層１２３および第２のソース層１２４が、それぞれ、縦型バイポーラトランジスタのコレクタ層、ベース層およびエミッタ層に相当し、半導体基板１１１がコレクタ電極、第２のボディ層１２３の一部（位置１５１または位置１５２の最深部）がベース電極、第１のソース電極１１５がエミッタ電極相当になる。
これらの構成は、図８、図９、図１６および図１７に示す第２トランジスタＴ２が縦型ＭＯＳトランジスタ構成である場合における、寄生バイポーラトランジスタＴＰ２のみが存在する状態と等価なので、第２トランジスタＴ２が縦型ＭＯＳトランジスタ構成である場合と同様の効果を実現できる。
なお、第２の溝部１２６内の構成は、必ずしも絶縁層１２９の配置でなくてもよく、第２トランジスタＴ２のゲート機能が無効となる構造であればよい。
また、第１のボディ層１１３と第２のボディ層１２３とが絶縁分離されていることが望ましいが、実動作に影響のない範囲で導通していてもよい。
なお、上述のトランジスタの構成の説明は、代表して、第１トランジスタＴ１および第２トランジスタＴ２の構成を述べたが、第３トランジスタＴ３および第４トランジスタＴ４の構成も同様である。
つまり、上述での、第１トランジスタＴ１、寄生バイポーラトランジスタＴＰ１、第１のボディ層１１３、第１の接続部１１３Ａ、第１のソース層１１４、第１の溝部１１６、第２トランジスタＴ２、寄生バイポーラトランジスタＴＰ２、第２のボディ層１２３、第２の接続部１２３Ａ、第２のソース層１２４、第２の溝部１２６および第１のソース電極１１５を、第３トランジスタＴ３、寄生バイポーラトランジスタＴＰ３、第３のボディ層１３３、第３の接続部、第３のソース層１３４、第３の溝部１３６、第４トランジスタＴ４、寄生バイポーラトランジスタＴＰ４、第４のボディ層１４３、第４の接続部、第４のソース層１４４、第４の溝部１４６および第２のソース電極１３５と読み替えればよい。
上述のように、第２トランジスタＴ２は、寄生バイポーラトランジスタＴＰ１とは独立して、半導体基板１１１上に形成された縦型トランジスタ（ＭＯＳトランジスタ、またはバイポーラトランジスタ）であり、共通ドレイン電極ＤＣである第１電極（ドレイン電極またはコレクタ電極）と、第２電極（ソース電極またはエミッタ電極）と、第１電極と第２電極との間の導通を制御する第３電極（ゲート電極またはベース電極）とを有し、第３電極は第２電極に電気的に接続されている。
同様に、第４トランジスタＴ４は、寄生バイポーラトランジスタＴＰ３とは独立して、半導体基板１１１上に形成された縦型トランジスタ（ＭＯＳトランジスタ、またはバイポーラトランジスタ）であり、共通ドレイン電極ＤＣである第４電極（ドレイン電極またはコレクタ電極）と、第５電極（ソース電極またはエミッタ電極）と、第４電極と第５電極との間の導通を制御する第６電極（ゲート電極またはベース電極）とを有し、第６電極は第５電極に電気的に接続されている。
［５．第２のインピーダンスを大きくする方法］
次に、第２のインピーダンスを第１のインピーダンスよりも大きくする方法について説明する。下記＜方法１＞は上述したが、それ以外の方法例を以下に列挙する。
＜方法１＞ＬＳ２がＬＳ１より大きい。
＜方法２＞Ｙ方向における、隣り合う第２の溝部１２６の間隔が、隣り合う第１の溝部１１６の間隔より狭い。
＜方法３＞第２のボディ層１２３の厚さ（Ｚ方向の長さ）が、第１のボディ層１１３の厚さよりも薄い。
＜方法４＞第２のボディ層１２３の比抵抗が、第１のボディ層１１３の比抵抗より高い。
＜方法５＞第２のボディ層１２３の第２導電型の不純物濃度が、第１のボディ層１１３の第２導電型の不純物濃度より低い。
＜方法６＞第２の接続部１２３Ａを構成する半導体層の不純物濃度が、第１の接続部１１３Ａを構成する半導体層の不純物濃度より低い。
＜方法７＞第２の接続部１２３Ａが、第１の接続部１１３Ａよりインピーダンスが高くなるような高抵抗層を含む。当該高抵抗層は、例えば、ポリシリコンであってもよい。
上記各方法において、ＬＳ１およびＬＳ２は、ＬＳ３およびＬＳ４と読み替えても良く、第１のボディ層１１３および第２のボディ層１２３は、第３のボディ層１３３および第４のボディ層１４３と読み替えても良く、第１の溝部１１６および第２の溝部１２６は、第３の溝部１３６および第４の溝部１４６と読み替えても良く、第２の接続部１２３Ａおよび第２のボディ層１２３は、第４の接続部および第４のボディ層１４３と読み替えても良い。
＜方法２＞は直交型トランジスタ構成において適用可能であり、＜方法３＞〜＜方法７＞は直交型トランジスタ構成および平行型トランジスタ構成において適用可能である。
また、＜方法１＞〜＜方法７＞は、各々単独で適用しても良いし、適用可能な複数の方法を組み合わせて適用しても良く、いずれの場合においても、第２のインピーダンスを第１のインピーダンスよりも大きくすることができる。また、＜方法１＞〜＜方法７＞は、第２トランジスタＴ２及び第４トランジスタＴ４が縦型バイポーラトランジスタであっても適用できる。
また、図７、図９、図１５、図１７、図２０および図２２に示す第１トランジスタＴ１または第２トランジスタＴ２において、第１のソース層１１４、第２のソース層１２４、第１の接続部１１３Ａ、第２の接続部１２３Ａの上に、第２導電型の不純物を含む半導体層と絶縁膜とのいずれか一方が、または両方が積層されて、形成されていてもよい。
また、第１の溝部１１６内の第１のゲート導体１１８上、第２の溝部１２６内の第２のゲート導体１２８上、第３の溝部１３６内の第３のゲート導体１３８上、第４の溝部１４６内の第４のゲート導体１４８上に絶縁層が形成されていてもよい。
本開示は、縦型電界効果トランジスタを備える、ＣＳＰ型の半導体装置等に適用できる。
１１１ 半導体基板
１１２ ドリフト層
１１３ 第１のボディ層
１１３Ａ 第１の接続部
１１４ 第１のソース層
１１５ 第１のソース電極
１１６ 第１の溝部
１１６Ａ 溝部
１１７ 第１のゲート絶縁膜
１１８ 第１のゲート導体
１１８Ａ 第１のゲート電極
１１８Ｂ 第１のゲート配線
１２３ 第２のボディ層
１２３Ａ 第２の接続部
１２４ 第２のソース層
１２６ 第２の溝部
１２６Ａ 溝部
１２７ 第２のゲート絶縁膜
１２８ 第２のゲート導体
１２９ 絶縁層
１３３ 第３のボディ層
１３４ 第３のソース層
１３５ 第２のソース電極
１３６ 第３の溝部
１３７ 第３のゲート絶縁膜
１３８ 第３のゲート導体
１３８Ａ 第２のゲート電極
１３８Ｂ 第２のゲート配線
１４３ 第４のボディ層
１４４ 第４のソース層
１４６ 第４の溝部
１４７ 第４のゲート絶縁膜
１４８ 第４のゲート導体
１７１Ａ、１７２Ａ、１７３Ａ、１７４Ａ、１７５Ａ、１７１Ｂ、１７２Ｂ、１７３Ｂ、１７４Ｂ、１７５Ｂ 層
１７６Ａ、１７６Ｂ、１７７Ａ、１７７Ｂ 接続部
１８０Ａ、１８０Ｂ 絶縁膜
Ｔ１、Ｔ２、Ｔ３、Ｔ４ トランジスタ
ＴＰ１、ＴＰ２ 寄生バイポーラトランジスタ
ＺＤ１、ＺＤ２ ダイオード

Claims (21)

  1. 縦型電界効果トランジスタである第１トランジスタと、
    縦型トランジスタである第２トランジスタと、
    第１のダイオードと、を備え、
    前記第１トランジスタは、
    半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表面に形成された前記第１導電型と異なる第２導電型の第１のボディ層と、
    前記第１のボディ層の表面に形成された前記第１導電型の第１のソース層と、
    前記第１のソース層と電気的に接続された第１のソース電極と、
    前記半導体基板上面と平行な第１の方向に延在し、かつ選択的に、前記ドリフト層上面から前記第１のボディ層を貫通して前記ドリフト層の一部までの深さに形成された複数の第１の溝部と、
    前記第１の溝部表面の少なくとも一部を覆うように形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート導体と、
    前記第１のボディ層と前記第１のソース電極とを電気的に接続する第１の接続部と、を有し、
    前記第２トランジスタは、
    前記ドリフト層の表面に形成された前記第２導電型の第２のボディ層と、
    前記第２のボディ層の表面に形成され、前記第１のソース電極と電気的に接続された前記第１導電型の第２のソース層と、
    前記第２のボディ層と前記第１のソース電極とを電気的に接続する第２の接続部と、を有し、
    前記第１のダイオードは、前記第１のソース電極と前記第１のゲート導体との間に電気的に接続され、
    前記第２の接続部及び前記第２のボディ層の経路において、
    前記第１のソース電極から見たインピーダンスが最大となる前記第２のボディ層中の位置までのインピーダンスである、第２のインピーダンスが
    前記第１の接続部及び前記第１のボディ層の経路において、
    前記第１のソース電極から見たインピーダンスが最大となる前記第１のボディ層中の位置までのインピーダンスである、第１のインピーダンスよりも大きい
    半導体装置。
  2. 前記第１のソース層と前記第１の接続部とは、前記第１の方向に沿って交互に繰り返し配置され、
    前記第２のソース層と前記第２の接続部とは、前記第１の方向に沿って交互に繰り返し配置されている
    請求項１記載の半導体装置。
  3. 前記第１の方向において、前記第２のソース層の長さは前記第１のソース層の長さより長い
    請求項２記載の半導体装置。
  4. 前記第１の方向において、前記第２のソース層の長さは前記第２の接続部の長さの２４倍以上である
    請求項２記載の半導体装置。
  5. 前記第１の方向において、前記第１のソース層の長さは前記第１の接続部の長さの６倍以下である
    請求項２記載の半導体装置。
  6. 隣り合う前記第１の溝部の間には、前記第１の方向に直交する第２の方向に沿って前記第１のソース層が複数配置され、
    前記第１の接続部は、前記第１の方向に延在し、隣り合う前記第１の溝部の間の隣り合う前記第１のソース層の間に配置され、
    前記第２の接続部は、前記第１の方向に沿って周期的に複数配置されている
    請求項１記載の半導体装置。
  7. 前記第１の方向において、隣り合う前記第２の接続部の間隔は前記第２の接続部の長さの２４倍以上である
    請求項６記載の半導体装置。
  8. 前記第２トランジスタは、電界効果トランジスタであり、
    前記第２トランジスタは、さらに、
    前記第１の方向に延在し、かつ選択的に、前記ドリフト層上面から前記第２のボディ層を貫通して前記ドリフト層の一部までの深さに形成された複数の第２の溝部と、
    前記第２の溝部表面の少なくとも一部を覆うように形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成され、前記第１のソース電極と電気的に接続された第２のゲート導体と、を有する
    請求項２または請求項６に記載の半導体装置。
  9. 前記第２トランジスタは、バイポーラトランジスタであり、
    前記第２トランジスタは、さらに、
    前記第１の方向に延在し、かつ選択的に、前記ドリフト層上面から前記第２のボディ層を貫通して前記ドリフト層の一部までの深さに形成された複数の第２の溝部を有し、
    少なくとも前記第１のボディ層と前記第２のボディ層が絶縁分離されている
    請求項２または請求項６に記載の半導体装置。
  10. 前記第１の方向に直交する第２の方向において、前記複数の第２の溝部の並びのピッチは、前記複数の第１の溝部の並びのピッチと同じである
    請求項８または請求項９に記載の半導体装置。
  11. 前記第１の方向に直交する第２の方向において、隣り合う前記第２の溝部の間隔は、隣り合う前記第１の溝部の間隔より狭い
    請求項８または請求項９に記載の半導体装置。
  12. 前記第２のボディ層の厚さは、前記第１のボディ層の厚さより薄い
    請求項１記載の半導体装置。
  13. 前記第２のボディ層の前記第２導電型の不純物濃度は、前記第１のボディ層の前記第２導電型の不純物濃度より低い
    請求項１記載の半導体装置。
  14. 前記第２の接続部は、前記第１の接続部を構成する半導体層の不純物濃度より低い不純物濃度の半導体層を含む
    請求項１記載の半導体装置。
  15. 前記第２の接続部は、当該第２の接続部が前記第１の接続部よりインピーダンスが高くなるような高抵抗層を含む
    請求項１記載の半導体装置。
  16. 前記第１のダイオードは、前記半導体基板上面から間隔をおいた上方に形成され、前記第１導電型のポリシリコンと前記第２導電型のポリシリコンとの組合せで形成された双方向ツェナーダイオードである
    請求項１記載の半導体装置。
  17. 前記半導体装置は、さらに、
    縦型電界効果トランジスタである第３トランジスタと、
    縦型トランジスタである第４トランジスタと、
    第２のダイオードと、を備え、
    前記第３トランジスタは、
    前記ドリフト層の表面に形成された前記第２導電型の第３のボディ層と、
    前記第３のボディ層の表面に形成された前記第１導電型の第３のソース層と、
    前記第３のソース層と電気的に接続された第２のソース電極と、
    前記第１の方向に延在し、かつ選択的に、前記ドリフト層上面から前記第３のボディ層を貫通して前記ドリフト層の一部までの深さに形成された複数の第３の溝部と、
    前記第３の溝部表面の少なくとも一部を覆うように形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に形成された第３のゲート導体と、
    前記第３のボディ層と前記第２のソース電極とを電気的に接続する第３の接続部と、を有し、
    前記第４トランジスタは、
    前記ドリフト層の表面に形成された前記第２導電型の第４のボディ層と、
    前記第４のボディ層の表面に形成され、前記第２のソース電極と電気的に接続された前記第１導電型の第４のソース層と、
    前記第４のボディ層と前記第２のソース電極とを電気的に接続する第４の接続部と、を有し、
    前記第２のダイオードは、前記第２のソース電極と前記第３のゲート導体との間に電気的に接続され、
    前記第４の接続部及び前記第４のボディ層の経路において、
    前記第２のソース電極から見たインピーダンスが最大となる前記第４のボディ層中の位置までのインピーダンスである、第４のインピーダンスが
    前記第３の接続部及び前記第３のボディ層の経路において、
    前記第２のソース電極から見たインピーダンスが最大となる前記第３のボディ層中の位置までのインピーダンスである、第３のインピーダンスよりも大きい
    請求項１記載の半導体装置。
  18. 前記半導体装置は、さらに、
    前記第１のゲート導体と電気的に接続され、前記半導体装置の表面に露出形成された第１のゲート端子と、
    前記第３のゲート導体と電気的に接続され、前記半導体装置の表面に露出形成された第２のゲート端子と、
    前記第１のソース電極と電気的に接続され、前記半導体装置の表面に露出形成された第１のソース端子と、
    前記第２のソース電極と電気的に接続され、前記半導体装置の表面に露出形成された第２のソース端子とを備え、
    前記第２トランジスタは、平面視において前記第１のゲート端子と前記第２のソース端子との間に配置され、
    前記第４トランジスタは、平面視において前記第２のゲート端子と前記第１のソース端子との間に配置されている
    請求項１７記載の半導体装置。
  19. 前記第２トランジスタ及び前記第４トランジスタは、平面視において前記第１トランジスタと前記第３トランジスタとの間に配置されている
    請求項１７記載の半導体装置。
  20. 半導体基板上に形成された半導体装置であって、
    前記半導体基板上に形成された縦型電界効果トランジスタであり、共通ドレイン電極、第１のソース電極及び第１のゲート電極を有する第１トランジスタと、
    前記半導体基板上に形成された、前記第１トランジスタの寄生トランジスタとは独立した縦型トランジスタであり、
    前記共通ドレイン電極に電気的に接続された第１電極、
    前記第１のソース電極に電気的に接続された第２電極、及び
    前記第１電極と前記第２電極との間の導通を制御する第３電極を有する第２トランジスタと、
    前記半導体基板上に形成された縦型電界効果トランジスタであり、共通ドレイン電極、第２のソース電極及び第２のゲート電極を有する第３トランジスタと、
    前記半導体基板上に形成された、前記第３トランジスタの寄生トランジスタとは独立した縦型トランジスタであり、
    前記共通ドレイン電極に電気的に接続された第４電極、
    前記第２のソース電極に電気的に接続された第５電極、及び
    前記第４電極と前記第５電極との間の導通を制御する第６電極を有する第４トランジスタと、
    前記第１のソース電極と前記第１のゲート電極との間に電気的に接続された第１のダイオードと、
    前記第２のソース電極と前記第２のゲート電極との間に電気的に接続された第２のダイオードと、を有し、
    前記第３電極は前記第１のソース電極に電気的に接続され、
    前記第２トランジスタは、前記半導体装置の通常動作時は前記第１電極から前記第２電極へは導通せず、
    前記第２のソース電極と前記第１のゲート電極との間にＥＳＤサージ電圧が印加された時は前記第１電極から前記第２電極へ導通し、
    前記第６電極は前記第２のソース電極に電気的に接続され、
    前記第４トランジスタは、前記半導体装置の通常動作時は前記第４電極から前記第５電極へは導通せず、
    前記第１のソース電極と前記第２のゲート電極との間にＥＳＤサージ電圧が印加された時は前記第４電極から前記第５電極へ導通し、
    前記半導体装置は、さらに、
    前記第１のゲート電極と電気的に接続され、前記半導体装置の表面に露出形成された第１のゲート端子と、
    前記第２のゲート電極と電気的に接続され、前記半導体装置の表面に露出形成された第２のゲート端子と、
    前記第１のソース電極と電気的に接続され、前記半導体装置の表面に露出形成された第１のソース端子と、
    前記第２のソース電極と電気的に接続され、前記半導体装置の表面に露出形成された第２のソース端子とを備え、
    前記第２トランジスタは、平面視において前記第１のゲート端子と前記第２のソース端子との間に配置され、
    前記第４トランジスタは、平面視において前記第２のゲート端子と前記第１のソース端子との間に配置されている
    半導体装置。
  21. 半導体基板上に形成された半導体装置であって、
    前記半導体基板上に形成された縦型電界効果トランジスタであり、共通ドレイン電極、第１のソース電極及び第１のゲート電極を有する第１トランジスタと、
    前記半導体基板上に形成された、前記第１トランジスタの寄生トランジスタとは独立した縦型トランジスタであり、
    前記共通ドレイン電極に電気的に接続された第１電極、
    前記第１のソース電極に電気的に接続された第２電極、及び
    前記第１電極と前記第２電極との間の導通を制御する第３電極を有する第２トランジスタと、
    前記半導体基板上に形成された縦型電界効果トランジスタであり、共通ドレイン電極、第２のソース電極及び第２のゲート電極を有する第３トランジスタと、
    前記半導体基板上に形成された、前記第３トランジスタの寄生トランジスタとは独立した縦型トランジスタであり、
    前記共通ドレイン電極に電気的に接続された第４電極、
    前記第２のソース電極に電気的に接続された第５電極、及び
    前記第４電極と前記第５電極との間の導通を制御する第６電極を有する第４トランジスタと、
    前記第１のソース電極と前記第１のゲート電極との間に電気的に接続された第１のダイオードと、
    前記第２のソース電極と前記第２のゲート電極との間に電気的に接続された第２のダイオードと、を有し、
    前記第３電極は前記第１のソース電極に電気的に接続され、
    前記第２トランジスタは、前記半導体装置の通常動作時は前記第１電極から前記第２電極へは導通せず、
    前記第２のソース電極と前記第１のゲート電極との間にＥＳＤサージ電圧が印加された時は前記第１電極から前記第２電極へ導通し、
    前記第６電極は前記第２のソース電極に電気的に接続され、
    前記第４トランジスタは、前記半導体装置の通常動作時は前記第４電極から前記第５電極へは導通せず、
    前記第１のソース電極と前記第２のゲート電極との間にＥＳＤサージ電圧が印加された時は前記第４電極から前記第５電極へ導通し、
    前記第２トランジスタ及び前記第４トランジスタは、平面視において前記第１トランジスタと前記第３トランジスタとの間に配置されている
    半導体装置。
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