JP6292047B2 - 半導体装置 - Google Patents

Description

この発明は、電力変換回路などの高速スイッチングによる急峻なサージを吸収する半導体装置に関する。

近年、地球環境問題への意識の高まりにより、電力効率を重要視した電力変換回路の普及が加速している。エアコン、冷蔵庫などの大型家電やコンピュータなどの電力利用において高い効率が求められる。

これらの機器を時々の運転状態に応じて効率よく電力を供給する電力変換回路には、応答速度の高いパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、大電力のスイッチングが可能なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの電力用スイッチング素子が用いられている。電力変換の効率を高めるためには、電力用スイッチング素子のスイッチング損失（特にオン状態からオフ状態への切り替え時）を低減することが特徴である高速スイッチングが可能な電力用スイッチング素子が提供されている。

一方で、電力変換回路には、少なからず配線インダクタンス成分が含まれており、電力用スイッチング素子がスイッチングする際には、電源電圧を越えるサージ電圧が発生する。このサージ電圧が、電力用スイッチング素子の絶対最大印加電圧を越えると電力用スイッチング素子が破壊してしまう恐れがある。よって、この点に留意して電力変換回路の回路設計がなされることが一般的である。

しかしながら、異常な負荷変動や雷などの影響により電源電圧が変動し、予期することができないサージ電圧が発生する場合がある。このため、電力変換回路にはサージ保護素子が設けられる。

一般的なサージ保護素子として、ツェナーダイオードやバリスタなどの素子が設けられる。これらの素子は、印加されるサージ電圧が所定の値に達した後にサージ電流の吸収が始まるため、スイッチング時に発生する急峻なサージ電圧に対して遅れが生じ、電力用スイッチング素子を保護できない場合がある。この課題に対して、ＭＯＳ型ダイオードを用いたサージ保護素子が知られている。

特許技術文献１には、保護用ＭＯＳ型ダイオードが記載されている。図６は、特許技術文献に１に記載の従来の保護用ＭＯＳ型ダイオードの断面図を示す。

ｎ型の半導体基板２１の表面層にｐベース領域２２とｎ⁺カソード領域２３が離して配置される。さらにｐベース領域２２内の表面層にｐ⁺アノード領域２４とｎ⁺ソース領域２５が配置される。ｎ⁺カソード領域２３上にカソード電極６０が配置され、カソード端子Ｋに接続される。

また、ｐ⁺アノード領域２４およびｎ⁺ソース領域２５上にアノード電極６１が配置され、アノード端子Ａに接続される。ｎ⁺カソード領域２３、半導体基板２１、およびｐ⁺アノード領域２４とにわたる表面には、一般的にポリシリコンから成る導電膜２６ａ、２６ｂが比較的厚い絶縁膜２７を介して配置される。

また、導電膜２６ｂは、カソード電極６０と電気的に接続され、同電位となる。高耐圧の場合には、半導体基板２１とｎ⁺カソード領域２３の境界部分に不純物濃度が中間となるｎバッファ層を設ける場合もある。また、ｎ⁺ソース領域２５とｐベース領域２２と半導体基板２１の表面上には、ポリシリコンから成るゲート電極２８がゲート絶縁膜２９を介して配置される。ゲート電極２８は、導電膜２６ａと電気的に接続される。また、ゲート電極２８は、抵抗３０を介してアノード端子Ａに接続されている。

次に、図６に示す従来の保護用ＭＯＳ型ダイオード５００の動作について説明する。アノード電極Ａを基準電位（ＧＮＤ）とし、カソード端子Ｋに正の静電サージが印加された場合、ゲート電極２８の電圧は、帰還容量Ｃｒｓｓの影響を受けて上昇する。そのため、ゲート電極２８直下のｐベース領域２２の表面が反転しＭＯＳチャネルが形成された状態となるので、静電サージの電荷を放出することができる。さらに出力端子の電位が素子耐圧に達すると、アバランシェ電流が流れ静電サージの電荷を放出する。

次に、従来の保護用ＭＯＳ型ダイオード５００内部を流れる電流について説明する。アバランシェ電流は、ｎ型の半導体基板２１からｐベース領域２２に流れ込む。このとき、挿入した抵抗３０により初期段階でゲート電位が上昇してＭＯＳチャネルが形成された状態のままとなる。これにより、ｎ⁺ソース領域２５からＭＯＳチャネルを通過してｎ型の半導体基板２１に流入する電子によって、アバランシェ電流はｐベース領域２２とｎ型の半導体基板２１の接合面全体に広がるように流れる。よって、電流集中による瞬時破壊が前述の一般的なサージ保護素子と比べて起こりにくい。

また、ｎ⁺ソース領域２５にｐ⁺コンタクト層の相当するｐ⁺アノード領域２４を配置したため、静電サージの電荷量が大きくなってもその電荷をｐ⁺アノード領域２４から効率的に引き抜くことができる。これにより、ｎ⁺ソース領域２５、ｐベース領域２２、およびｎ型の半導体基板２１で構成される寄生ｎｐｎトランジスタは、ｐ⁺アノード領域２４を備えることでバイアスが極端に上昇することはない。その結果、極端な２次降伏による瞬時破壊を防ぐことができる。

よって、保護用ＭＯＳ型ダイオード５００が電力変換回路の電力用スイッチング素子と並列に接続されることで、電力用スイッチング素子をサージ電圧から保護する。

しかしながら、図６に示す従来のサージ保護用ＭＯＳ型ダイオード５００は、横型素子であり、対応できるサージ電圧は３００Ｖ以下と低い。横型素子で３００Ｖ超の高耐圧を保護するためには、素子サイズが大きくなる。また、縦型素子に比べて設計が複雑になる。そこで、図６に示すサージ保護用ＭＯＳ型ダイオード５００と同じ機能を有する縦型のＭＯＳＦＥＴで実現することが考えられる。

図７は、従来の縦型ＭＯＳＦＥＴ６００の構成図を示す。図７（ａ）には断面図、図７（ｂ）には等価回路図を示す。図７は、プレーナ型ゲート構造の縦型ＭＯＳＦＥＴ６００をサージ保護用ＭＯＳ型ダイオードとして用いた場合を示す。

図７（ａ）は、不純物濃度が高いｎ⁺基板５１の主面上にエピタキシャル成長させたｎ⁺基板５１より不純物濃度が低いｎ^-層５２が配置される。このｎ^-層５２の表面層には、ｐベース層５５が配置される。ｐベース層５５の表面層には、ｎ⁺ソース層５６とｎ⁺ソース層５６に隣接してｐコンタクト層６３が配置される。ｎ⁺ソース層５６とｐコンタクト層６３は、それぞれソース電極５６ａを介してソース端子５６ｂに接続する。

ｎ^-層５２、ｐベース層５５、およびｎ⁺ソース層５６の上面にわたって、ゲート絶縁膜５７を介して、例えば、ポリシリコンで形成されたゲート電極５８が配置される。ゲート絶縁膜５７下部でｎ^-層５２とｎ⁺ソース層５６に挟まれたｐベース層５５の表面層にチャネルが形成される。また、前記のｎ⁺基板５１はｎ⁺ドレイン層６４となり、このｎ⁺ドレイン層６４に接してドレイン電極６４ａが配置される。このドレイン電極６４ａはドレイン端子６４ｂに接続する。前記の各ゲート電極５８は互いに接続し、さらに、このゲート電極５８はゲート端子５８ａに接続する。

図７（ｂ）は、Ｃｉｓｓはゲート入力容量、Ｃｏｓｓは出力容量、Ｃｒｓｓは帰還容量である。Ｃｇｓはゲートとソースの間容量、Ｃｇｄはゲートとドレイン間の容量、Ｃｄｓはドレインとソース間の容量である。

ゲート入力容量はＣｉｓｓ＝Ｃｇｓ＋Ｃｇｄ、出力容量はＣｏｓｓ＝Ｃｇｄ＋Ｃｄｓ、帰還容量はＣｒｓｓ＝Ｃｇｄである。また、図中の符号で、Ｓはソース、Ｇはゲート、Ｄはドレインを示す。

図８は、従来の縦型ＭＯＳＦＥＴ６００の入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓのドレイン−ソース間電圧依存性を示す。以下の説明ではドレイン−ソース間電圧を単にドレイン電圧Ｖｄｓと称す。図８に示すＣｉｓｓ，Ｃｏｓｓ，Ｃｒｓｓはドレイン電圧Ｖｄｓが０．０１Ｖの場合で規格化している。

ドレイン電圧Ｖｄｓが低い場合には、空乏層の広がりが狭いため、比較的容量が大きい。ドレイン電圧Ｖｄｓが高い場合には、空乏層の広がりが大きいため、容量が小さくなる。出力容量Ｃｉｓｓ、および帰還容量Ｃｒｓｓは、ドレイン間電圧Ｖｄｓが１０Ｖ付近で急激に低下する。入力容量Ｃｉｓｓは、ドレイン電圧Ｖｄｓの依存性は小さい。

図９は、従来の縦型ＭＯＳＦＥＴ６００の帰還容量によるドレイン電圧とゲート電圧の関係を示す。図７（ａ）に示した従来の縦型ＭＯＳＦＥＴ６００のドレイン電圧Ｖｄｓをソース電位基準（ＧＮＤ）にした場合、ゲート電圧Ｖｇｓは、ドレイン電圧Ｖｄｓの上昇に伴い、帰還容量Ｃｒｓｓの影響を受けて上昇する。ゲート電圧Ｖｇｓは、ドレイン電圧Ｖｄｓ、入力容量Ｃｉｓｓ、および帰還容量Ｃｒｓｓで決められる。一般的に６００Ｖの高耐圧ＭＯＳＦＥＴの場合、ゲートしきい値電圧Ｖｔｈは３Ｖ程度である。

図９に示すように、ゲート入力容量Ｃｉｓｓと帰還容量Ｃｒｓｓの比率を、例えば、１０：１としてＣｉｓｓ≒Ｃｇｓとした場合、帰還容量Ｃｒｓｓの影響で上昇するゲート電位Ｖｇｓは、Ｖｄｓ×Ｃｒｓｓ／（Ｃｉｓｓ＋Ｃｒｓｓ）＝Ｖｄｓ×０．１１となる。そのため、ドレイン電圧Ｖｄｓが１０Ｖの場合は、ゲート電圧Ｖｇｓは１．１Ｖ程度となり、ゲートしきい値電圧Ｖｔｈ＝３Ｖには達しない。

特許文献２では、並列ｐｎ層を備えるＥＳＤ保護素子が記載されている。超接合を形成するピラー領域の上にはボディ領域を備え、ボディ領域の表面には、ソース領域が形成され、ソース領域とゲート電極に対向する位置にドレイン電極が形成されている。また、ボディ領域には、ソース領域に隣接してボディ領域の電位を取り出すための電位取り出し領域（バックゲート）が形成されている。

特許文献３では、同一半導体素子内に超接合構造の本体Ｔｒ領域とＥＳＤ保護素子領域を備えた半導体素子が記載されている。超接合を形成するピラー領域の上にボディ領域を備え、ボディ領域の表面には、ソース領域とボディコンタクト領域が配置されている。

特開２００７−２７２２８号公報 特開２０１０−５６４８６号公報 特開２０１１−４９４２４号公報

図６に示す特許文献１の従来のサージ保護用ＭＯＳ型ダイオード５００は、横型素子であり、対応できるサージ電圧は３００Ｖ以下と低い。横型素子で３００Ｖ超の高耐圧を保護するためには、素子サイズが大きくなり、また、縦型素子に比べて設計が複雑になる。

しかしながら、図７に示す従来の縦型ＭＯＳＦＥＴ６００では、従来の縦型ＭＯＳＦＥＴ６００がアバランシェに突入してｐベース層５５の電位が上昇するまでに時間が掛かるため、急峻なサージを吸収することが困難になる。

特許文献２，３では、トランジスタ領域のゲート電極を保護するように、サージ保護素子が接続されている。

また、特許文献２，３では、サージ保護素子のボディ領域がソース電極の電位に固定されている。このため、ボディ領域がソース電極に対して浮遊状態にある場合に比べて、スイッチングする電圧は高くなる。よって、スイッチングの速度が遅くなるため、高速スイッチングによる急峻なサージ電圧に対する保護能力は必ずしも高くない。

本発明は、前記の課題を解決して、高速スイッチングによる急峻なサージを吸収できる高耐圧の半導体装置を提供することにある。

前記の目的を達成するために、本発明において、第1導電型の半導体基板と、前記半導
体基板の一方の主面上に垂直に複数配置された第１導電型カラムと第２導電型カラムが前記一方の主面に平行な方向に交互に配置された並列ｐｎ層と、前記並列ｐｎ層の上面に配置された第１導電型の第１半導体層と、前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第１ベース領域と、前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第２ベース領域と、前記第１ベース領域の表面層に配置された第１導電型の第１ソース領域と、前記第１ソース領域に接続された第１ソース電極と、前記第２ベース領域の表面層に配置された第１導電型の第２ソース領域と、前記第２ベース領域の表面層に配置された第２導電型の第１コンタクト領域と、前記第２ソース領域と前記第１コンタクト領域に接続された第２ソース電極と、前記第１ソース領域と前記第１半導体層との間の前記第１ベース領域の表面上と、前記第２ソース領域と前記第１半導体層との間の前記第２ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、前記半導体基板の他方の主面上に配置されたドレイン電極とを備え、前記第１ソース電極と前記第２ソース電極が電気的に接続され、該電気的に接続された前記第１ソース電極および前記第２ソース電極と前記ゲート電極との間には抵抗が電気的に接続されている。

本発明によれば、第１導電型の半導体基板と、前記半導体基板の前記一方の主面に垂直に複数配置された第１導電型カラムと第２導電型カラムが前記一方の主面に平行な方向に交互に配置された並列ｐｎ層と、前記並列ｐｎ層の上面に配置された第１導電型の第１半導体層と、を備えた半導体装置において、前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第１ベース領域と、前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第２ベース領域と、前記第１ベース領域の表面層に配置された第１導電型の第１ソース領域と、前記第１ソース領域に接続された第１ソース電極と、前記第２ベース領域の表面層に配置された第１導電型の第２ソース領域と、前記第２ベース領域の表面層に配置された第２導電型の第１コンタクト領域と、前記第２ソース領域と前記第１コンタクト領域に接続された第２ソース電極とを備えたサージ保護素子領域と、前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第３ベース領域と、前記第３ベース領域の表面層に配置された第１導電型の第３ソース領域と、前記第３ベース領域の表面層に配置された第２導電型の第２コンタクト領域と、前記第３ソース領域と前記第２コンタクト領域に接続された第３ソース電極とを備えたスイッチング素子領域と、前記第１ソース領域と前記第１半導体層との間の前記第１ベース領域の表面上と、前記第２ソース領域と前記第２ベース領域の表面上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、前記第３ソース領域と前記第１半導体層との間の前記第３ベース領域の表面上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、前記半導体基板の他方の主面上に配置されたドレイン電極とを備え、前記サージ保護素子領域の前記第１ソース電極、および前記第２ソース電極と、前記スイッチング素子領域の前記第３ソース領域とが電気的に接続され、該電気的に接続された前記第１ソース電極および前記第２ソース電極と前記第１ゲート電極との間には抵抗が電気的に接続されている。

本発明によれば、高速スイッチングによる急峻なサージを吸収できる高耐圧の半導体装置を提供することができる。

本発明の実施の形態１の平面図とＸ−Ｘ'断面図である。 本発明の実施の形態１のＹ−Ｙ'断面図とＺ−Ｚ'図である。 本発明の実施の形態１の図１の容量とドレイン−ソース間電圧依存性を示す図である。 本発明の実施の形態１のドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係を示す図である。 本発明の実施の形態２の平面図とＷ−Ｗ'断面図である。。 従来の保護用ＭＯＳ型ダイオードの断面図である。 従来の縦型ＭＯＳＦＥＴ断面図と等価回路図である。 従来の縦型ＭＯＳＦＥＴの容量とドレイン−ソース間電圧依存性を示す図である。 従来の縦型ＭＯＳＦＥＴドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係を示す図である。

以下の実施の形態において、ｐは導電型のｐ型、ｎは導電型のｎ型を示す。また、-は低い不純物濃度を示し、＋は高い不純物濃度を示す。
（実施の形態１）
図１〜図４は、本発明の第１の実施の形態を示す。

図１は、サージ保護素子１００の平面図とＸ−Ｘ’断面図である。図２は、図１（ａ）に示すＹ−Ｙ’断面図とＺ−Ｚ’断面図である。図３は、図１に示すサージ保護素子１００の容量とドレイン−ソース間電圧の依存性を示す図である。図４は、図１に示すサージ保護素子１００のドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係を示す図である。

図１（ａ）には、本発明のサージ保護素子１００の平面図、図１（ｂ）には、図１（ａ）に示すＸ−Ｘ’断面図を示す。

図１（ｂ）に示すように本発明のサージ保護素子１００は超接合構造のＭＯＳＦＥＴである。サージ保護素子１００の端子は、ソース端子６ｂ、ドレイン端子１４ｂ、およびゲート端子８ａの３端子である。また、抵抗Ｒは、ゲート端子８ａとソース端子６ｂとの間を接続する際に用いる。

不純物濃度が高いｎ⁺半導体基板（以下、単にｎ⁺基板１と称す）の一方の主面上にエピタキシャル成長によってｎ⁺基板１より不純物濃度が低いｎ^-層２が配置される。このｎ^-層２の上面には、ｎ^-層２の不純物濃度より高く、ｎ⁺基板１より不純物濃度が低い中程度の不純物濃度のｐカラム層３とｎカラム層４が交互に配置される。このｐカラム層３とｎカラム層４で構成される並列ｐｎ層１１上には、ｎ^-層２と不純物濃度が例えば同じｎ^-層１２が配置される。ｎ^-層１２の表面層には、ｐカラム層３に接するようにｐベース層５が配置される。

ｎ⁺基板１と並列ｐｎ層１１間に不純物濃度が低いｎ^-層２が配置することで、オン抵抗の増加を抑制して高耐圧を保つ。

また、並列ｐｎ層１１上に並列ｐｎ層１１のｎカラム４より不純物濃度が低いｎ^-層１２を配置することで、帰還容量Ｃｒｓｓを低減する。

ここで、中央部に配置されるｐベース層５をｐベース層５ａとし、ｐベース層５ａの両端側に配置されるｐベース層５をｐベース層５ｂとする。ｐベース層５ａに接するｐカラム３をｐカラム３ａとし、ｐベース層５ｂに接するｐカラム３をｐカラム３ｂとする。

ｐベース層５ａの表面層には、ｎ⁺ソース層６のみが配置される。また、ｐベース層５ｂの表面層にはｎ⁺ソース層６に隣接してｐコンタクト層１３が配置される。図１（ｂ）に示すように複数のｐベース層５ａが配置される場合には、例えば、ｐベース層５ａの複数個置きにｐベース層５ｂを配置してもよい。その場合、ｐベース層５ｂは、ｐコンタクト層１３を挟んでｐコンタクト層１３の両側にｎ⁺ソース層６を配置するとよい。ｎ⁺ソース層６およびｎ⁺ソース層６とｐコンタクト層１３は、それぞれソース電極６ａを介してソース端子６ｂに接続する。

それぞれの不純物濃度は、例えば、耐圧が６００Ｖの場合ｎ⁺基板１は２．０×１０¹⁸ｃｍ^-3程度、ｎ^-層２は２．０×１０¹⁵ｃｍ^-3程度、並列ｐｎ層１１のｐカラム３、およびｎカラム４は２．４×１０¹⁵ｃｍ^-3程度、ｎ^-層１２は２．０×１０¹⁶ｃｍ^-3程度とする。
このソース電極６ａは例えば金属電極である。

ｎ^-層１２、とｐベース層５ａ、ｐベース層５ｂ、およびｎ⁺ソース層６の上面に、ゲート絶縁膜７を介して、例えば、ポリシリコンで形成されたゲート電極８が配置される。ゲート絶縁膜７下のｎ^-層１２とｎ⁺ソース層６に挟まれたｐベース層５ａ、およびｐベース層５ｂの表面層にＭＯＳチャネル１５が形成される。また、ｎ⁺基板１は、ｎ⁺ドレイン層１４となり、ｎ⁺基板１の他方の主面には、ドレイン電極１４ａが配置される。ドレイン電極１４ａはドレイン端子１４ｂに接続される。

図１（ａ）に示すように、ｐベース層５、ｎ⁺ソース層６、ゲート電極８、およびｐコンタクト層１３は、平面形状がストライプ状に配置されている。

また、並列ｐｎ層１１のｐカラム層３とｎカラム層４も平面形状がストライプ状に配置されている。

なお、並列ｐｎ層１１のｐカラム層３とｎカラム層４の平面形状は、ストライプ状ではなく、格子状としてもよい。

図１（ｂ）に示すようにｐベース層５ａは、ソース電極６ａに接続せずに浮遊電位状態にある。そのため、ｐベース層５ａに接するｐカラム層３ａもまた浮遊電位状態にある。それぞれのゲート電極８は互いに接続し、ゲート端子８ａに接続する。

図２は、図１（ａ）に示すＹ−Ｙ'断面図とＺ−Ｚ'断面図を示す。図１（ａ）に示すようにサージ保護素子１００の外周には、耐圧構造領域４００が配置されている。

図２（ａ）、および図２（ｂ）は、耐圧構造領域４００の断面図である。耐圧構造領域４００は、ｎ⁺基板１の一方の主面上にエピタキシャル成長によってｎ⁺基板１より不純物濃度が低いｎ^-層２が配置される。ｎ^-層２の上面には、ｎ^-層２の不純物濃度より高く、ｎ⁺基板１より不純物濃度が低い中程度の不純物濃度のｐカラム層３とｎカラム層４が交互に配置される。このｐカラム層３とｎカラム層４で構成される並列ｐｎ層１１上には、ｎ^-層２と不純物濃度が例えば同じｎ^-層１２が配置される。ｎ^-層１２の上面には、厚い絶縁膜１８が配置されている。並列ｐｎ層１１の最外には、チャネルストッパー領域１９を備える。チャネルストッパー領域１９の上面にはチャネルストッパー電極２０を配置する。

尚、耐圧構造領域４００は、前述の構造に限定されるものではなく、ガードリングやフィールドプレートを設けてもよい。

図３は、図１に示す本発明のサージ保護素子１００であるＭＯＳＦＥＴの入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、および帰還容量Ｃｒｓｓのドレイン電圧Ｖｄｓ依存性を示す。但し、各容量はドレイン電圧Ｖｄｓを０．０１Ｖとした値で規格化してある。ドレイン電
圧Ｖｄｓとは、ｎ⁺ソース層６を基準にしてｎ⁺ドレイン層１４に印加される電圧のことである。

帰還容量Ｃｒｓｓおよび出力容量Ｃｏｓｓが急激に低下するドレイン電圧Ｖｄｓは、図８に示す従来の縦型ＭＯＳＦＥＴ６００の場合では１０Ｖ付近である。図３に示すように本発明のサージ保護素子１００の場合では、４０Ｖ付近である。この違いは、本発明のサージ保護素子１００が超接合構造を有しているためである。一方、入力容量Ｃｉｓｓの低下は緩やかである。

図４は、本発明のサージ保護素子１００のドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係を示す。図中の点線は、従来の縦型ＭＯＳＦＥＴ６００の場合を示す。

図４の実線で示す本発明のサージ保護素子１００のドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係は、ドレイン電圧Ｖｄｓが２０Ｖ程度で、ゲート電圧Ｖｇｓは４Ｖ程度に上昇し、ゲートしきい値電圧Ｖｔｈである３Ｖを超えることができる。これは、本発明のサージ保護素子１００のドリフト層を超接合構造にすることにより、帰還容量Ｃｒｓｓが急激に低下するドレイン電圧Ｖｄｓが従来の縦型ＭＯＳＦＥＴ６００に比べて高くなるためである。

本発明のサージ保護素子１００の場合、ドレイン電圧Ｖｄｓが２０Ｖでゲート電圧Ｖｇｓはゲートしきい値電圧Ｖｔｈ（＝３Ｖ）を超え、図１（ｂ）に示すゲート絶縁膜７下のｎ^-層１２とｎ⁺ソース層６に挟まれたｐベース層５ａ、およびｐベース層５ｂの表面層にＭＯＳチャネル１５が形成され、電子がｎ⁺ソース層６からｎカラム層４へ注入される。その後、ゲート電圧Ｖｇｓはドレイン電圧Ｖｄｓが３０Ｖ程度でピーク（４Ｖ）になり、ドレイン電圧Ｖｄｓが４０Ｖになるとゲートしきい値電圧Ｖｔｈより低下してＭＯＳチャネル１５が形成されなくなる。図３に示すように、ドレイン電圧Ｖｄｓが４０Ｖ以上では帰還容量Ｃｒｓｓおよび出力容量Ｃｏｓｓは極めて小さくなる。これにより、ドレイン電圧の電圧変化率ｄＶｄｓ／ｄｔは、図７（ｂ）に示す等価回路のＣｇｄ+Ｃｇｓの逆数に比例するため、ドレイン電圧Ｖｄｓが４０Ｖ以上では、ドレイン電圧の電圧変化率ｄＶｄｓ／ｄｔが急峻に上昇する。

ゲート絶縁膜７下のｎ^-層１２とｎ⁺ソース層６に挟まれたｐベース層５ａの表面層にＭＯＳチャネル１５が形成されると、ＭＯＳチャネル１５から注入された電子は、ドレイン電圧Ｖｄｓにより形成された空乏層内を通過してｎ⁺ドレイン層１４へ向かって流れて行く。この電子により空乏層内に電子正孔対が発生し、電子正孔対により発生した正孔がｐベース層５へ流れて行く。ｐベース層５に流れた正孔によりｐベース層５の電位が上昇する。このｐベース層５の電位上昇により、ｎ⁺ソース層６のｎ層、ｐベース層５およびｐカラム層３のｐ層、ｎ^-層１２、ｎカラム層４およびｎ^-層２のｎ層で構成される寄生ｎｐｎトランジスタが動作する。この寄生ｎｐｎトランジスタが動作することでサージ電圧を吸収する。

前記の内容をさらに説明する。ドレイン電圧Ｖｄｓが高い場合は、空乏層の広がりが大きくなり、図３に示すように出力容量Ｃｏｓｓは小さくなる。そのため、外部からのサージ電流によって、ドレイン電圧Ｖｄｓが急峻に上昇しやすくなる。急峻なドレイン電圧Ｖｄｓの上昇によって、浮遊電位状態にある中央に位置するｐベース層５ａおよびｐカラム層３ａのｐ層、ｎ^-層１２、ｎカラム層４およびｎ^-層２のｎ層で形成される接合容量を介して変位電流が流れる。この変位電流が、ｎソース層６のｎ層，ｐベース層５ａおよびｐカラム層３ａのｐ層，ｎ^-層１２、ｎカラム層４およびｎ^-層２のｎ層で構成される寄生ｎｐｎトランジスタのゲート電流となり、寄生ｎｐｎトランジスタがオン状態となる。

この寄生ｎｐｎトランジスタのスイッチングは、ゲート絶縁膜７下のｎ^-層１２とｎ⁺ソース層６に挟まれたｐベース層５ａの表面層にＭＯＳチャネル１５が形成された状態では高速で行われる。そのため、急峻なサージ電圧を吸収することができる。

前記の寄生ｎｐｎトランジスタが動作を開始する電圧は、サージ保護素子１００のｐベース層５ｂに配置されるｐコンタクト層１３の面積が大きい場合は高くなる。また、ゲート端子８ａとソース端子６ｂの間に挿入される抵抗Ｒの値が小さくなるほど上昇する。

本発明のサージ保護素子１００は、電力変換回路を構成するスイッチング素子に並列に接続され、サージ電圧を吸収することができる。また、サージ電圧の印加が無くなると、サージ保護素子１００は耐圧を回復し、スイッチング動作が続行される。 このサージ保護素子１００のドレイン端子１４ｂは、スイッチング素子のドレイン端子に接続され、ソース端子６ｂは、スイッチング素子のソース端子に接続され、ゲート端子８ａは、抵抗Ｒを介してソース端子６ｂに接続される。スイッチング素子の耐圧がサージ保護素子１００に対して大幅に低い場合には抵抗Ｒを接続せずにゲート端子８ａを浮遊状態にしてもよい。

また、スイッチング素子に印加されるサージ電圧を抑制するために、スイッチング素子とサージ保護素子１００の各端子間を接続する配線長はできる限り短くするのが好ましい。

スイッチング素子がスイッチングした時のオーバーシュート電圧や印加されるサージ電圧に合わせて、サージ保護素子の面積の大きさ、耐圧、およびゲート端子８ａとソース端子６ｂの間に取り付る抵抗Ｒの値をそれぞれ調整するとよい。なお、耐圧は、サージ保護素子１００の並列ｐｎ層１１のｐカラム３、およびｎカラム４の不純物濃度やそれぞれのカラムの幅、およびピッチを変更することによって調整する。

本発明のサージ保護素子１００は、超接合構造である並列ｐｎ層１１のｐカラム３ａとｐベース層５ａを浮遊電位状態にすることで、高耐圧で高速スイッチングが可能となり、急峻なサージを吸収することができる。

なお、本発明のサージ保護素子１００は、不純物濃度が高いｎ⁺基板１の一方の主面上ｎ⁺基板１より不純物濃度が低いｎ^-層２が配置して、さらにその上面に並列ｐｎ層１１が配置されているが、ｎ⁺基板１の一方の主面上に並列ｐｎ層１１を配置しても同様な効果を得ることができる。
（比較例）
図４に示すの点線は、図９の従来の縦型ＭＯＳＦＥＴ６００のドレイン電圧Ｖｄｓとゲート電圧Ｖｇｓの関係を示している。

図７（ａ）に示す従来の縦型ＭＯＳＦＥＴ６００のドレイン電圧Ｖｄｓをソース電位基準（ＧＮＤ）にした場合、ゲート電圧Ｖｇｓはドレイン電圧Ｖｄｓの上昇に伴い、帰還容量Ｃｒｓｓの影響を受けて上昇する。そのゲート電圧Ｖｇｓは、ドレイン電圧Ｖｄｓ、入力容量Ｃｉｓｓ、および帰還容量Ｃｒｓｓにより決まる。

ゲート入力容量Ｃｉｓｓと帰還容量Ｃｒｓｓの比率が、例えば、１０：１と固定してＣｉｓｓ≒Ｃｇｓとした場合、帰還容量Ｃｒｓｓの影響で上昇するゲート電位Ｖｇｓは、Ｖｄｓ×Ｃｒｓｓ／（Ｃｉｓｓ＋Ｃｒｓｓ）＝Ｖｄｓ×０．１１となる。そのため、ドレイン電圧Ｖｄｓが１０Ｖの場合は、ゲート電圧Ｖｇｓは１．１Ｖ程度となり、ゲートしきい値電圧Ｖｔｈ＝３Ｖには達しない。

また、ドレイン電圧Ｖｄｓを２００Ｖまで上昇させると、帰還容量Ｃｒｓｓが１桁以上小さくなり、Ｃｉｓｓの低下は小さい。そのため、例えば、Ｖｄｓ×Ｃｒｓｓ／（Ｃｉｓｓ＋Ｃｒｓｓ）＝Ｖｄｓ×０．０１程度となり、ゲート電圧Ｖｇｓは２Ｖである。この２Ｖのゲート電圧Ｖｇｓでは、ゲートしきい値Ｖｔｈに達しない。よって、ゲート電圧Ｖｇｓがゲートしきい値Ｖｔｈに達しないため、ＭＯＳチャネルが形成されない。ＭＯＳチャネルが形成されない状態で縦型ＭＯＳＦＥＴ６００がアバランシェに突入し、ｎ⁺ソース層５６、ｐベース層５５、ｎ^-層５２で構成される寄生ｎｐｎトランジスタのｐベース層５５の電位が上昇して寄生ｎｐｎトランジスタがオンする。ＭＯＳＦＥＴ６００がアバランシェに突入してｐベース層５５の電位が上昇するまでには時間が掛かるため、急峻なサージ電圧を吸収することが困難になる。
（実施の形態２）
図５には、本発明の第２の実施の形態を示す。図５（ａ）は平面図、図５（ｂ）は図５（ａ）に示すＷ−Ｗ’断面図を示す。

実施の形態１との違いは、同一のｎ⁺基板２０に、スイッチング素子３００と、このスイッチング素子３００に並列接続される前記のサージ保護素子１００を形成した半導体装置２００とした点である。ここではスイッチング素子３００として超接合構造のＭＯＳＦＥＴを例に挙げる。また、スイッチング素子３００が形成される領域をスイッチング素子領域３００ａ、サージ保護素子１００が形成される領域をサージ保護素子領域１００ａとした。

図５（ｂ）に示す半導体装置２００のスイッチング素子領域３００ａとサージ保護素子領域１００ａはそれぞれの領域が交互に配置されているが、それぞれの領域は交互に配置せずに、例えば、同一のｎ⁺基板２０内にスイッチン領域３００ａとサージ保護素子領域１００ａをそれぞれの領域にわけて配置してもよい。

サージ保護素子領域１００ａとスイッチング素子領域３００ａにおいて、不純物濃度が高いｎ⁺基板２０の一方の主面上にエピタキシャル成長させたｎ⁺基板１より不純物濃度が低いｎ^-層２が配置される。このｎ^-層２の表面層には、ｎ^-層２の不純物濃度より高く、ｎ⁺基板２０より不純物濃度が低い中程度の不純物濃度のｐカラム層３とｎカラム層４が交互に配置される。このｐカラム層３とｎカラム層４で構成される並列ｐｎ層１１の上面には、ｎ^-層２と不純物濃度が例えば同じｎ^-層１２が配置される。さらに、ｎ^-層１２の表面層にはｐカラム層３に接するｐベース層５が配置される。ｐベース層５の表面層にｎ⁺ソース層６が配置される。

サージ保護素子領域１００ａのｐベース層５のうち、中央に配置されるｐベース層５ａにはｎ⁺ソース層６のみが配置される。

ｎ⁺基板２０と並列ｐｎ層１１間に不純物濃度が低いｎ^-層２が配置することで、実施の形態１と同様な効果を得ることができる。

また、並列ｐｎ層１１上に並列ｐｎ層１１のｎカラム４より不純物濃度が低いｎ^-層１２を配置することで、実施の形態１と同様な効果を得ることができる。

一方、サージ保護素子領域１００ａのｐベース層５のうち、スイッチング素子領域３００ａ側に配置されるｐベース層５ｂの表面層にはｎ⁺ソース層６に隣接してｐコンタクト層１３が配置される。複数のｐベース層５ａが配置される場合には、例えば、ｐベース層５ａの複数個置きにｐベース層５ｂを配置してもよい。その場合には、ｐコンタクト層１３を挟んでｐコンタクト層１３の両側にｎ⁺ソース層６を配置するとよい。ｎ⁺ソース層６とｐコンタクト層１３は、それぞれソース電極６ａを介してソース端子６ｂに接続する。このソース電極６ａは例えば、金属電極である。

スイッチング素子領域３００ａのｐベース層５ｃのの表面層には、ｐコンタクト層１３を挟んでｐコンタクト層１３の両側に接するようにｎ⁺ソース層６が配置される。

サージ保護素子領域１００ａおよびスイッチング素子領域３００ａにおいて、ｎ^-層１２、ｐベース層５、およびｎ⁺ソース層６上に、ゲート絶縁膜７を介して、サージ保護素子領域１００ａ内にはゲート電極８が配置され、サージ保護素子領域１００ａとスイッチング素子領域３００ａ間、およびスイッチング素子領域３内にはゲート電極１７が配置される。ゲート電極８、１７は、例えばポリシリコンで形成されてもよい。

図５（ａ）に示すように、ｐベース層５、ｎ⁺ソース層６、ゲート電極８、およびｐコンタクト層１３は、平面形状がストライプ状に配置されている。

また、並列ｐｎ層１１のｐカラム層３とｎカラム層４も平面形状がストライプ状に配置されている。

なお、並列ｐｎ層１１のｐカラム層３とｎカラム層４の平面形状は、ストライプ状ではなく、格子状としてもよい。

ゲート絶縁膜７下部のｎ^-層１２とｎ⁺ソース層６に挟まれたｐベース層５の表面層にＭＯＳチャネル１５が形成される。また、前記のｎ⁺基板２０はｎ⁺ドレイン層１４となる。ｎ⁺ドレイン層１４となるｎ⁺基板２０のもう一方の主面には、ドレイン電極１４ａが配置される。このドレイン電極１４ａはドレイン端子１４ｂに接続する。

前記の各ゲート電極８，１７は互いに接続し、さらに、ゲート電極１７はゲート端子１７ａに接続する。ゲート電極８，１７は互いに独立している。ゲート電極８はソース電極６ａに抵抗Ｒを介して接続することが好ましい。ソース電極６ａとゲート電極８間に抵抗Ｒを接続することで、ｐベース層５の電位が固定される。

サージ保護素子領域１００ａのｐベース層５のうち、中央に配置されるｐベース層５ａはｐコンタクト層１３が配置されていないため浮遊状態にあり、このｐベース層５ａに接するｐカラム層３ａもまた浮遊状態にある。

一方、サージ保護素子領域１００ａ内に配置されるｐベース層５ｂには、ｐコンタクト層１３が形成され、ｎ⁺ソース層６と共にソース電極６ａに接続される。このため、ｐベース層５ｂはソース電位に固定される。また、ｐベース層５ｂがｐコンタクト層１３を介してソース電極６ａに接続することにより、ｐベース層５ｂに入り込んだ正孔をソース電極６ａへ速やかに逃がすことができる。

スイッチング素子領域３００ａにおいて、ｎ⁺ソース層と共にｐベース層５はｐコンタクト層１３を介してソース電極１６に接続してソース電位に固定される。このソース電極１６はソース電極６ａに接続しこれらのソース電極１６，６ａはソース端子６ｂに接続する。

前記したスイッチング素子領域３００ａに形成されるスイッチング素子３００は超接合構造の場合を例に挙げたが、図７（a）に示す縦型ＭＯＳＦＥＴ６００構造としてもよい。

なお、本発明の半導体装置２００のサージ保護素子領域１００ａは、不純物濃度が高いｎ⁺基板２０の一方の主面上にｎ⁺基板２０より不純物濃度が低いｎ^-層２が配置して、さらにその上面に並列ｐｎ層１１が配置されているが、ｎ⁺基板１の一方の主面上に並列ｐｎ層１１を配置しても同様な効果を得ることができる。

また、スイッチング素子領域３００ａとサージ保護素子領域１００ａの外周には、図２に示すように実施の形態１と同様な耐圧構造領域４００を備える。

１、２０ ｎ⁺基板
２、１２ ｎ^-層
３、３ａ、３ｂ ｐカラム層
４、４ａ、４ｂ ｎカラム層
５、５ａ、５ｂ、５ｃ pベース層
６ ｎ⁺ソース層
６ａ、１６ ソース電極
６ｂ ソース端子
７ ゲート絶縁膜
８、１７ ゲート電極
１７ｂ ゲート端子
１１ 並列ｐｎ層
１３ ｐコンタクト層
１４ ｎ⁺ドレイン層
１４ａ ドレイン電極
１４ｂ ドレイン端子
１５ ＭＯＳチャネル
１７ｂ ゲート端子
１８ 厚い絶縁膜
１９ チャネルストッパー領域
２０ チャネルストッパー電極
Ｒ 抵抗
１００ サージ保護素子
１００ａ サージ保護素子領域
２００ 半導体装置
３００ スイッチング素子
３００ａ スイッチング素子領域
４００ 耐圧構造領域

Claims (12)

1. 第１導電型の半導体基板と、
   前記半導体基板の一方の主面上に垂直に複数配置された第１導電型カラムと第２導電型カラムが前記一方の主面に平行な方向に交互に配置された並列ｐｎ層と、
   前記並列ｐｎ層の上面に配置された第１導電型の第１半導体層と、
   前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第１ベース領域と、
   前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第２ベース領域と、
   前記第１ベース領域の表面層に配置された第１導電型の第１ソース領域と、
   前記第１ソース領域に接続された第１ソース電極と、
   前記第２ベース領域の表面層に配置された第１導電型の第２ソース領域と、
   前記第２ベース領域の表面層に配置された第２導電型の第１コンタクト領域と、
   前記第２ソース領域と前記第１コンタクト領域に接続された第２ソース電極と、
   前記第１ソース領域と前記第１半導体層との間の前記第１ベース領域の表面上と、前記第２ソース領域と前記第１半導体層との間の前記第２ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、
   前記半導体基板の他方の主面上に配置されたドレイン電極と、を備え、
   前記第１ソース電極と前記第２ソース電極が電気的に接続され、
   該電気的に接続された前記第１ソース電極および前記第２ソース電極と前記ゲート電極との間には抵抗が電気的に接続されていることを特徴とする半導体装置。
2. 前記第１ベース領域の外側に耐圧構造領域を有し、
   前記第２ベース領域は、前記第１ベース領域と前記耐圧構造領域との間に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１半導体層の不純物濃度は、前記第１導電型カラムの不純物濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体基板と前記並列ｐｎ層間に低濃度第１導電型半導体層が配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 第１導電型の半導体基板と、
   前記半導体基板の前記一方の主面に垂直に複数配置された第１導電型カラムと第２導電型カラムが前記一方の主面に平行な方向に交互に配置された並列ｐｎ層と、
   前記並列ｐｎ層の上面に配置された第１導電型の第１半導体層と、を備えた半導体装置において、
   前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第１ベース領域と、
   前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第２ベース領域と、
   前記第１ベース領域の表面層に配置された第１導電型の第１ソース領域と、
   前記第１ソース領域に接続された第１ソース電極と、
   前記第２ベース領域の表面層に配置された第１導電型の第２ソース領域と、
   前記第２ベース領域の表面層に配置された第２導電型の第１コンタクト領域と、
   前記第２ソース領域と前記第１コンタクト領域に接続された第２ソース電極と、を備えたサージ保護素子領域と、
   前記第１半導体層の表面層から前記並列ｐｎ層の前記第２導電型カラムに接するように配置された第２導電型の第３ベース領域と、
   前記第３ベース領域の表面層に配置された第１導電型の第３ソース領域と、
   前記第３ベース領域の表面層に配置された第２導電型の第２コンタクト領域と、
   前記第３ソース領域と前記第２コンタクト領域に接続された第３ソース電極と、を備えたスイッチング素子領域と、
   前記第１ソース領域と前記第１半導体層との間の前記第１ベース領域の表面上と、前記第２ソース領域と前記第２ベース領域の表面上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、
   前記第３ソース領域と前記第１半導体層との間の前記第３ベース領域の表面上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、
   前記半導体基板の他方の主面上に配置されたドレイン電極と、を備え、
   前記サージ保護素子領域の前記第１ソース電極、および前記第２ソース電極と、前記スイッチング素子領域の前記第３ソース領域とが電気的に接続され、
   該電気的に接続された前記第１ソース電極および前記第２ソース電極と前記第１ゲート電極との間には抵抗が電気的に接続されていることを特徴とする半導体装置。
6. 前記スイッチング素子領域と前記サージ保護素子領域の外周に耐圧構造領域を有し、
   前記第２ベース領域は、前記サージ保護素子領域の最外に配置されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１半導体層の不純物濃度は、前記第１導電型カラムの不純物濃度よりも低いことを特徴とする請求項５または６に記載の半導体装置。
8. 前記半導体基板と前記並列ｐｎ層間に低濃度第１導電型半導体層が配置されていることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
9. 前記スイッチング素子領域は、前記第半導体基板の前記一方の主面に配置された前記第１半導体層と、前記第１半導体層の表面層に配置された前記第３ベース領域と、を備えた縦型ＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体装置。
10. 前記スイッチング素子領域と前記サージ保護素子領域は、前記半導体基板の前記主面上に交互に配置されていることを特徴とする請求項５乃至９のいずれか一項に記載の半導体装置。
11. 前記並列ｐｎ層の平面形状がストライプ状であることを特徴とする請求項１または５に記載の半導体装置。
12. 前記並列ｐｎ層の平面形状が格子状であることを特徴とする請求項１または５に記載の半導体装置。
    

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