CN114866076A - 半导体装置 - Google Patents

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Abstract

得到保护功率开关元件不受到过电流状态损害，并且对施加负驱动电压时产生的逆向电流进行抑制的半导体装置。半导体装置(S1)作为主要结构要素包含主IGBT(5)、感测用IGBT(4)、电阻(2)、MOSFET(3)及二极管(1)。感测用IGBT(4)及主IGBT(5)彼此并联连接。MOSFET(3)的漏极与感测用IGBT(4)的栅极连接，源极与主IGBT(5)的栅极连接，栅极与感测用IGBT(4)的发射极及二极管(1)的阴极连接。电阻(2)的一端与主IGBT(5)的栅极及MOSFET(3)的源极连接，电阻(2)的另一端与主IGBT(5)的发射极及二极管(1)的阳极连接。

Description

半导体装置
技术领域
本发明涉及具有保护功率开关元件不受到过电流状态损害的功能的半导体装置。
背景技术
在具有功率晶体管等功率开关元件的半导体装置中，为了兼顾长的非破坏短路时间和低损耗，采用仅在短路时使电流量降低，在非短路时维持高通电能力的方法，其中，功率晶体管具有通断功能。
作为采用了上述方法的半导体装置，例如，存在专利文献1所公开的半导体装置的保护电路。在该保护电路中采用如下方法，即，设置配置于芯片单元部和单元部之间的具有电流感测功能的元件，对短路而流动过剩电流的状态进行检测。
具体而言，提供如下构造，即，在施加过剩电流时，基于使用了并联配置的电流感测得到的信号，进行反馈控制以对成为控制对象的功率晶体管的栅极电压进行抑制，对流过功率晶体管的电流进行限制。在专利文献1中，以单片的方式构建上述保护电路而对功率开关元件的栅极电压进行控制。
专利文献1：日本特开平10-145206号公报
但是，在专利文献1所公开的保护电路中存在如下问题，即，在将负驱动电压施加于功率晶体管的栅极时，有可能由于经由构成保护电路的MOSFET内的寄生二极管流动的逆向电流而烧毁栅极电阻、对栅极驱动器造成损伤。
此外，栅极驱动器是赋予成为驱动电压的栅极电压的驱动电压赋予单元，栅极电阻是用于传输栅极电压的电阻。另外，有时将MOSFET内的寄生二极管称为体二极管。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于得到保护功率开关元件不受到过电流状态损害，并且对施加负驱动电压时产生的逆向电流进行抑制的半导体装置。
本发明涉及的半导体装置具有：n沟道型的第一功率开关元件，其具有一个电极、另一个电极及控制电极；n沟道型的第二功率开关元件，其具有一个电极、另一个电极及控制电极，该第二功率开关元件的一个电极与所述第一功率开关元件的一个电极连接；第一二极管，其阳极与所述第一功率开关元件的另一个电极连接，阴极配置于所述第二功率开关元件的另一个电极的方向上；n沟道型的第一MOSFET，其具有一个电极、另一个电极及控制电极，该第一MOSFET的一个电极接收所述第一及第二功率开关元件用的驱动电压，该第一MOSFET的一个电极与所述第二功率开关元件的控制电极连接，另一个电极与所述第二功率开关元件的控制电极连接，控制电极与所述第二功率开关元件的另一个电极连接；以及电荷释放电路，其具有以从所述第一功率开关元件的控制电极至另一个电极的方式设置的电荷释放路径。
发明的效果
在本发明的半导体装置中，在过电流流过第一功率开关元件时，向第一功率开关元件的控制电极施加的第一控制电压变高。
因此，在过电流流过第一功率开关元件时，在第一MOSFET的控制电极、另一个电极之间的电位差变小的方向上起作用，第一MOSFET的接通状态变弱。与第一MOSFET的接通状态变弱相伴地积蓄于第一功率开关元件的控制电极的多余电荷经由电荷释放电路的电荷释放路径，向第一功率开关元件的另一个电极侧的外部释放。
其结果，本发明的半导体装置通过在过电流状态时使第一控制电压迅速降低，能够实现在第一功率开关元件流动的电流量的降低。
在施加负驱动电压时设想如下现象，即，从第一功率开关元件的另一个电极至赋予驱动电压的驱动电压赋予单元，经由第一MOSFET内的寄生二极管流动逆向电流。
本发明的半导体装置的电荷释放电路具有从第一功率开关元件的控制电极至另一个电极的电荷释放路径。因此，电荷释放路径存在于第一MOSFET的另一个电极和第一功率开关元件的另一个电极之间。
因此，本发明的半导体装置在施加负驱动电压时，由于存在电荷释放电路，也能够对经由第一MOSFET内的寄生二极管流动逆向电流的现象进行抑制。
附图说明
图1是表示实施方式1的半导体装置的剖面构造的剖视图。
图2是表示实施方式1的半导体装置的平面构造的俯视图。
图3是表示实施方式1的半导体装置的电路结构的电路图。
图4是表示实施方式2的半导体装置的剖面构造的剖视图。
图5是表示实施方式2的半导体装置的平面构造的俯视图。
图6是表示实施方式2的半导体装置的电路结构的电路图。
图7是表示实施方式3的半导体装置的剖面构造的剖视图。
图8是表示实施方式3的半导体装置的平面构造的俯视图。
图9是表示实施方式3的半导体装置的电路结构的电路图。
图10是表示与作为基本技术的半导体装置的保护电路等效的电路结构的电路图。
具体实施方式
<前言>
本发明以半导体装置为对象，该半导体装置通过使功率开关元件的控制电极的电压变化，从而对在功率开关元件流动的电流进行控制。在下面叙述的实施方式中，使用沟槽型的绝缘栅双极晶体管(IGBT；Insulated Gate Bipolar Transistor)作为功率开关元件而进行说明。
另外，“MOS”这样的术语以前用于金属/氧化物/半导体的层叠构造，是Metal-Oxide-Semiconductor的首字母的缩写。但是，特别地，在具有MOS构造的场效应晶体管(下面，简称为“MOSFET”)中，从近年来的集成化、制造工艺的改善等观点出发，栅极绝缘膜、栅极电极的材料正在改善。
因此，“MOS”这样的术语未必仅限于金属/氧化物/半导体的层叠构造，在本说明书中不以这样的限定为前提。即，鉴于技术常识，这里，“MOS”不仅作为源自其词源的缩写，还具有广泛包含导体/绝缘体/半导体的层叠构造在内的意义。
<基本技术>
图10是表示与专利文献1所公开的作为基本技术的半导体装置的保护电路等效的电路结构的电路图。在图10中，作为基本技术的半导体装置，例如设置有构成逆变器的桥臂的主IGBT 110，主IGBT 110的发射极与发射极电极端子112连接，集电极与集电极(collector)电极(electrode)端子114连接。
为了保护主IGBT 110不受到过电流损害，设置有过电流保护电路。过电流保护电路构成为具有检测IGBT 118、栅极电阻120、由n型的MOSFET构成的晶体管122、124、检测电阻126及辅助检测电阻128。
检测IGBT 118与主IGBT 110并联连接，集电极与集电极电极端子114连接，栅极与主IGBT 110的栅极连接且经由栅极电阻120与栅极电极端子130连接，发射极连接于检测电阻126的一端和晶体管122的栅极。
此外，从未图示的栅极驱动器等驱动电压赋予单元对栅极电极端子130赋予成为驱动电压的栅极电压。下面将该电压称为驱动用栅极电压。
晶体管122的漏极与检测IGBT 118的栅极连接，源极与发射极电极端子112连接。该晶体管122是作为过电流保护单元及电压控制单元而构成的，该过电流保护单元仅在栅极电压Vs超过阈值电压时成为导通状态，降低A118点处的驱动用栅极电压，使主IGBT 110的通电电流和检测IGBT 118的通电电流减少，该电压控制单元与栅极电压Vs相应地使A118点的驱动用栅极电压的电平降低。
检测电阻126及辅助检测电阻128串联连接于检测IGBT 118的发射极和发射极电极端子112之间，构成电流电压变换单元，该电流电压变换单元对流过检测IGBT 118的电流进行检测，将检测出的电流变换为与电阻值对应的电压。
这样的结构的基本技术的半导体装置以如下方式进行过电流保护动作。如果在主IGBT 110流过过大的主电流，则在检测IGBT 118流动的电流也增大，由检测电阻126的检测得到的检测电压也增大。而且，如果成为检测电压的栅极电压Vs超过晶体管122的阈值电压，则晶体管122变为接通状态，A118点的驱动用栅极电压降低。这样，驱动用栅极电压与施加于晶体管122的栅极的栅极电压Vs的大小相应地降低。如果A118点的驱动用栅极电压降低，则主IGBT 110的主电流及检测IGBT 118的电流也与驱动用栅极电压的降低相应地减少。
这样，基本技术的半导体装置通过上述过电流保护电路，能够使过电流状态时在主IGBT 110流动的电流减少。
接下来，考虑作为对栅极电极端子130赋予的驱动电压而施加了负驱动用栅极电压的情况。在该情况下，存在如下问题，即，从被设定为GND电位等基准电位的发射极电极端子112，经由晶体管122内的寄生二极管及栅极电阻120向栅极电极端子130流动逆向电流。
如果流过不能够忽略的水平的逆向电流，则有可能对从栅极电极端子130赋予驱动电压的驱动电压赋予单元、成为外部电阻的栅极电阻120造成不良影响。
下面叙述的实施方式1～实施方式3的半导体装置S1～S3具有过电流保护功能和对赋予负驱动电压时流动的逆向电流进行抑制的功能。
<实施方式1>
图1是表示实施方式1的半导体装置的剖面构造的剖视图。图2是表示实施方式1的半导体装置的平面构造的俯视图。图2的A-A剖面为图1。此外，在图2中，为了方便说明，省略了层间绝缘膜21、栅极电极47及多晶硅层64的图示。
如图1所示，从上方至下方，半导体基板100包含从漂移层50至集电极层25的范围，该漂移层50包含基极层40及基极层14。而且，半导体装置S1的半导体基板100被分类为主区域91及辅助区域92，而且，辅助区域92被分类为感测区域93、二极管区域94、电阻区域95及晶体管区域96。
在图1中将包含基极层40及基极层14的漂移层50的纸面上端称为半导体基板100的第一主面，将集电极层25的纸面下端称为半导体基板100的第二主面。半导体基板100的第一主面为半导体装置S1的表面侧的主面，半导体基板100的第二主面为半导体装置S1的背面侧的主面。
在半导体基板100的整个区域，设置漂移层50、缓冲层24、集电极层25及集电极电极26。
在呈第一导电型的n-型漂移层50的第二主面侧，与漂移层50相邻地设置有缓冲层24。缓冲层24呈n型杂质浓度比漂移层50高的n+型。
在缓冲层24的第二主面侧，与缓冲层24相邻地设置集电极层25。集电极层25呈第二导电型即p型杂质浓度比较高的p+型。在集电极层25的第二主面之上设置集电极电极26。
在漂移层50内的第一主面侧选择性地设置基极层40及基极层14。基极层40及基极层14均呈p型。基极层40设置于晶体管区域96，基极层14是以从电阻区域95的一部分至二极管区域94、感测区域93及主区域91的方式设置的。基极层14设置为从电阻区域95的一部分至二极管区域94的区域的形成深度比感测区域93及主区域91的形成深度深。
在基极层40内的第一主面侧选择性地设置漏极区域41及源极区域42。漏极区域41及源极区域42呈n型杂质浓度比较高的n+型。在漏极区域41、源极区域42之间的基极层40的第一主面之上隔着栅极绝缘膜46设置栅极电极47。
以上述基极层40、漏极区域41、源极区域42、栅极绝缘膜46及栅极电极47为主要结构要素而构成n沟道型的MOSFET 3。
在二极管区域94，在基极层14内的第一主面侧，p型的阳极区域29及n型的阴极区域30是以彼此相邻的方式设置的。以上述阳极区域29及阴极区域30为主要结构要素而构成二极管1。
在主区域91及辅助区域92的感测区域93，在基极层14的第二主面侧与基极层14相邻地设置载流子存储层39。载流子存储层39呈n型，n型的杂质浓度设定得比漂移层50高。载流子存储层39是以与二极管区域94处的基极层14相比形成深度浅的方式设置的。
在主区域91及感测区域93，形成有从半导体基板100的第一主面将基极层14及载流子存储层39贯穿而达到漂移层50的多个沟槽。在多个沟槽的每一者内隔着成为栅极沟槽绝缘膜的绝缘膜18设置成为埋入栅极电极的栅极电极19。
在主区域91及感测区域93，在基极层14内的第一主面侧设置多个n+源极区域15。多个n+源极区域15各自设置为与多个绝缘膜18中的所对应的绝缘膜18相邻。
在彼此相邻的栅极电极19、19之间，在基极层14内的第一主面侧设置p+扩散区域16。p+扩散区域16是以与存在于两侧的一对n+源极区域15各自接触的方式设置的。
以上述漂移层50、缓冲层24、集电极层25、载流子存储层39、基极层14、n+源极区域15、p+扩散区域16、绝缘膜18及栅极电极19为主要结构要素而分别构成感测用IGBT 4及主IGBT 5。感测用IGBT 4及主IGBT 5各自为n沟道型的IGBT。在主区域91设置的主IGBT 5为n沟道型的第一功率开关元件，在感测区域93设置的感测用IGBT 4为n沟道型的第二功率开关元件。
而且，在晶体管区域96，以将栅极电极47覆盖的方式设置层间绝缘膜21。在电阻区域95，在基极层40、基极层14之间的漂移层50的第一主面之上设置层间绝缘膜21。在二极管区域94，在阳极区域29及阴极区域30的第一主面之上设置层间绝缘膜21。在感测区域93及主区域91，在多个绝缘膜18、多个栅极电极19的第一主面之上设置层间绝缘膜21。
在电阻区域95，在层间绝缘膜21之上设置具有导电性的多晶硅层64。该多晶硅层64作为电阻2起作用。由单体的电阻2构成电荷释放电路，电阻2本身为以从主IGBT 5的栅极至集电极的方式设置的电荷释放路径。
而且，漏极电极48、源极电极49、阳极电极58、发射极电极60及发射极电极20被设置于半导体基板100的第一主面之上。
漏极电极48是以从基极层40的一部分至漏极区域41的一部分的方式设置的，源极电极49是以从源极区域42的一部分至基极层40的一部分及多晶硅层64的一个端部之上的方式设置的。因此，漏极电极48与漏极区域41电连接，源极电极49与源极区域42及多晶硅层64电连接。
阳极电极58是以从多晶硅层64的另一个端部至基极层14的一部分及阳极区域29的一部分的方式设置的。因此，阳极电极58与多晶硅层64及阳极区域29电连接。
发射极电极60是以从阴极区域30的一部分至感测区域93的整体区域的方式设置的。因此，发射极电极60与阴极区域30电连接，并且与感测区域93的n+源极区域15及p+扩散区域16电连接。
发射极电极20设置在主区域91的整体区域。因此，发射极电极20与主区域91的n+源极区域15及p+扩散区域16电连接。
如图1所示，半导体装置S1在漏极电极48、栅极电极47、源极电极49、阳极电极58、发射极电极60、发射极电极20、感测区域93的栅极电极19及主区域91的栅极电极19之间，具有由电连接线EL表示的电连接关系。此外，上述的各电极例如以铝为构成材料。
此外，电连接线EL是示意性地表示电极间的电连接关系的虚拟线，以将具有电连接关系的电极间连接的方式进行图示。此外，关于在感测区域93及主区域91各自设置的多个栅极电极19，各自代表一个栅极电极19。即，主区域91的多个栅极电极19彼此电连接，感测区域93的栅极电极19彼此电连接。
如图1所示，漏极电极48与感测区域93的栅极电极19电连接。栅极电极47与发射极电极60电连接。源极电极49与主区域91的栅极电极19电连接。阳极电极58与发射极电极20电连接。
如图2所示，发射极电极20的一部分延伸至二极管区域94之上，从而兼作图1所示的阳极电极58的功能。即，发射极电极20和阳极电极58是一体设置的。
另外，栅极引出部71的大部分沿发射极电极20的外周设置，栅极引出部71的一部分设置为延伸至电阻区域95及晶体管区域96间之上，由此也会作为图1所示的源极电极49起作用。此外，栅极引出部71与主区域91的多个栅极电极19电连接。
而且，栅极焊盘72的主要部分形成于图中的右下区域，一部分形成为延伸至晶体管区域96之上，由此也会作为图1所示的漏极电极48起作用。
另外，如图2所示，通过在感测区域93和栅极焊盘72之间设置配线层81，从而栅极焊盘72与感测区域93的栅极电极19经由配线层81电连接。
而且，在发射极电极60和晶体管区域96之间设置配线层82。因此，感测区域93的发射极电极60与晶体管区域96的栅极电极47经由配线层82电连接。
另外，如图2所示，沿栅极引出部71的外周设置保护环79。保护环79是为了将半导体装置S1与外部的电连接关系切断而设置的。
图3是表示图1及图2所示的半导体装置S1的电路结构的电路图。下面，参照该图，对半导体装置S1的电路结构进行说明。
半导体装置S1作为主要结构要素包含第一功率开关元件即主IGBT 5、第二功率开关元件即感测用IGBT 4、第一电阻即电阻2、第一MOSFET即n型的MOSFET 3、第一二极管即二极管1。由单体的电阻2构成电荷释放电路。
感测用IGBT 4及主IGBT 5各自作为一个电极具有集电极，作为另一个电极具有发射极，作为控制电极具有栅极。
下面，关于实施方式1的半导体装置S1，对图1及图2所示的装置构造与图3所示的电路结构之间的电极的对应关系进行说明。
关于主IGBT 5，发射极与发射极电极20对应，栅极与主区域91的栅极电极19对应，集电极与集电极电极26对应。关于感测用IGBT 4，发射极与发射极电极60对应，栅极与感测区域93的栅极电极19对应，集电极与集电极电极26对应。
MOSFET 3作为一个电极具有漏极，作为另一个电极具有源极，作为控制电极具有栅极。关于MOSFET 3，漏极与漏极电极48对应，栅极与栅极电极47对应，源极与源极电极49对应。
关于二极管1，阳极与阳极电极58对应，阴极与发射极电极60对应。
感测用IGBT 4及主IGBT 5彼此并联连接。即，感测用IGBT 4及主IGBT 5各自的集电极被共通地连接，感测用IGBT 4的发射极经由二极管1与主IGBT 5的发射极连接。
此外，半导体装置S1在实用水平下，如图3所示，从栅极驱动器12经由栅极电阻11对MOSFET 3的漏极及感测用IGBT 4的栅极赋予成为驱动电压的栅极电压VG。即，栅极驱动器12作为驱动电压赋予单元起作用，栅极电压VG为感测用IGBT 4及主IGBT 5用的驱动电压。
另外，从电源13对感测用IGBT 4及主IGBT 5各自的集电极赋予可变的电源电压VCC，主IGBT 5的发射极被设定为共通电位。作为共通电位例如想到GND电位。
二极管1的阳极与主IGBT 5的发射极连接，二极管1的阴极与感测用IGBT 4的发射极连接。即，二极管1的阴极配置在感测用IGBT 4的发射极的方向上。
二极管1是为了阻止在感测用IGBT 4流动的电流向共通电位侧流出而设置的。通过设置二极管1，从而能够在MOSFET 3的栅极积蓄电荷，因此能够对MOSFET 3的栅极、源极间电位进行调整。
MOSFET 3的漏极与感测用IGBT 4的栅极连接，源极与主IGBT 5的栅极连接，栅极与感测用IGBT 4的发射极及二极管1的阴极连接。
而且，MOSFET 3在漏极接收栅极电压VG。栅极电压VG为从驱动电压赋予单元即栅极驱动器12经由栅极电阻11输出的驱动电压。栅极电压VG为感测用IGBT 4及主IGBT 5用的驱动电压。
而且，构成电荷释放电路的电阻2的一端与主IGBT 5的栅极及MOSFET 3的源极连接，电阻2的另一端与主IGBT 5的发射极及二极管1的阳极连接。
构成半导体装置S1的感测用IGBT 4及主IGBT 5是通过与现有的IGBT的制造方法相同的制造方法制造的。作为公开了现有的IGBT的制造方法的文献，例如，想到专利公报第4575713号公报所公开的制造方法。
作为半导体装置S1的其它结构要素的二极管1、电阻2及MOSFET 3例如以如下(1)～(4)所示那样选择性地进行制造。
(1)在二极管区域94，在将硼和磷注入至基极层14内的第一主面侧的相邻的区域后，通过高温热处理使它们扩散，在基极层40内的第一主面侧形成阳极区域29及阴极区域30。其结果，在二极管区域94能够得到二极管1。
(2)在电阻区域95，通过将掺杂多晶硅沉积于层间绝缘膜21之上，从而能够形成具有导电性的多晶硅层64。其结果，通过多晶硅层64能够得到电阻2。此外，也可以在将多晶硅沉积于层间绝缘膜21之上后，注入硼、磷而得到具有导电性的多晶硅层64。
(3)在晶体管区域96，在将硼注入至漂移层50内的第一主面侧，通过高温热处理使其扩散而形成了p型的基极层40后，将磷注入至基极层40内的第一主面侧，通过高温热处理使其扩散而选择性地形成漏极区域41及源极区域42。
(4)在晶体管区域96，在半导体基板100的第一主面之上形成了栅极绝缘膜46后，在栅极绝缘膜46之上形成栅极电极47。此时，栅极绝缘膜46是以从漏极区域41至源极区域42的方式形成的。因此，栅极绝缘膜46的上表面为栅极电极47的形成面，栅极绝缘膜46的下表面为漏极区域41及源极区域42的形成面。
此外，漏极电极48、源极电极49及阳极电极58例如是在制造发射极电极20及发射极电极60时形成的。
这样，在实施方式1的半导体装置S1中，成为结构要素的主IGBT 5、感测用IGBT 4、MOSFET 3、二极管1及电阻2被一体地设置于一个半导体基板100。因此，半导体装置S1能够实现装置的小型化。
(过电流状态)
由于桥臂短路状态等，产生过电流流过半导体装置S1的过电流状态。在该情况下，设想从外部对集电极电极26赋予一定的电压，对多个栅极电极19各自施加了比较高的主栅极电压VM的状态。该主栅极电压VM为第一控制电压。
此外，通常动作时的接通动作以如下方式进行。首先，作为驱动电压将“H”电平的栅极电压VG施加于感测用IGBT 4的栅极，将感测用IGBT 4设为接通状态。而且，通过接通状态的感测用IGBT 4的发射极电压设定MOSFET 3的栅极电压VE，其结果，MOSFET 3成为接通状态。接下来，经由接通状态下的MOSFET 3的漏极及源极流动栅极电流IG，对主IGBT 5的栅极施加主栅极电压VM，其结果，主IGBT 5成为接通状态。
另外，MOSFET 3成为接通状态的原因在于，通过二极管1将电荷积蓄于MOSFET 3的栅极，MOSFET 3的栅极－源极间的电压超过阈值电压。
在实施方式1的半导体装置S1中，在过电流流过第一功率开关元件即主IGBT 5时，向主IGBT 5的栅极施加的作为第一控制电压的主栅极电压VM比通常高。
因此，在过电流流过主IGBT 5时，在第一MOSFET即MOSFET 3的栅极、源极间的电位差变小的方向上起作用，MOSFET 3的接通状态变弱。原因在于，作为MOSFET 3的源极电压的主栅极电压VM上升。此外，MOSFET 3有时变为断开状态。
与MOSFET 3的接通状态变弱相伴地积蓄于主IGBT 5的栅极的多余的电荷经由本身成为电荷释放路径的电阻2，向主IGBT 5的发射极侧的外部释放。
其结果，实施方式1的半导体装置S1通过在过电流状态下使第一控制电压即主栅极电压VM迅速降低，从而能够实现在主IGBT 5流动的电流量的降低。
(施加负栅极电压VG时)
接下来，考虑从栅极驱动器12赋予负栅极电压VG而作为驱动电压的情况。
设想如下现象，即，在施加负栅极电压VG时，即使MOSFET 3处于断开状态，也会从主IGBT 5的发射极至栅极驱动器12，经由MOSFET 3内的寄生二极管流过逆向电流。
在实施方式1的半导体装置S1中，构成电荷释放电路、本身成为电荷释放路径的电阻2设置于MOSFET 3的源极和主IGBT 5的发射极之间。因此，即使栅极电压VG成为负电平，通过由电阻2导致的电压降，也能够使MOSFET 3的源极电位向接近负栅极电压VG的方向变化。即，在电阻2流动的电流成为逆向电流的限速原因。
如上所述，在实施方式1的半导体装置S1中，具有从主IGBT 5的栅极至发射极的本身成为电荷释放路径的电阻2。该电阻2为电荷释放电路，上述电荷释放路径存在于MOSFET3的源极和主IGBT 5的发射极之间。
因此，就实施方式1的半导体装置S1而言，即使栅极电压VG成为负电平，由于电阻2的存在，使MOSFET 3的漏极、源极间电位差减小，由此能够对逆向电流经由MOSFET 3内的寄生二极管流动的现象进行抑制。
因此，在半导体装置S1中，在施加负栅极电压VG时，也不会流过无法忽略的电流量的逆向电流，不会对作为驱动电压赋予单元的栅极驱动器12、作为外部电阻的栅极电阻11造成不良影响。
<实施方式2>
图4是表示实施方式2的半导体装置S2的剖面构造的剖视图。图5是表示实施方式2的半导体装置的平面构造的俯视图。图5的B-B剖面为图4。另外，图5的B-B2剖面与图1所示的实施方式1的剖面构造相同。此外，在图5中，为了方便说明，省略了层间绝缘膜21、栅极电极47及多晶硅层64的图示。
如图1及图4所示，半导体装置S2的半导体基板100被分类为主区域91及辅助区域92，而且，辅助区域92被分类为感测区域93、二极管区域94、电阻区域95、晶体管区域96及二极管区域94B。
下面，对与半导体装置S1相同的构造标注相同标号而适当省略说明，对成为实施方式2的半导体装置S2的特征部分的二极管区域94B进行说明。
在二极管区域94B，在漂移层50内的第一主面侧设置基极层43。基极层43的杂质浓度呈p型。
而且，在基极层43内的第一主面侧，p型的阳极区域44及n型的阴极区域45是以彼此相邻的方式设置的。
以上述阳极区域44及阴极区域45为主要结构要素而构成第二二极管即二极管6。
而且，除了漏极电极48、源极电极49、阳极电极58、发射极电极60及发射极电极20之外，在半导体基板100的第一主面之上设置阳极电极68及阴极电极69。
阳极电极68是以从多晶硅层64的一个端部至基极层43的一部分及阳极区域44的一部分的方式设置的。因此，阳极电极68与阳极区域44及多晶硅层64电连接。
阴极电极69是以从基极层43的一部分至阴极区域45的一部分的方式设置的。因此，阴极电极69与阴极区域45电连接。
如图4所示，半导体装置S2在阴极电极69、阳极电极68、阳极电极58、发射极电极60、发射极电极20、感测区域93的栅极电极19及主区域91的栅极电极19之间，具有由电连接线EL表示的电连接关系。此外，上述各电极例如以铝为构成材料。
如图4所示，阴极电极69与感测区域93的栅极电极19电连接。阳极电极68与主区域91的栅极电极19电连接。阳极电极58与发射极电极20电连接。
此外，虽然在图4中未图示，但实施方式2的半导体装置S2与实施方式1同样地，如图1所示，漏极电极48和感测区域93的栅极电极19之间、栅极电极47和发射极电极60之间、源极电极49和主区域91的栅极电极19之间各自被电连接。
此外，如图5所示，在晶体管区域96和二极管区域94B之间设置隔离区域88。隔离区域88从半导体基板100的第一主面朝向第二主面，设置得比基极层40及基极层43的形成深度深。通过该隔离区域88，将晶体管区域96的基极层40和二极管区域94B的基极层43分离。隔离区域88只要能够将基极层40及基极层43之间电分离即可，其材质没有特别限定。例如，也可以由在内部没有设置任何要素的沟槽构成隔离区域88。
这样，通过设置隔离区域88，从而在晶体管区域96形成的MOSFET 3和在二极管区域94B形成的二极管6不会彼此影响。此外，也可以在隔离区域88之上设置氧化膜等作为保护膜。
如图5所示，栅极引出部71的大部分沿发射极电极20的外周设置，一部分设置为延伸至电阻区域95、晶体管区域96及二极管区域94B之上，由此也会作为图4所示的源极电极49及阳极电极68起作用。
而且，通过将栅极焊盘72形成为一部分延伸至晶体管区域96及二极管区域94B之上，也会作为图1所示的漏极电极48及图4所示的阴极电极69起作用。
由于图5中的其它平面构造与图2所示的平面构造相同，因此标注相同标号而适当省略说明。
作为半导体装置S2的结构要素的二极管6能够通过与二极管1相同的制造方法进行制造。
这样，在实施方式2的半导体装置S2中，成为结构要素的主IGBT 5、感测用IGBT 4、MOSFET 3、二极管1、二极管6及电阻2被一体地设置于一个半导体基板100。因此，半导体装置S2能够实现装置的小型化。
图6是表示图4及图5所示的半导体装置S2的电路结构的电路图。下面，对与半导体装置S1相同的结构标注相同标号而适当省略说明，参照图6对半导体装置S2的电路结构进行说明。
半导体装置S2作为主要结构要素包含第一功率开关元件即主IGBT 5、第二功率开关元件即感测用IGBT 4、第一电阻即电阻2、第一MOSFET即MOSFET 3、第一二极管即二极管1及第二二极管即二极管6。
关于图6所示的二极管6，阳极与图4及图5所示的阳极电极68对应，阴极与图4及图5所示的阴极电极69对应。
二极管6的阳极与MOSFET 3的源极、主IGBT 5的栅极及电阻2的一端连接，二极管6的阴极与MOSFET 3的漏极及感测用IGBT 4的栅极连接。
(过电流状态)
实施方式2的半导体装置S2与实施方式1的半导体装置S1同样地，通过在过电流状态时使第一控制电压即主栅极电压VM迅速降低，从而能够实现在主IGBT 5流动的电流量的降低。
(截止动作时)
实施方式2的半导体装置S2还具有第二二极管即二极管6。因此，在主IGBT 5的接通状态时使栅极电压VG小于或等于0V而使主IGBT 5截止时，经由二极管6，能够使施加于主IGBT 5的栅极的电荷迅速地释放到栅极驱动器12侧的外部。
即，除了本身成为电荷释放路径的电阻2以外，能够通过二极管6确保用于将在截止时施加于主IGBT 5的栅极的电荷释放的电荷释放路径。
因此，实施方式2的半导体装置S2即使将电阻2的电阻值设定得充分大，也不会对截止动作带来障碍。
这样，实施方式2的半导体装置S2通过设置二极管6，能够实现截止动作的高速化。
(施加负栅极电压VG时)
接下来，考虑从栅极驱动器12赋予负栅极电压VG的情况。
如上所述，在半导体装置S2中，能够将电阻2的电阻值设定得充分大。
因此，电阻2设置于MOSFET 3的源极和主IGBT 5的发射极之间，能够将电阻2的电阻值设定得充分大。因此，即使栅极电压VG成为负电平，通过由电阻2导致的电压降，也能够将MOSFET 3的源极电位设定为与栅极电压VG相同电平。因此，在MOSFET 3的寄生二极管或二极管6几乎不流动逆向电流。
其结果，就实施方式2的半导体装置S2而言，即使栅极电压VG成为负电平，也能够将流过MOSFET 3的寄生二极管或二极管6的逆向电流抑制为最小限度。
<实施方式3>
图7是表示实施方式3的半导体装置S3的剖面构造的剖视图。图8是表示实施方式3的半导体装置的平面构造的俯视图。图8的C-C剖面为图7。此外，在图8中，为了方便说明，省略了层间绝缘膜21、源极-阳极电极53、栅极电极67、栅极电极77及多晶硅层65的图示。
如图7所示，半导体装置S3的半导体基板100被分类为主区域91及辅助区域92，而且，辅助区域92被分类为感测区域93、电阻区域95B、二极管区域94、二极管区域94C、晶体管区域96B及晶体管区域96。
下面，由于主区域91及辅助区域92的感测区域93为与半导体装置S1相同的构造，因此标注相同标号而适当省略说明，以实施方式3的半导体装置S3的特征部位为中心进行说明。
在漂移层50内的第一主面侧设置基极层14B。基极层14B呈p型。基极层14B是以从辅助区域92至主区域91的方式设置的。基极层14B设置为从晶体管区域96至电阻区域95B的一部分的区域的形成深度比感测区域93及主区域91的形成深度深。
在晶体管区域96，在基极层14B内的第一主面侧选择性地设置漏极区域61及源极-漏极区域62。漏极区域61及源极-漏极区域62呈n型杂质浓度比较高的n+型。在漏极区域61、源极-漏极区域62之间的基极层14B的第一主面之上隔着栅极绝缘膜66设置栅极电极67。
在晶体管区域96B，在基极层14B内的第一主面侧选择性地设置源极-漏极区域62及源极区域63。源极区域63呈n型杂质浓度比较高的n+型。在源极-漏极区域62、源极区域63之间的基极层14B的第一主面之上隔着栅极绝缘膜76设置栅极电极77。
以上述基极层14B、漏极区域61、源极-漏极区域62、栅极绝缘膜66及栅极电极67为主要结构要素而构成第一MOSFET即n型的MOSFET 3。源极-漏极区域62作为MOSFET 3的源极区域起作用。
以上述基极层14B、源极-漏极区域62、源极区域63、栅极绝缘膜76及栅极电极77为主要结构要素而构成第二MOSFET即n沟道型的MOSFET 7。源极-漏极区域62作为MOSFET 7的漏极区域起作用。
在二极管区域94C，在基极层14B内的第一主面侧，p型的阳极区域33及n型的阴极区域34是以彼此相邻的方式设置的。
以上述阳极区域33及阴极区域34为主要结构要素而构成第三二极管即二极管8。
在二极管区域94，在基极层14B内的第一主面侧，p型的阳极区域35及n型的阴极区域36是以彼此相邻的方式设置的。
以上述阳极区域35及阴极区域36为主要结构要素而构成第一二极管即二极管1。
在半导体装置S3的主区域91及辅助区域92的感测区域93，与半导体装置S1及S2同样地，设置感测用IGBT 4及主IGBT 5。但是，实施方式3的半导体装置S3在将基极层14替换为基极层14B这一点上与半导体装置S1及S2不同。
在晶体管区域96，以将栅极电极67覆盖的方式设置层间绝缘膜21。在晶体管区域96B，以将栅极电极77覆盖的方式设置层间绝缘膜21。
在二极管区域94C，在阳极区域33及阴极区域34的第一主面之上设置层间绝缘膜21。在二极管区域94，在阳极区域35及阴极区域36的第一主面之上设置层间绝缘膜21。
在电阻区域95B，在基极层14B的第一主面之上设置层间绝缘膜21。
在电阻区域95B，在层间绝缘膜21之上设置具有导电性的多晶硅层65。该多晶硅层65作为电阻9起作用。
而且，漏极电极51、源极-漏极电极52、源极-阳极电极53、阴极-阳极电极54、阴极电极55、发射极电极60及发射极电极20被设置于半导体基板100的第一主面之上。
漏极电极51设置于漏极区域61的一部分之上，源极-漏极电极52设置于源极-漏极区域62的一部分之上。因此，漏极电极51与漏极区域61电连接，源极-漏极电极52与源极-漏极区域62电连接。
源极-阳极电极53是以从源极区域63的一部分至基极层14B的一部分及阳极区域33的一部分的方式设置的。因此，源极-阳极电极53与源极区域63及阳极区域33电连接。
阴极-阳极电极54是以从阴极区域34的一部分至基极层14B的一部分及阳极区域35的一部分的方式设置的。因此，阴极-阳极电极54与阴极区域34及阳极区域35电连接。
阴极电极55是以从阴极区域36的一部分至基极层14B的一部分及多晶硅层65的一个端部之上的方式设置的。因此，阴极电极55与阴极区域36及多晶硅层65电连接。
发射极电极60是以从多晶硅层65的另一个端部至感测区域93的整个区域的方式设置的。因此，发射极电极60与多晶硅层65、感测区域93处的n+源极区域15及p+扩散区域16电连接。
发射极电极20设置在主区域91的整个区域。因此，发射极电极20与主区域91处的n+源极区域15及p+扩散区域16电连接。
如图7所示，半导体装置S3在漏极电极51、栅极电极67、源极-漏极电极52、栅极电极77、阴极-阳极电极54、阴极电极55、发射极电极60、发射极电极20、感测区域93的栅极电极19及主区域91的栅极电极19之间，具有由电连接线EL表示的电连接关系。此外，上述各电极例如以铝为构成材料。
如图7所示，漏极电极51和感测区域93的栅极电极19被电连接，栅极电极67和发射极电极60被电连接，源极-漏极电极52和主区域91的栅极电极19被电连接。
另外，栅极电极77和阴极电极55被电连接，阴极-阳极电极54和发射极电极20被电连接。
如图8所示，发射极电极20的一部分延伸至二极管区域94及二极管区域94C之上，从而兼作图7所示的阴极-阳极电极54的功能。即，发射极电极20和阴极-阳极电极54是一体设置的。
另外，栅极引出部71的大部分沿发射极电极20的外周设置，一部分设置为延伸至晶体管区域96、晶体管区域96B之间之上，由此也会作为图7所示的源极-漏极电极52起作用。此外，栅极引出部71与主区域91的多个栅极电极19也电连接。
而且，栅极焊盘72形成为一部分延伸至晶体管区域96之上，由此也会作为图7所示的漏极电极51起作用。
另外，如图8所示，通过在感测区域93和栅极焊盘72之间设置配线层81，从而栅极焊盘72与感测区域93的栅极电极19经由配线层81电连接。
而且，在发射极电极60和晶体管区域96之间设置配线层82。因此，感测区域93的发射极电极60与晶体管区域96的栅极电极67经由配线层82电连接。
除此之外，在阴极电极55和晶体管区域96B之间设置配线层83。因此，阴极电极55与晶体管区域96B的栅极电极77经由配线层83电连接。
半导体装置S3的二极管1及二极管6能够通过与半导体装置S1的二极管1相同的制造方法进行制造。半导体装置S3的MOSFET 3及MOSFET 7能够通过与半导体装置S1的MOSFET3相同的制造方法进行制造。半导体装置S3的电阻9能够通过与半导体装置S1的电阻2相同的制造方法进行制造。
这样，在实施方式3的半导体装置S3中，成为结构要素的主IGBT 5、感测用IGBT 4、MOSFET 3、二极管1、MOSFET 7、二极管8及电阻9被一体地设置于一个半导体基板100。因此，半导体装置S3能够实现装置的小型化。
图9是表示图7及图8所示的半导体装置S3的电路结构的电路图。下面，对与半导体装置S1相同的结构标注相同标号而适当省略说明，参照图9对半导体装置S3的电路结构进行说明。
半导体装置S3作为主要结构要素包含第一功率开关元件即主IGBT 5、第二功率开关元件即感测用IGBT 4、第一MOSFET即n型的MOSFET 3、第一二极管即二极管1、第二MOSFET即n型的MOSFET 7、第三二极管即二极管8。
下面，关于实施方式3的半导体装置S3，对图7及图9所示的装置构造与图9所示的电路结构之间的电极的对应关系进行说明。
关于MOSFET 3，漏极与漏极电极51对应，栅极与栅极电极67对应，源极与源极-漏极电极52对应。
MOSFET 7作为一个电极具有漏极，作为另一个电极具有源极，作为控制电极具有栅极。关于MOSFET 7，漏极与源极-漏极电极52对应，栅极与栅极电极77对应，源极与源极-阳极电极53对应。
关于二极管1，阳极与阴极-阳极电极54对应，阴极与阴极电极55对应。关于二极管8，阳极与源极-阳极电极53对应，阴极与阴极-阳极电极54对应。
如图9所示，第二MOSFET即MOSFET 7的漏极与主IGBT 5的栅极连接。
第三二极管即二极管8的阳极与MOSFET 7的源极连接，二极管8的阴极与主IGBT 5的发射极及二极管1的阳极连接。
第二电阻即电阻9的一端与感测用IGBT 4的发射极及MOSFET 3的栅极连接，电阻9的另一端与MOSFET 7的栅极及二极管1的阴极连接。这样，第一二极管即二极管1的阴极配置在感测用IGBT 4的发射极的方向上。
二极管8是以对从主IGBT 5的发射极向栅极，经由MOSFET 7的寄生二极管流过逆向电流进行抑制为目的而设置的。
就半导体装置S3而言，由上述MOSFET 7、二极管8及电阻9构成电荷释放电路C3。而且，MOSFET 7及二极管8为以从主IGBT 5的栅极至发射极的方式设置的电荷释放路径。上述电荷释放路径在MOSFET 7处于接通状态时成为导通状态，能够进行经由上述电荷释放路径积蓄于主IGBT 5的栅极的电荷的释放。
(过电流状态)
在实施方式3的半导体装置S3中，在过电流流过第一功率开关元件即主IGBT 5时，向主IGBT 5的栅极施加的作为第一控制电压的主栅极电压VM变高。
因此，在过电流流过主IGBT 5时，在第一MOSFET即MOSFET 3的栅极、源极间的电位差变小的方向上起作用，MOSFET 3的接通状态变弱。此外，MOSFET 3有时变为断开状态。
同时，由于在感测用IGBT 4也流过过电流，因此第二MOSFET即MOSFET 7的栅极电位超过阈值电压而成为接通状态。因此，在过电流流过主IGBT 5时，通过接通状态的MOSFET7及二极管8形成成为导通状态的电荷释放路径。
因此，与MOSFET 3的接通状态变弱相伴地积蓄于主IGBT 5的栅极的多余的电荷经由电荷释放电路C3内的上述电荷释放路径，向主IGBT 5的发射极侧的外部释放。
其结果，实施方式3的半导体装置S3通过在过电流状态时使主栅极电压VM迅速降低，由此能够实现在主IGBT 5流动的电流量的降低。
(截止动作时)
实施方式3的半导体装置S3具有包含MOSFET 7、二极管8及电阻9在内的电荷释放电路C3。
在即将截止之前的状态下，感测用IGBT 4及主IGBT 5均成为接通状态。因此，MOSFET 3的源极电位通过主栅极电压VM而成为“H”电平的比较高的电位。另一方面，MOSFET7的源极电位接近“L”电平的共通电位，为比较低的电位。
因此，通过恰当地对电阻9的电阻值进行设定，从而在截止期间，即使MOSFET 3成为断开状态，也能够设计为MOSFET 7成为接通状态。即，通过恰当地对电阻9的电阻值进行设定，从而在截止动作时，能够形成由接通状态的MOSFET 7及二极管8构成的电荷释放路径。
因此，在主IGBT 5的接通状态时使栅极电压VG小于或等于0V而使主IGBT 5截止时，经由电荷释放电路C3内的上述电荷释放路径，能够迅速释放到主IGBT 5的发射极侧的外部。
即，能够通过电荷释放电路C3的MOSFET 7及二极管8而确保用于在截止时将施加于主IGBT 5的栅极的电荷释放的电荷释放用路径。
这样，实施方式3的半导体装置S3通过电荷释放电路C3，能够实现截止动作的高速化。
(施加负栅极电压VG时)
接下来，考虑作为从栅极驱动器12赋予的驱动电压赋予了负栅极电压VG的情况。
设想如下现象，即，在施加负栅极电压VG时，即使MOSFET 3及MOSFET 7处于断开状态，也从主IGBT 5的发射极至栅极驱动器12，经由MOSFET 3内的寄生二极管及MOSFET 7内的寄生二极管流过逆向电流。
在半导体装置S3中，使第二MOSFET即MOSFET 7及第三二极管即二极管8设置于MOSFET 3的源极和主IGBT 5的发射极之间。
如上所述，半导体装置S3的电荷释放电路C3具有从主IGBT 5的栅极至发射极由MOSFET 7及二极管8构成的电荷释放路径。即，上述电荷释放路径存在于MOSFET 3的源极和主IGBT 5的发射极之间。
因此，实施方式3的半导体装置S3在栅极电压VG变为负电平的情况下，从主IGBT 5的发射极流向栅极驱动器12的逆向电流的电流路径为二极管8、MOSFET 7、MOSFET 3及栅极电阻11。
其结果，实施方式3的半导体装置S3能够使逆向电流受到二极管8的泄漏电流的限制，即，能够将逆向电流的电流量抑制为在二极管8流动的微小的泄漏电流量，因此能够有效地对逆向电流进行抑制。
<其它>
在上述实施方式中，作为n沟道型的功率开关元件示出n沟道型的IGBT，但能够应用于n沟道型的功率MOSFET等其它功率开关元件。
在上述实施方式中示出具有沟槽型栅极电极19的感测用IGBT 4及主IGBT 5，但并不限于该构造，例如，也可以构成具有平面型栅极电极的感测用IGBT 4及主IGBT 5。
在上述实施方式中示出平面型的MOSFET 3及7，但并不限于该构造，例如，也可以构成具有沟槽型栅极电极的MOSFET 3及7。
另外，电阻2及9、二极管1、6及8的构造当然也不限于实施方式1～实施方式3所示的构造。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。
标号的说明
1、6、8二极管，2、9电阻，3、7MOSFET，4感测用IGBT，5主IGBT，11栅极电阻，12栅极驱动器，91主区域，92辅助区域，93感测区域，94、94B、94C二极管区域，95、95B电阻区域，96、96B晶体管区域，C3电荷释放电路。

Claims (5)

1.一种半导体装置，其具有：
n沟道型的第一功率开关元件，其具有一个电极、另一个电极及控制电极；
n沟道型的第二功率开关元件，其具有一个电极、另一个电极及控制电极，该第二功率开关元件的一个电极与所述第一功率开关元件的一个电极连接；
第一二极管，其阳极与所述第一功率开关元件的另一个电极连接，阴极配置于所述第二功率开关元件的另一个电极的方向上；
n沟道型的第一MOSFET，其具有一个电极、另一个电极及控制电极，该第一MOSFET的一个电极接收所述第一及第二功率开关元件用的驱动电压，该第一MOSFET的一个电极与所述第二功率开关元件的控制电极连接，另一个电极与所述第一功率开关元件的控制电极连接，控制电极与所述第二功率开关元件的另一个电极连接；以及
电荷释放电路，其具有以从所述第一功率开关元件的控制电极至另一个电极的方式设置的电荷释放路径。
2.根据权利要求1所述的半导体装置，其中，
所述第一二极管的阴极与所述第二功率开关元件的另一个电极连接，
所述电荷释放电路是一端与所述第一功率开关元件的控制电极连接，另一端与所述第一功率开关元件的另一个电极连接的第一电阻。
3.根据权利要求2所述的半导体装置，其中，
还具有第二二极管，该第二二极管的阳极与所述第一MOSFET的另一个电极连接，阴极与所述第一MOSFET的一个电极连接。
4.根据权利要求1所述的半导体装置，其中，
所述电荷释放电路包含：
n沟道型的第二MOSFET，其具有一个电极、另一个电极及控制电极，该第二MOSFET的一个电极与所述第一功率开关元件的控制电极连接，控制电极与所述第一二极管的阴极连接；
第三二极管，其阳极与所述第二MOSFET的另一个电极连接，阴极与所述第一功率开关元件的另一个电极连接；以及
第二电阻，其一端与所述第二功率开关元件的另一个电极及所述第一MOSFET的控制电极连接，另一端与所述第二MOSFET的控制电极及所述第一二极管的阴极连接。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第一及第二功率开关元件、所述第一二极管、所述第一MOSFET以及所述电荷释放电路一体地设置于一个半导体基板。
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