DE102021133285A1

DE102021133285A1 - Halbleitervorrichtung

Info

Publication number: DE102021133285A1
Application number: DE102021133285.0A
Authority: DE
Inventors: Sho Tanaka; Tomohide Terashima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-02-04
Filing date: 2021-12-15
Publication date: 2022-08-04
Also published as: CN114866076A; US11552073B2; JP2022119459A; US20220246603A1

Abstract

Es wird eine Halbleitervorrichtung erhalten, welche ein Leistungsschaltelement vor einem Überstromzustand schützt und einen Rückwärtsstrom unterdrückt, wenn eine negative Treiberspannung anliegt. Eine Halbleitervorrichtung (S1) weist einen Haupt-IGBT (5), einen Mess-IGBT (4), einen Widerstand (2), einen MOSFET (3) und eine Diode (1) als Hauptkomponenten auf. Der Mess-IGBT (4) und der Haupt-IGBT (5) sind parallel zueinander geschaltet. Das Drain des MOSFET (3) ist mit dem Gate des Mess-IGBT (4) verbunden, die Source davon ist mit dem Gate des Haupt-IGBT (5) verbunden, und das Gate davon ist mit dem Emitter des Mess-IGBT (4) und der Kathode der Diode (1) verbunden. Ein Ende des Widerstandes (2) ist mit dem Gate des Haupt-IGBT (5) und der Source des MOSFET (3) verbunden, und das andere Ende des Widerstandes (2) ist mit dem Emitter des Haupt-IGBT (5) und der Anode der Diode (1) verbunden.

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, welche eine Funktion zum Schutz eines Leistungsschaltelements vor einem Überstromzustand aufweist.
Beschreibung des Standes der Technik
In einer Halbleitervorrichtung mit einem Leistungsschaltelement wie einem Leistungstransistor, welches eine Schaltfunktion aufweist, wird ein Verfahren eingesetzt, bei welchem die Höhe eines Stroms nur im Zeitraum eines Kurzschlusses reduziert wird und eine hohe Bestromungsleistung in einem Zeitraum aufrechterhalten wird, in dem kein Kurzschluss vorliegt, um sowohl einen langen nicht destruktiven Kurzschlusszeitraum, als auch einen geringen Verlust zu erreichen.
Als eine Halbleitervorrichtung, welche zum Beispiel das vorstehende Verfahren einsetzt, existiert eine Schutzschaltung der Halbleitervorrichtung, welche in der Japanischen Patentanmeldungs-Offenlegungs-Nr. 10-145206 offenbart ist. In dieser Schutzschaltung wird ein Verfahren angewendet, in welchem ein Element mit einer Strommessfunktion zwischen dem Chip-Zellabschnitt und dem Zellabschnitt bereitgestellt ist, um einen Zustand zu detektieren, in dem ein Überstrom aufgrund eines Kurzschlusses fließt.
Konkret ist die Struktur bereitgestellt, in welcher, falls ein Überstrom vorliegt, eine Rückkopplungsregelung durchgeführt wird, sodass die Gate-Spannung des Leistungstransistors, welcher der Rückkopplungsreglung unterliegt, basierend auf dem Signal unter Verwendung der Stromsensoren unterdrückt wird, welche parallel angeordnet sind, um die durch den Leistungstransistor fließenden Strom zu begrenzen. In der Japanischen Patentanmeldungs-Offenlegungs-Nr. 10-145206 ist die Schutzschaltung monolithisch aufgebaut, um die Gate-Spannung des Leistungsschaltelements zu steuern.
In der Schutzschaltung, die in der Japanischen Patentanmeldungs-Offenlegungs-Nr 10-145206 offenbart ist, bestand jedoch ein Problem dahingehend, dass möglicherweise ein Durchbrennen des Widerstandes und eine Beschädigung des Gate-Treibers aufgrund des Rückwärtsstroms auftreten können, der durch die parasitäre Diode des MOSFET fließt, welche die Schutzschaltung ausbildet, wenn eine negative Spannung am Gate des Leistungstransistors anliegt.
Der Gate-Treiber ist ein Mittel zum Anlegen einer Treiberspannung, welches eine Gate-Spannung als Treiberspannung anlegt, und der Gate-Widerstand ist ein Widerstand zur Übertragung der Gate-Spannung. Zudem wird eine parasitäre Diode im MOSFET in einigen Fällen als Body-Diode bezeichnet.
Zusammenfassung
Es ist die Aufgabe eine Halbleitervorrichtung zu erhalten, welche ein Leistungsschaltelement vor einem Überstromzustand schützt und einen Rückwärtsstrom unterdrückt, der erzeugt wird, wenn eine negative Treiberspannung angelegt wird.
Die Halbleitervorrichtung der vorliegenden Offenbarung weist ein erstes Leistungsschaltelement, ein zweites Leistungsschaltelement, eine erste Diode, einen ersten MOSFET, und eine Lade-Entladeschaltung auf.
Das erste Leistungsschaltelement ist ein n-Kanal Typ und weist eine Elektrode, eine weitere Elektrode und eine Steuerelektrode auf.
Das zweite Leistungsschaltelement ist der n-Kanal Typ und weist eine Elektrode, eine weitere Elektrode und eine Steuerelektrode auf, wobei die eine Elektrode mit der anderen Elektrode des ersten Leistungsschaltelements verbunden ist.
In der ersten Diode ist eine Anode davon mit der weiteren Elektrode des ersten Leistungsschaltelements verbunden, und eine Kathode davon ist in eine Richtung in Richtung der weiteren Elektrode des zweiten Leistungsschaltelements angeordnet.
Der erste MOSFET ist der n-Kanal Typ, weist eine Elektrode, eine weitere Elektrode und eine Steuerelektrode auf, bei welchem die eine Elektrode davon eine Treiberspannung für das erste Leistungsschaltelement und das zweite Leistungsschaltelement empfängt, die eine Elektrode davon mit der Steuerelektrode des zweiten Leistungsschaltelements verbunden ist, die weitere Elektrode davon mit der Steuerelektrode des ersten Leistungsschaltelements verbunden ist, und die Steuerelektrode davon mit der weiteren Elektrode des zweiten Leistungsschaltelements verbunden ist.
Die Lade-Entladeschaltung ist von der Steuerelektrode zur weiteren Elektrode des ersten Leistungsschaltelements bereitgestellt.
In der Halbleitervorrichtung der vorliegenden Offenbarung ist eine erste Steuerspannung, die an die Steuerelektrode des ersten Leistungsschaltelement anliegt, hoch, wenn ein Überstrom im ersten Leistungsschaltelement fließt.
Wenn ein Überstrom durch das erste Leistungsschaltelement fließt, neigt der Potentialunterschied zwischen der Steuerelektrode und der weiteren Elektrode des ersten MOSFET daher dazu, kleiner zu werden und der EIN-Zustand des ersten MOSFET wird schwächer. Sobald der EIN-Zustand des ersten MOSFET schwächer wird, wird die überschüssige Ladung, die an der Steuerelektrode des ersten Leistungsschaltelements angesammelt ist, nach außerhalb der Seite der weiteren Elektrode des ersten Leistungsschaltelements über den Lade-Entladepfad in der Lade-Entladeschaltung entladen.
Infolgedessen stellt die Halbleitervorrichtung der vorliegenden Offenbarung die Reduzierung der Höhe des Stroms sicher, welcher durch das erste Leistungsschaltelement fließt, indem die erste Steuerspannung während des Überstromzustands zügig verringert wird.
Wenn eine negative Treiberspannung anliegt wird, wird ein Phänomen angenommen, bei welchem ein Rückwärtsstrom durch eine parasitäre Diode im ersten MOSFET von der anderen Elektrode des ersten Leistungsschaltelements zu einem Mittel zum Anlegen einer Treiberspannung fließt, welches zum Anlegen der Treiberspannung verwendet wird.
Die Lade-Entladeschaltung in der Halbleitervorrichtung der vorliegenden Offenbarung weist den Lade-Entladepfad von der Steuerelektrode zur weiteren Elektrode des ersten Leistungsschaltelements auf. Daher existiert der Lade-Entladepfad zwischen der weiteren Elektrode des ersten MOSFET und der weiteren Elektrode des ersten Leistungsschaltelements.
Daher stellt das Vorhandensein der Lade-Entladeschaltung in der Halbleitervorrichtung der vorliegenden Offenbarung die Unterdrückung des Phänomens des Rückwärtsstroms, welcher durch die parasitäre Diode im ersten MOSFET fließt, selbst dann sicher, wenn die negative Treiberspannung anliegt.
Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Figuren deutlicher.
Figurenliste

1 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht;
2 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht;
3 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht;
4 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht;
5 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht;
6 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht;
7 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht;
8 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht;
9 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht; und
10 ist ein Schaltbild, welches eine Schaltungskonfiguration veranschaulicht, die äquivalent zu einer Schutzschaltung einer Halbleitervorrichtung ist, was einer grundlegenden Technik entspricht.

Beschreibung der bevorzugten Ausführungsformen
<Einleitung>
Die vorliegende Offenbarung ist für eine Halbleitervorrichtung bestimmt, die einen Strom steuert, welcher durch ein Leistungsschaltelement fließt, indem die Spannung einer Steuerelektrode des Leistungsschaltelements verändert wird. In den nachfolgenden Beschreibungen von Ausführungsformen wird ein Graben-Typ Bipolartransistor mit isolierter Gate-Elektrode (IGBT) als das Leistungsschaltelement verwendet.
Der Begriff „MOS“ wurde lange Zeit für eine laminierte Struktur aus Metall/Oxid/Halbleiter verwendet, und ist eine Abkürzung für Metall-Oxid-Halbleiter. Jedoch konnte insbesondere in dem Feldeffekttransistor, welcher eine MOS-Struktur aufweist (nachfolgend einfach als „MOSFET“ bezeichnet), aus Sicht einer Integration und einer Verbesserung des Herstellungsprozesses, in den vergangenen Jahren eine Verbesserung hinsichtlich der Materialien der Gate-Isolierschicht und der Gate-Elektrode beobachtet werden.
Daher wird der Begriff „MOS“ nicht notwendigerweise nur für die laminierte Metall/Oxid/Halbleiter Struktur verwendet, und die vorliegende Beschreibung setzt eine solche Einschränkung nicht voraus. Das heißt, in Anbetracht des allgemeinen Fachwissens weist „MOS“ hier eine Bedeutung auf, welche nicht nur eine von der Wortherkunft abgeleitete Abkürzung, sondern weiter gefasst eine laminierte Struktur eines Leiters/Isolators/Halbleiters umfasst.
<Grundlegende Technik>
10 ist ein Schaltbild, welches eine Schaltungskonfiguration veranschaulicht, die äquivalent zu einer Schutzschaltung einer Halbleitervorrichtung ist, welche eine grundlegende Technik ist, die in der Japanischen Patentanmeldungs-Offenlegungs-Nr. 10-145206 offenbart ist. In 10 ist eine Halbleitervorrichtung einer grundlegenden Technik, zum Beispiel ein Haupt-IGBT 110, welcher einen Arm eines Inverters bildet, bereitgestellt, ein Emitter des Haupt-IGBT 110 ist mit einem Emitterelektrodenanschluss 112 verbunden und ein Kollektor davon ist mit einem Kollektorelektrodenanschluss 114 verbunden.
Eine Überstromschutzschaltung ist bereitgestellt, um einen Haupt-IGBT 110 vor einem Überstrom zu schützen. Die Überstromschutzschaltung weist einen Detektions-IGBT 118, einen Gate-Widerstand 120, Transistoren 122 und 124, welche aus einem n-Typ MOSFET ausgebildet sind, einen Detektions-Widerstand 126, und einen Hilfsdetektionswiderstand 128 auf.
Der Detektions-IGBT 118 ist parallel zum Haupt-IGBT 110 geschaltet, der Kollektor davon ist mit einem Kollektorelektrodenanschluss 114 verbunden, das Gate davon ist mit dem Gate des Haupt-IGBT 110 verbunden, und ist über einen Gate-Widerstand 120 mit einem Gate-Elektrodenanschluss 130 verbunden, und der Emitter davon ist mit einem Ende eines Detektionswiderstandes 126 und dem Gate eines Transistors 122 verbunden.
Eine Gate-Spannung, welche eine Treiberspannung ist, wird durch ein Mittel zum Anlegen einer Treiberspannung wie ein Gate-Treiber (nicht veranschaulicht) an den Gate-Elektroden-Anschluss 130 angelegt. Die nachfolgende Spannung wird als die Treiber-Gate-Spannung bezeichnet.
Das Drain des Transistors 122 ist mit dem Gate des Detektions-IGBT 118 verbunden, und die Source davon ist mit dem Emitterelektrodenanschluss 112 verbunden. Der Transistor 122 befindet sich nur im EIN-Zustand, wenn die Gate-Spannung Vs die Schwellenspannung überschreitet, und er ist als Mittel zum Schutz vor einem Überstrom ausgebildet, welches die Treiber-Gate-Spannung an einem Punkt A118 verringert, um den Einschaltstrom des Haupt-IGBT 110 und den Einschaltstrom des detektierten IGBT 118 zu reduzieren und als Mittel zur Spannungssteuerung, welches die Höhe der Treiber-Gate-Spannung am Punkt A118 in Übereinstimmung mit der Gate-Spannung Vs reduziert.
Der Detektionswiderstand 126 und der Hilfsdetektionswiderstand 128 sind zwischen dem Emitter des Detektions-IGBT 118 und dem Emitterelektrodenanschluss 112 in Reihe geschaltet, sie detektieren den Strom, der durch den Detektions-IGBT 118 fließt, und sie bilden ein Mittel zur Strom-Spannungs-Wandlung aus, welches den detektierten Strom in eine mit dem Widerstandswert korrespondierende Spannung wandelt.
Die Halbleitervorrichtung der grundlegenden Technik, welche eine solche Konfiguration aufweist, führt einen Überstromschutz wie folgt aus. Wenn ein übermäßiger Hauptstrom durch den Haupt-IGBT 110 fließt, nimmt der durch den Detektions-IGBT 118 fließende Strom ebenfalls zu, und die Detektionsspannung, welche durch den Detektionswiderstand 126 detektiert wird, nimmt ebenfalls zu. Wenn die Gate-Spannung Vs, welche die Detektionsspannung ist, die Schwellenspannung des Transistors 122 überschreitet, wird der Transistor 122 EIN-geschaltet und die Treiber-Gate-Spannung am Punkt A118 fällt ab. Auf diese Weise nimmt die Treiber-Gate-Spannung in Übereinstimmung mit der Höhe der Gate-Spannung Vs ab, welche am Gate des Transistors 122 anliegt. Wenn die Treiber-Gate-Spannung am Punkt A118 abnimmt, nehmen der Strom des Hauptstroms des Haupt-IGBT 110 und der Strom des detektierten IGBT 118 ebenfalls ab, wenn die Treiber-Gate-Spannung abnimmt.
Wie oben beschrieben, kann die Halbleitervorrichtung der grundlegenden Technik durch die oben erwähnte Überstromschutzschaltung den Strom reduzieren, der während des Überstromzustandes durch den Haupt-IGBT 110 fließt.
Als Nächstes sei ein Fall betrachtet, in dem eine negative Treiber-Gate-Spannung als die Treiberspannung an den Gate-Elektroden-Anschluss 130 angelegt wird. In diesem Fall besteht ein Problem dahingehend, dass ein Rückwärtsstrom vom Emitterelektrodenanschluss 112, welcher auf das Referenzpotential wie das GND-Potential gelegt ist, in Richtung des Gate-Elektrodenanschlusses 130 über die parasitäre Diode im Transistor 122 und den Gate-Widerstand 120 fließt.
Ein Fluss einer nicht vernachlässigbaren Höhe eines Rückwärtsstroms weist das Risiko auf, dass das Mittel zum Anlegen einer Treiberspannung zum Anlegen der Treiberspannung vom Gate-Elektrodenanschluss 130 und dem Gate-Widerstand 120 als externer Widerstand ungünstig beeinflusst wird.
Die Halbleitervorrichtungen S1 bis S3 der unten beschrieben Ausführungsformen 1 bis 3 sind mit einer Überstromschutzfunktion und einer Funktion zur Unterdrückung eines Rückwärtsstroms versehen, welcher fließt, wenn eine negative Treiberspannung anliegt.
<Ausführungsform 1 >
1 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. 2 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. Der Querschnitt A-A der 2 ist in 1 veranschaulicht.
In 2 sind zur Vereinfachung der Erklärung eine Zwischenschichtisolierschicht 21, eine Gate-Elektrode 47, und eine Polysiliziumschicht 64 ausgelassen.
Wie in 1 veranschaulicht, weist ein Halbleitersubstrat 100 einen Bereich von einer Drift-Schicht 50, welche eine Basisschicht 40 und eine Basisschicht 14 enthält, bis zu einer Kollektorschicht 25 von der oberen Seite in Richtung der unteren Seite auf. Das Halbleitersubstrat 100 einer Halbleitervorrichtung S1 ist in eine Hauptregion 91 und eine Hilfsregion 92 unterteilt, und die Hilfsregion 92 ist weiter in eine Messregion 93, eine Diodenregion 94, eine Widerstandsregion 95, und eine Transistorregion 96 unterteilt.
In 1 wird das obere Ende der Drift-Schicht 50 auf der Papierfläche umfassend die Basisschicht 40 und die Basisschicht 14 auch als erste Hauptfläche des Halbleitersubstrats 100 bezeichnet, und das untere Ende der Kollektorschicht 25 auf der Papierfläche wird als zweite Hauptfläche des Halbleitersubstrats 100 bezeichnet. Die erste Hauptfläche des Halbleitersubstrats 100 ist die Hauptfläche auf der Seite der vorderen Fläche der Halbleitervorrichtung S1, und die zweite Hauptfläche des Halbleitersubstrats 100 ist die Hauptfläche auf der Seite der rückwärtigen Fläche der Halbleitervorrichtung S1.
Die Drift-Schicht 50, eine Pufferschicht 24, die Kollektorschicht 25, und eine Kollektorelektrode 26 sind in der gesamten Region des Halbleitersubstrats 100 bereitgestellt.
Die Pufferschicht 24 ist neben der Seite der zweiten Hauptfläche der n-Typ Drift-Schicht 50 des ersten Leitfähigkeitstyps bereitgestellt. Die Pufferschicht 24 weist einen n⁺ Typ auf, in welchem die Störstellenkonzentration von n-Typ Störstellen höher ist als jene der Drift-Schicht 50.
Die Kollektorschicht 25 ist neben der Seite der zweiten Hauptfläche der Pufferschicht 24 bereitgestellt. Die Kollektorschicht 25 weist einen p⁺ Typ mit einer relativ hohen Störstellenkonzentration des p-Typs auf, welcher der zweite Leitfähigkeitstyp ist. Die Kollektorelektrode 26 ist auf der zweiten Hauptfläche der Kollektorschicht 25 bereitgestellt.
Die Basisschicht 40 und die Basisschicht 14 sind selektiv auf der Seite der ersten Hauptfläche in der Drift-Schicht 50 bereitgestellt. Sowohl die Basisschicht 40, als auch die Basisschicht 14 weisen den p-Typ auf. Die Basisschicht 40 ist in der Transistorregion 96 bereitgestellt, und die Basisschicht 14 ist von einem Teil der Widerstandsregion 95 über die Diodenregion 94, die Messregion 93, und die Hauptregion 91 bereitgestellt. Die Basisschicht 14 ist derart bereitgestellt, dass die Ausbildungstiefe der Region davon von einem Teil der Widerstandsregion 95 bis zur Diodenregion 94 tiefer ist als die Ausbildungstiefe der Region davon von der Messregion 93 bis zur Hauptregion 91.
Eine Drain-Region 41 und eine Source-Region 42 sind selektiv auf der Seite der ersten Hauptfläche in der Basisschicht 40 bereitgestellt. Die Drain-Region 41 und die Source-Region 42 weisen den n⁺ Typ mit einer relativ hohen Konzentration von n-Typ Störstellen auf. Eine Gate-Elektrode 47 ist auf der ersten Hauptfläche der Basisschicht 40 zwischen der Drain-Region 41 und der Source-Region 42 über eine Gate-Isolierschicht 46 bereitgestellt.
Der n-Kanal Typ MOSFET 3 ist mit der oben erwähnten Basisschicht 40, der Drain-Region 41, der Source-Region 42, der Gate-Isolierschicht 46, und der Gate-Elektrode 47 als Hauptkomponenten ausgebildet.
In der Diodenregion 94 sind eine p-Typ Anodenregion 29 und eine n-Typ Kathodenregion 30 nebeneinander auf der Seite der ersten Hauptfläche in der Basisschicht 14 bereitgestellt. Eine Diode 1 ist mit der oben erwähnten Anodenregion 29 und der Kathodenregion 30 als die Hauptkomponenten ausgebildet.
Die zur Seite der zweiten Hauptfläche der Basisschicht 14 benachbarte Ladungsträgerspeicherschicht 39 ist in der Hauptregion 91 und der Messregion 93 der Hilfsregion 92 bereitgestellt. Die Ladungsträgerspeicherschicht 39 weist den n-Typ auf, und die Störstellenkonzentration des n-Typs ist höher festgelegt als jene der Drift-Schicht 50. Die Ladungsträgerspeicherschicht 39 ist derart bereitgestellt, dass die Ausbildungstiefe davon weniger tief ist als jene der Basisschicht 14 in der Diodenregion 94.
In der Hilfsregion 91 und der Messregion 93 ist eine Vielzahl von Gräben von der ersten Hauptfläche des Halbleitersubstrats 100 ausgebildet, welche sich durch die Basisschicht 14 und die Ladungsträgerspeicherschicht 39 erstrecken, und die Drift-Schicht 50 erreichen. Eine Gate-Elektrode 19, die als eingebettete Gate-Elektrode dient, ist in jedem der Vielzahl von Gräben über eine isolierende Schicht 18 bereitgestellt, welche als Gate-Graben-Isolierschicht dient.
In der Hauptregion 91 und der Messregion 93 ist eine Vielzahl von n⁺ Source-Regionen 15 auf der Seite der ersten Hauptfläche in der Basisschicht 14 bereitgestellt. Jede der Vielzahl von n⁺ Source-Regionen 15 ist neben der korrespondierenden isolierenden Schicht 18 der Vielzahl von isolierenden Schichten 18 bereitgestellt.
Eine p⁺ Diffusionsregion 16 ist auf der Seite der ersten Hauptfläche in der Basisschicht 14 zwischen den nebeneinanderliegenden Gate-Elektroden 19 bereitgestellt. Die p⁺ Diffusionsregion 16 ist derart bereitgestellt, dass sie in Kontakt mit jedem der Paare von n⁺ Source-Regionen 15 steht, die auf beiden Seiten davon vorliegen.
Der Mess-IGBT 4 und der Haupt-IGBT 5 sind jeweils mit der oben erwähnten Drift-Schicht 50, der Pufferschicht 24, der Kollektorschicht 25, der Ladungsträgerspeicherschicht 39, der Basisschicht 14, der n⁺ Source-Region 15, der p⁺ Diffusionsregion 16, der isolierenden Schicht 18, und der Gate-Elektrode 19 als die Hauptkomponenten davon ausgebildet. Der Mess-IGBT 4 und der Haupt-IGBT 5 sind jeweils n-Kanal Typ IGBTs. Der Haupt-IGBT 5, der in der Hauptregion 91 bereitgestellt ist, ist ein erstes n-Kanal Typ Leistungsschaltelement, und der Mess-IGBT 4, der in der Messregion 93 bereitgestellt ist, ist ein zweites n-Kanal Typ Leistungsschaltelement.
Darüber hinaus ist in der Transistorregion 96 eine Zwischenschichtisolierschicht 21 bereitgestellt, sodass die Gate-Elektrode 47 überdeckt ist. In der Widerstandsregion 95 ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptfläche der Drift-Schicht 50 zwischen der Basisschicht 40 und der Basisschicht 14 bereitgestellt. In der Diodenregion 94 ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptfläche der Anodenregion 29 und der Kathodenregion 30 bereitgestellt. In der Messregion 93 und der Hauptregion 91 ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptfläche der Vielzahl isolierender Schichten 18 und der Vielzahl von Gate-Elektroden 19 bereitgestellt.
In der Widerstandsregion 95 ist eine Polysiliziumschicht 64 mit einer Leitfähigkeit auf der Zwischenschichtisolierschicht 21 bereitgestellt. Die Polysiliziumschicht 64 fungiert als Widerstand 2. Der einzelne Widerstand 2 bildet eine Lade-Entladeschaltung, und der Widerstand 2 dient per se als Lade-Entladepfad vom Gate zum Kollektor des Haupt-IGBT 5.
Dann sind eine Drain-Elektrode 48, eine Source-Elektrode 49, eine Anodenelektrode 58, eine Emitterelektrode 60 und eine Emitterelektrode 20 auf der ersten Hauptfläche des Halbleitersubstrats 100 bereitgestellt.
Die Drain-Elektrode 48 ist von einem Teil der Basisschicht 40 bis zu einem Teil der Drain-Region 41 bereitgestellt, und die Source-Elektrode 49 ist von einem Teil der Source-Region 42 bis zu einem Teil der Basisschicht 40 und einem Endabschnitt der Polysiliziumschicht 64 bereitgestellt. Dadurch ist die Drain-Elektrode 48 elektrisch mit der Drain-Region 41 verbunden, und die Source-Elektrode 49 ist elektrisch mit der Source-Region 42 und der Polysiliziumschicht 64 verbunden.
Die Anodenelektrode 58 ist von einem anderen Endabschnitt der Polysiliziumschicht 64 über einen Teil der Basisschicht 14 bis zu einem Teil der Anodenregion 29 bereitgestellt. Dadurch ist die Anodenelektrode 58 elektrisch mit der Polysiliziumschicht 64 und der Anodenregion 29 verbunden.
Die Emitterelektrode 60 ist von einem Teil der Kathodenregion 30 bis zur gesamten Region der Messregion 93 bereitgestellt. Dadurch ist die Emitterelektrode 60 elektrisch mit der Kathodenregion 30 verbunden und elektrisch mit der n⁺ Source-Region 15 und der p⁺ Diffusionsregion 16 in der Messregion 93 verbunden.
Die Emitterelektrode 20 ist in der gesamten Region der Hauptregion 91 bereitgestellt. Dadurch ist die Emitterelektrode 20 elektrisch mit der n⁺ Source-Region 15 und der p⁺ Diffusionsregion 16 in der Hauptregion 91 verbunden.
Wie in 1 veranschaulicht, weist die Halbleitervorrichtung S1 eine elektrische Verbindungsbeziehung auf, die durch elektrische Verbindungsleitungen EL unter der Drain-Elektrode 48, der Gate-Elektrode 47, der Source-Elektrode 49, der Anodenelektrode 58, der Emitterelektrode 60, der Emitterelektrode 20, der Gate-Elektrode 19 in der Messregion 93, und der Gate-Elektrode 19 in der Hauptregion 91 gekennzeichnet ist. Zum Beispiel wird Aluminium als Materialbestandteil der oben erwähnten Elektroden verwendet.
Die elektrischen Verbindungsleitungen EL sind virtuelle Leitungen, welche schematisch die elektrische Verbindungsbeziehung zwischen den Elektroden veranschaulichen, und sie sind derart veranschaulicht, dass sie die Elektroden verbindet, welche die elektrische Verbindungsbeziehung aufweisen. Es sei darauf hingewiesen, dass die Vielzahl von Gate-Elektroden 19, die jeweils in der Messregion 93 und der Hauptregion 91 bereitgestellt sind, durch jeweils eine Gate-Elektrode 19 repräsentiert wird. Das heißt, die Vielzahl von Gate-Elektroden 19 in der Hauptregion 91 sind jeweils elektrisch miteinander verbunden, und die Gate-Elektroden 19 in der Messregion 93 sind jeweils elektrisch miteinander verbunden.
Wie in 1 veranschaulicht, sind die Drain-Elektrode 48 und die Gate-Elektrode 19 in der Messregion 93 elektrisch verbunden. Die Gate-Elektrode 47 und die Emitterelektrode 60 sind elektrisch verbunden. Die Source-Elektrode 49 und die Gate-Elektrode 19 der Hauptregion 91 sind elektrisch verbunden. Die Anodenelektrode 58 und die Emitterelektrode 20 sind elektrisch verbunden.
Wie in 2 veranschaulicht, erstreckt sich ein Teil der Emitterelektrode 20 über die Diodenregion 94, wodurch er auch als Funktion der in 1 veranschaulichten Anodenelektrode 58 dient. Das heißt, die Emitterelektrode 20 und die Anodenelektrode 58 sind integral bereitgestellt.
Obwohl darüber hinaus ein Großteil eines Gate-Hochziehabschnitts 71 entlang des äußeren Umfangs der Emitterelektrode 20 bereitgestellt ist, erstreckt sich ein Teil des Gate-Hochziehabschnitts 71 oberhalb der Widerstandsregion 95 und der Transistorregion 96, wodurch er auch als die in 1 veranschaulichte Source-Elektrode 49 fungiert. Der Gate-Hochziehabschnitt 71 ist elektrisch mit der Vielzahl von Gate-Elektroden 19 in der Hauptregion 91 verbunden.
Im Hinblick auf ein Gate-Pad 72 ist darüber hinaus der Hauptteil davon in der unteren rechten Region in der Figur ausgebildet und ein Teil davon erstreckt sich über die Transistorregion 96, wodurch es auch als die in 1 veranschaulichte Drain-Elektrode 48 fungiert.
Wie in 2 veranschaulicht, sind darüber hinaus durch Bereitstellen einer Verdrahtungsschicht 81 zwischen der Messregion 93 und dem Gate-Pad 72, das Gate-Pad 72 und die Gate-Elektrode 19 der Messregion 93 elektrisch über die Verdrahtungsschicht 81 verbunden.
Ferner ist eine Verdrahtungsschicht 82 zwischen der Emitterelektrode 60 und der Transistorregion 96 bereitgestellt. Somit sind die Emitterelektrode 60 in der Messregion 93 und die Gate-Elektrode 47 in der Transistorregion 96 über die Verdrahtungsschicht 82 elektrisch verbunden.
Wie in 2 veranschaulicht, ist ferner ein Schutzring 79 entlang des äußeren Umfangs des Gate-Hochziehabschnitts 71 bereitgestellt. Der Schutzring 79 ist bereitgestellt, um die elektrische Verbindung zwischen der Halbleitervorrichtung S1 und der Außenseite zu unterbrechen.
3 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung S1 veranschaulicht, die in den 1 und 2 veranschaulicht ist. Nachfolgend wird die Schaltungskonfiguration der Halbleitervorrichtung S1 mit Bezug zu 3 beschrieben.
Die Halbleitervorrichtung S1 umfasst als die Hauptkomponenten den Haupt-IGBT 5, welcher ein erstes Leistungsschaltelement ist, den Mess-IGBT 4, welcher ein zweites Leistungsschaltelement ist, den Widerstand 2, welcher ein erster Widerstand ist, den n-Typ MOSFET 3, welcher ein erster MOSFET ist, und die Diode 1, welche eine erste Diode ist. Der einzelne Widerstand 2 bildet die Lade-Entladeschaltung.
Der Mess-IGBT 4 und der Haupt-IGBT 5 weisen jeweils einen Kollektor als eine Elektrode, einen Emitter als eine weitere Elektrode, und ein Gate als eine Steuerelektrode auf.
Nachfolgend wird bezüglich der Halbleitervorrichtung S1 der Ausführungsform 1 die Entsprechung der Elektroden zwischen der in den 1 und 2 beschriebenen Vorrichtungsstruktur, der in 3 veranschaulichten Schaltungskonfiguration beschrieben.
Bezüglich des Haupt-IGBT 5 korrespondiert der Emitter davon mit der Emitterelektrode 20, das Gate davon korrespondiert mit der Gate-Elektrode 19 in der Hauptregion 91, und der Kollektor davon korrespondiert mit der Kollektorelektrode 26. Bezüglich des Mess-IGBT 4 korrespondiert der Emitter davon mit der Emitterelektrode 60, das Gate davon korrespondiert mit der Gate-Elektrode 19 in der Messregion 93, und der Kollektor davon korrespondiert mit der Kollektorelektrode 26.
Der MOSFET 3 weist ein Drain als eine Elektrode, eine Source als eine weitere Elektrode, und ein Gate als eine Steuerelektrode auf. Bezüglich des MOSFET 3 korrespondiert das Drain mit der Drain-Elektrode 48, das Gate korrespondiert mit der Gate-Elektrode 47, und die Source korrespondiert mit der Source-Elektrode 49.
Bezüglich der Diode 1 korrespondiert die Anode mit der Anodenelektrode 58 und die Kathode korrespondiert mit der Emitterelektrode 60.
Der Mess-IGBT 4 und der Haupt-IGBT 5 sind parallel zueinander geschaltet. Das heißt, die Kollektoren des Mess-IGBT 4 und des Haupt-IGBT 5 sind gemeinsam verbunden, und der Emitter des Mess-IGBT 4 ist mit dem Emitter des Haupt-IGBT 5 über die Diode 1 verbunden.
Auf praktischer Ebene legt die Halbleitervorrichtung S1 eine Gate-Spannung VG, welche eine Treiberspannung ist, vom Gate-Treiber 12 über den Gate-Widerstand 11 an das Drain des MOSFET 3 und das Gate des Mess-IGBT 4 an, wie in 3 veranschaulicht. Das heißt, der Gate-Treiber 12 fungiert als Mittel zum Anlegen einer Treiberspannung, und die Gate-Spannung VG wird zu einer Treiberspannung für den Mess-IGBT 4 und den Haupt-IGBT 5.
Darüber hinaus liegt eine variable Spannungsversorgungsspannung VCC an, von der Spannungsquelle 13 zu jedem Kollektor des Mess-IGBT 4 und des Haupt-IGBT 5, und der Emitter des Haupt-IGBT 5 ist auf ein gemeinsames Potential gelegt. Als das gemeinsame Potential wird zum Beispiel das GND-Potential in Betracht gezogen.
Die Anode der Diode 1 ist mit dem Emitter des Haupt-IGBT 5 verbunden, und die Kathode der Diode 1 ist mit dem Emitter des Mess-IGBT 4 verbunden. Das heißt, die Kathode der Diode 1 ist in der Richtung des Emitters des Mess-IGBT 4 angeordnet.
Die Diode 1 ist bereitgestellt, um zu verhindern, dass der durch den Mess-IGBT 4 fließende Strom zur Seite des gemeinsamen Potentials abfließt. Das Bereitstellen der Diode 1 ermöglicht die Ansammlung einer elektrischen Ladung im Gate des MOSFET 3, sodass das Potential zwischen dem Gate und der Source des MOSFET 3 angepasst werden kann.
Das Drain des MOSFET 3 ist mit dem Gate des Mess-IGBT 4 verbunden, die Source davon ist mit dem Gate des Haupt-IGBT 5 verbunden, und das Gate davon ist mit dem Emitter des Mess-IGBT 4 und der Kathode der Diode 1 verbunden.
Anschließend empfängt der MOSFET 3 die Gate-Spannung VG an dessen Drain. Die Gate-Spannung VG ist eine Treiberspannung, die über den Gate-Widerstand 11 vom Gate-Treiber 12 ausgegeben wird, welcher ein Mittel zum Anlegen einer Gate-Spannung ist. Die Gate-Spannung VG ist die Treiberspannung für den Mess-IGBT 4 und den Haupt-IGBT 5.
Darüber hinaus ist ein Ende des Widerstandes 2, welcher die Lade-Entladeschaltung bildet, mit dem Gate des Haupt-IGBT 5 und der Source des MOSFET 3 verbunden, und das andere Ende des Widerstandes 2 ist mit dem Emitter des Haupt-IGBT 5 und der Anode der Diode 1 verbunden.
Der Mess-IGBT 4 und der Haupt-IGBT 5, welche die Halbleitervorrichtung S1 bilden, werden mittels desselben Herstellungsverfahrens hergestellt wie das existierende IGBT-Herstellungsverfahren. Als ein Dokument, welches ein bestehendes Herstellungsverfahren eines IGBT offenbart, wird zum Beispiel das in der Japanischen Patentschrift Nr. 4575713 offenbarte Herstellungsverfahren in Betracht gezogen.
Die Diode 1, der Widerstand 2, und der MOSFET 3, welche die weiteren Komponenten der Halbleitervorrichtung S1 sind, werden zum Beispiel wie in (1) bis (4) beschrieben, selektiv hergestellt.

(1) In der Diodenregion 94 werden die Anodenregion 29 und die Kathodenregion 30 auf der Seite der ersten Hauptfläche in der Basisschicht 40 ausgebildet, indem Bor und Phosphor nebeneinander in die Region auf der Seite der ersten Hauptfläche in die Basisschicht 14 implantiert werden, und indem das Bor und das Phosphor anschließend mittels einer Wärmebehandlung mit hoher Temperatur diffundiert werden. Infolgedessen wird die Diode 1 in der Diodenregion 94 erhalten.
(2) In der Widerstandsregion 95 wird die Polysiliziumschicht 64, welche eine Leitfähigkeit aufweist, durch Aufbringen des dotierten Polysiliziums auf der Zwischenschichtisolierschicht 21 ausgebildet. Infolgedessen wird der Widerstand 2 anhand der Polysiliziumschicht 64 erhalten. Darüber hinaus kann auch ein Verfahren eingesetzt werden, in welchem Bor oder Phosphor implantiert werden, nachdem das Polysilizium auf der Zwischenschichtisolierschicht 21 aufgebracht wurde, um die Polysiliziumschicht 64 zu erhalten, welche die Leitfähigkeit aufweist.
(3) In der Transistorregion 96 wird Bor in die Seite der ersten Hauptfläche in die Drift-Schicht 50 injiziert und mittels einer Wärmebehandlung mit hoher Temperatur diffundiert, um eine p-Typ Basisschicht 40 auszubilden, und anschließend wird Phosphor in die Seite der ersten Hauptfläche in die Basisschicht 40 injiziert und mittels einer Wärmebehandlung mit hoher Temperatur diffundiert, um die Drain-Region 41 und die Source-Region 42 selektiv auszubilden.
(4) In der Transistorregion 96 wird die Gate-Isolierschicht 46 auf der ersten Hauptfläche des Halbleitersubstrats 100 ausgebildet, und anschließend wird die Gate-Elektrode 47 auf der Gate-Isolierschicht 46 ausgebildet. Zu diesem Zeitpunkt wird die Gate-Isolierschicht 46 von der Drain-Region 41 bis zur Source-Region 42 ausgebildet. Daher dient die obere Fläche der Gate-Isolierschicht 46 als die Fläche zum Ausbilden der Gate-Elektrode 47, und die untere Fläche der Gate-Isolierschicht 46 dient als die Fläche zum Ausbilden der Drain-Region 41 und der Source-Region 42.

Die Drain-Elektrode 48, die Source-Elektrode 49, und die Anodenelektrode 58 werden zum Beispiel ausgebildet, wenn die Emitterelektrode 20 und die Emitterelektrode 60 hergestellt werden.
Entsprechend sind in der Halbleitervorrichtung S1 der Ausführungsform 1 der Haupt-IGBT 5, der Mess-IGBT 4, der MOSFET 3, die Diode 1 und der Widerstand 2, welche die Bestandteile sind, integral auf einem Halbleitersubstrat 100 bereitgestellt. Daher kann die Halbleitervorrichtung S1 verkleinert werden.
(Überstromzustand)
Ein Überstromzustand, in welchem ein Überstrom durch die Halbleitervorrichtung S1 fließt, tritt aufgrund eines Kurzschlusszustandes eines Arms oder dergleichen auf. In diesem Fall wird angenommen, dass eine konstante Spannung von der Außenseite an der Kollektorelektrode 26 anliegt und dass eine relativ hohe Haupt-Gate-Spannung VM an jeder der Vielzahl von Gate-Elektroden 19 anliegt. Diese Haupt-Gate-Spannung VM wird zu einer ersten Steuerspannung.
Der EIN-Betrieb während des normalen Betriebs wird wie folgt ausgeführt. Zunächst wird eine „H“-Pegel Gate-Spannung VG an das Gate des Mess-IGBT 4 als Treiberspannung angelegt, um den Mess-IGBT 4 EIN-zuschalten. Als Ergebnis des Versetzens der Gate-Spannung VE des MOSFET 3 durch die Emitterspannung des Mess-IGBT 4 in den EIN-Zustand, wird der MOSFET 3 anschließend EIN-geschaltet. Anschließend fließt im EIN-Zustand ein Gate-Strom IG durch das Drain und die Source des MOSFET 3, und als Ergebnis des Anlegens der Haupt-Gate-Spannung VM an das Gate des Haupt-IGBT 5, befindet sich der Haupt-IGBT 5 im EIN-Zustand.
Ferner wird der MOSFET 3 EIN-geschaltet, da sich durch die Diode 1 eine elektrische Ladung am Gate des MOSFET 3 angesammelt hat und die Spannung zwischen dem Gate und der Source des MOSFET 3 überschreitet eine Schwellenspannung.
Wenn in der Halbleitervorrichtung S1 von Ausführungsform 1 ein Überstrom durch den Haupt-IGBT 5 fließt, welcher das erste Leistungsschaltelement ist, ist die Haupt-Gate-Spannung VM, welche als eine erste Steuerspannung dient, die an das Gate des Haupt-IGBT 5 angelegt wird, höher als gewöhnlich.
Wenn ein Überstrom durch den Haupt-IGBT 5 fließt, neigt ein Potentialunterschied zwischen dem Gate und der Source des MOSFET 3, welcher ein erster MOSFET ist, daher dazu, kleiner zu werden, und der EIN-Zustand des MOSFET 3 wird geschwächt. Dies liegt daran, dass die Haupt-Gate-Spannung VM, welche die Source-Spannung des MOSFET 3 ist, ansteigt. Der MOSFET 3 kann AUS-geschaltet werden.
Wenn der EIN-Zustand des MOSFET 3 geschwächt wird, wird die überschüssige angesammelte Ladung am Gate des Haupt-IGBT 5 nach außerhalb der Seite des Emitters des Haupt-IGBT 5 über den Widerstand 2 entladen, welcher per se der Lade-Entladepfad ist.
Infolgedessen stellt die Halbleitervorrichtung S1 der Ausführungsform 1 die Reduzierung der Höhe des Stroms sicher, der durch den Haupt-IGBT 5 fließt, indem die Haupt-Gate-Spannung VM, welche die erste Steuerspannung im Überstromzustand ist, rasch verringert wird.
(Anlegen einer negativen Gate-Spannung VG)
Als Nächstes wird ein Fall in Betracht gezogen, in dem eine negative Gate-Spannung VG vom Gate-Treiber 12 als die Treiberspannung angelegt wird.
Wenn die negative Gate-Spannung VG angelegt wird, wird ein Phänomen angenommen, in welchem ein Rückwärtsstrom selbst dann vom Emitter des Haupt-IGBT 5 zum Gate-Treiber 12 durch die parasitäre Diode im MOSFET 3 fließt, wenn sich der MOSFET 3 im AUS-Zustand befindet.
In der Halbleitervorrichtung S1 von Ausführungsform 1 ist der Widerstand 2, welcher eine Lade-Entladeschaltung ausbildet und per se als Lade-Entladepfad dient, zwischen die Source des MOSFET 3 und den Emitter des Haupt-IGBT 5 eingefügt. Daher kann, selbst wenn die Gate-Spannung VG ein negatives Niveau annimmt, das Source-Potential des MOSFET 3 geändert werden, um sich der negativen Gate-Spannung VG aufgrund des Spannungsabfalls durch den Widerstand 2 anzunähern. Das heißt, der durch den Widerstand 2 fließende Strom ist ein Ratensteuerungsfaktor für den Rückwärtsstrom.
Wie oben beschrieben, weist die Halbleitervorrichtung S1 der Ausführungsform 1 den Widerstand 2 auf, welcher als Lade-Entladepfad vom Gate zum Emitter des Haupt-IGBT 5 dient. Der Widerstand 2 dient als der Lade-Entladepfad, und der obige Lade-Entladepfad existiert zwischen der Source des MOSFET 3 und dem Emitter des Haupt-IGBT 5.
Daher reduziert das Vorhandensein des Widerstands 2 in der Halbleitervorrichtung S1 von Ausführungsform 1 den Potentialunterschied zwischen dem Drain und der Source des MOSFET 3 selbst dann, wenn die Gate-Spannung VG ein negatives Niveau annimmt, sodass das Phänomen des durch die parasitäre Diode im MOSFET 3 fließenden Rückwärtsstroms unterdrückt wird.
Daher fließt in der Halbleitervorrichtung S1 eine nicht vernachlässigbare Höhe eines Rückwärtsstroms selbst dann nicht, wenn eine negative Gate-Spannung VG anliegt, und der Gate-Treiber 12, welcher als Mittel zum Anlegen einer Gate-Treiberspannung dient und der Widerstand 11, welcher als externer Widerstand dient, werden nicht nachteilig beeinflusst.
<Ausführungsform 2>
4 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung S2 gemäß Ausführungsform 2 veranschaulicht. 5 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht. Der Querschnitt B-B von 5 ist in 4 veranschaulicht. Darüber hinaus ist der Querschnitt B-B2 in 5 gleich der Querschnittstruktur von Ausführungsform 1, die in 1 veranschaulicht ist. In 5 sind zur Vereinfachung der Erklärung eine Zwischenschichtisolierschicht 21, eine Gate-Elektrode 47, und eine Polysiliziumschicht 64 ausgelassen.
Das Halbleitersubstrat 100 der Halbleitervorrichtung S2 ist in eine Hauptregion 91 und eine Hilfsregion 92 unterteilt, und die Hilfsregion 92 ist weiter in eine Messregion 93, eine Diodenregion 94, eine Widerstandsregion 95, eine Transistorregion 96, und eine Diodenregion 94B unterteilt.
Nachfolgend sind die gleichen Bezugszeichen der gleichen Struktur wie jene der Halbleitervorrichtung S1 zugeordnet, und deren Beschreibung wird entsprechend ausgelassen, und die Diodenregion 94B, welche ein charakteristischer Abschnitt der Halbleitervorrichtung S2 von Ausführungsform 2 ist, wird beschrieben.
Eine Basisschicht 43 ist auf der Seite der ersten Hauptfläche in der Drift-Schicht 50 bereitgestellt. Die Störstellenkonzentration der Basisschicht 43 weist einen p-Typ auf.
In der Diodenregion 94 sind eine p-Typ Anodenregion 44 und eine n-Typ Kathodenregion 45 nebeneinander auf der Seite der ersten Hauptfläche in der Basisschicht 43 bereitgestellt.
Eine Diode 6, welche eine zweite Diode ist, ist mit der oben erwähnten Anodenregion 44 und der Kathodenregion 45 als die Hauptkomponenten ausgebildet.
Dann sind zusätzlich zu der Drain-Elektrode 48, der Source-Elektrode 49, der Anodenelektrode 58, der Emitterelektrode 60 und der Emitterelektrode 20, eine Anodenelektrode 68 und eine Kathodenelektrode 69 auf der ersten Hauptfläche des Halbleitersubstrats 100 bereitgestellt.
Die Anodenelektrode 68 ist von einem Endabschnitt der Polysiliziumschicht 64 über einen Teil der Basisschicht 43 bis zu einem Teil der Anodenregion 44 bereitgestellt. Dadurch ist die Anodenelektrode 68 elektrisch mit der Anodenregion 44 und der Polysiliziumschicht 64 verbunden.
Die Kathodenelektrode 69 ist von einem Teil der Basisschicht 43 bis zu einem Teil der Kathodenregion 45 bereitgestellt. Dadurch ist die Kathodenelektrode 69 elektrisch mit der Kathodenregion 45 verbunden.
Wie in 4 veranschaulicht, verfügt die Halbleitervorrichtung S2 über eine elektrische Verbindungsbeziehung, welche durch elektrische Verbindungsleitungen EL unter der Kathodenelektrode 69, der Anodenelektrode 68, der Anodenelektrode 58, der Emitterelektrode 60, der Emitterelektrode 20, der Gate-Elektrode 19 in der Messregion 93, und der Gate-Elektrode 19 in der Hauptregion 91 gekennzeichnet ist. Zum Beispiel wird Aluminium als Materialbestandteil der oben erwähnten Elektroden verwendet.
Wie in 4 veranschaulicht, sind die Kathodenelektrode 69 und die Gate-Elektrode 19 in der Messregion 93 elektrisch verbunden. Die Anodenelektrode 68 und die Gate-Elektrode 19 der Hauptregion 91 sind elektrisch verbunden. Die Anodenelektrode 58 und die Emitterelektrode 20 sind elektrisch verbunden.
Obwohl in 4 nicht veranschaulicht, sind in der Halbleitervorrichtung S2 von Ausführungsform 2 die Drain-Elektrode 48 und die Gate-Elektrode 19 in der Messregion 93 elektrisch dazwischen verbunden, die Gate-Elektrode 47 und die Emitterelektrode 60 sind elektrisch dazwischen verbunden, und die Source-Elektrode 49 und die Gate-Elektrode 19 in der Hauptregion 91 sind elektrisch dazwischen verbunden, wie in Ausführungsform 1, wie in 1 veranschaulicht.
Wie in 5 veranschaulicht, ist eine Isolationsregion 88 zwischen der Transistorregion 96 und der Diodenregion 94B bereitgestellt. Die Isolationsregion 88 ist tiefer bereitgestellt als die Ausbildungstiefe der Basisschicht 40 und der Basisschicht 43 von der ersten Hauptfläche in Richtung der zweiten Hauptfläche des Halbleitersubstrats 100. Die Isolationsregion 88 trennt die Basisschicht 40 der Transistorregion 96 und die Basisschicht 43 der Diodenregion 94B. Das Material der Isolationsregion 88 ist nicht speziell beschränkt, solange die Basisschicht 40 und die Basisschicht 43 elektrisch voneinander getrennt werden können. Zum Beispiel kann die Isolationsregion 88 durch einen Graben ausgebildet sein, in dem nichts bereitgestellt ist.
Durch ein derartiges Bereitstellen der Isolationsregion 88 beeinflussen sich der MOSFET 3, der in der Transistorregion 96 ausgebildet ist und die Diode 6, die in der Diodenregion 94B ausgebildet ist, nicht gegenseitig. Eine Oxidschicht oder dergleichen kann auf der Isolationsregion 88 als eine Schutzschicht bereitgestellt sein.
Wie in 5 veranschaulicht, ist der Großteil des Gate-Hochziehabschnitts 71 entlang des äußeren Umfangs der Emitterelektrode 20 bereitgestellt, und ein Teil des Gate-Hochziehabschnitts 71 ist derart bereitgestellt, dass er sich über die Widerstandsregion 95, die Transistorregion 96, und die Diodenregion 94B erstreckt. Infolgedessen fungiert der Gate-Hochziehabschnitt 71 auch als die Source-Elektrode 49 und die in 4 veranschaulichte Anodenelektrode 68.
In Bezug auf ein Gate-Pad 72 ist darüber hinaus ein Teil davon derart ausgebildet, dass er sich über die Transistorregion 96 und die Diodenregion 94B erstreckt, wodurch er auch als die in 1 veranschaulichte Drain-Elektrode 48 und die in 4 veranschaulichte Kathodenelektrode 69 dient.
Die weiteren ebenen Strukturen in 5 sind die gleichen wie die in 2 veranschaulichten ebenen Strukturen; daher sind sie mit identischen Bezugszeichen versehen, und deren Beschreibung ist in geeigneter Weise ausgelassen.
Die Diode 6, welche eine Komponente der Halbleitervorrichtung S2 ist, kann mittels desselben Herstellungsverfahrens hergestellt werden, wie das der Diode 1.
Dementsprechend sind in der Halbleitervorrichtung S2 von Ausführungsform 2 der Haupt-IGBT 5, der Mess-IGBT 4, der MOSFET 3, die Diode 1, die Diode 6 und der Widerstand 2, welche die Bestandteile sind, integral auf einem Halbleitersubstrat 100 bereitgestellt. Daher kann die Halbleitervorrichtung S2 verkleinert werden.
6 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung S2 veranschaulicht, die in den 4 und 5 veranschaulicht ist. Nachfolgend sind die gleichen Komponenten wie jene der Halbleitervorrichtung S1 mittels identischer Bezugszeichen versehen und deren Beschreibung ist ausgelassen, und die Schaltungskonfiguration der Halbleitervorrichtung S2 wird mit Bezug zu 6 beschrieben.
Die Halbleitervorrichtung S2 umfasst als die Hauptkomponenten den Haupt-IGBT 5, welcher ein erstes Leistungsschaltelement ist, den Mess-IGBT 4, welcher ein zweites Leistungsschaltelement ist, den Widerstand 2, welcher ein erster Widerstand ist, den n-Typ MOSFET 3, welcher ein erster MOSFET ist, die Diode 1, welche eine erste Diode ist, und die Diode 6, welche eine zweite Diode ist.
Bezüglich der in 6 veranschaulichten Diode 6 korrespondiert die Anode davon mit der in den 4 und 5 veranschaulichten Anodenelektrode 68, und die Kathode davon korrespondiert mit der in den 4 und 5 veranschaulichten Kathodenelektrode 69.
Die Anode der Diode 6 ist mit der Source des MOSFET 3, dem Gate des Haupt-IGBT 5 und einem Ende des Widerstands 2 verbunden, und die Kathode der Diode 6 ist mit dem Drain des MOSFET 3 und dem Gate des Mess-IGBT 4 verbunden.
(Überstromzustand)
Die Halbleitervorrichtung S2 von Ausführungsform 2 stellt die Reduzierung der Höhe des Stroms sicher, welcher durch den Haupt-IGBT 5 fließt, indem die Haupt-Gate-Spannung VM zügig verringert wird, welche die erste Steuerspannung im Überstromzustand ist, wie in der Halbleitervorrichtung S1 von Ausführungsform 1.
(Ausschaltvorgang)
Die Halbleitervorrichtung S2 von Ausführungsform 2 weist darüber hinaus die Diode 6 auf, welche die zweite Diode ist. Wenn dementsprechend die Gate-Spannung VG auf 0 V oder weniger gesetzt wird und der Haupt-IGBT 5 AUS-geschaltet wird, wenn sich der Haupt-IGBT 5 im EIN-Zustand befindet, wird die am Gate des Haupt-IGBT 5 anliegende elektrische Ladung über die Diode 6 rasch nach außerhalb des Gate-Treibers 12 extrahiert.
Das heißt, die Diode 6 stellt einen Ladungsextraktionspfad zum Extrahieren der am Gate des Haupt-IGBT 5 anliegenden Ladung zum Zeitpunkt des Ausschaltens sicher, zusätzlich zum Widerstand 2, welcher per se der Lade-Entladepfad ist.
Daher wird in der Halbleitervorrichtung S2 von Ausführungsform 2 der Ausschaltvorgang selbst dann nicht behindert, wenn der Widerstandswert des Widerstandes 2 ausreichend groß festgelegt ist.
Wie oben beschrieben, wird in der Halbleitervorrichtung S2 von Ausführungsform 2 die Beschleunigung des Ausschaltvorgangs durch das Bereitstellen der Diode 6 sichergestellt.
(Anlegen einer negativen Gate-Spannung VG)
Als Nächstes sei ein Fall betrachtet, in dem eine negative Gate-Spannung VG vom Gate-Treiber 12 angelegt wird.
Wie oben beschrieben, kann in der Halbleitervorrichtung S2 der Widerstandswert des Widerstandes 2 recht hoch festgelegt sein.
Folglich ist der Widerstand 2 zwischen die Source des MOSFET 3 und den Emitter des Haupt-IGBT 5 eingefügt, und der Widerstandswert des Widerstandes 2 kann ausreichend groß festgelegt werden. Selbst wenn die Gate-Spannung VG ein negatives Niveau annimmt, kann das Source-Potential des MOSFET 3 entsprechend auf dasselbe Niveau wie das der Gate-Spannung VG festgelegt werden, aufgrund des Spannungsabfalls durch den Widerstand 2. Daher fließt annähernd kein Rückwärtsstrom durch die parasitäre Diode des MOSFET 3 oder die Diode 6.
Infolgedessen minimiert die Halbleitervorrichtung S2 von Ausführungsform 2 den durch die parasitäre Diode des MOSFET 3 oder die Diode 6 fließenden Rückwärtsstrom selbst dann, wenn die Gate-Spannung VG ein negatives Niveau annimmt.
<Ausführungsform 3>
7 ist eine Querschnittsansicht, welche eine Querschnittsstruktur einer Halbleitervorrichtung S3 gemäß Ausführungsform 3 veranschaulicht. 8 ist eine Draufsicht, welche eine Draufsichtstruktur der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht. Der Querschnitt C-C von 8 ist in 7 veranschaulicht. In 8 sind zur Vereinfachung der Erklärung die Zwischenschichtisolierschicht 21, eine Source-/Anodenelektrode 53, eine Gate-Elektrode 67, eine Gate-Elektrode 77, und eine Polysiliziumschicht 65 ausgelassen.
Wie in 7 veranschaulicht, ist das Halbleitersubstrat 100 der Halbleitervorrichtung S3 in eine Hauptregion 91 und eine Hilfsregion 92 unterteilt, und die Hilfsregion 92 ist weiter in eine Messregion 93, eine Widerstandsregion 95B, eine Diodenregion 94, eine Diodenregion 94C, eine Transistorregion 96B, und eine Transistorregion 96 unterteilt.
Nachfolgend weisen die Hauptregion 91 und die Messregion 93 der Hilfsregion 92 die gleiche Struktur auf wie jene der Halbleitervorrichtung S1; daher ist die Beschreibung davon in geeigneter Weise ausgelassen, indem identische Bezugszeichen vergeben sind, und es werden hauptsächlich die Merkmale der Halbleitervorrichtung S3 von Ausführungsform 3 beschrieben.
Eine Basisschicht 14B ist auf der Seite der ersten Hauptfläche in der Drift-Schicht 50 bereitgestellt. Die Basisschicht 14B weist einen P-Typ auf. Die Basisschicht 14B ist von der Hilfsregion 92 über die Hauptregion 91 bereitgestellt. Die Basisschicht 14B ist derart bereitgestellt, dass die Ausbildungstiefe der Region davon von der Transistorregion 96 bis zu einem Teil der Widerstandsregion 95B tiefer ist als die Ausbildungstiefe der Region davon von der Messregion 93 bis zur Hauptregion 91.
In der Transistorregion 96 sind eine Drain-Region 61 und eine Source-/Drain-Region 62 selektiv auf der Seite der ersten Hauptfläche in der Basisschicht 14B bereitgestellt. Die Drain-Region 61 und die Source-/Drain-Region 62 weisen einen n⁺ Typ mit einer relativ hohen Störstellenkonzentration des n-Typs auf. Eine Gate-Elektrode 67 ist auf der ersten Hauptfläche der Basisschicht 14B zwischen der Drain-Region 61 und der Source-/Drain-Region 62 über eine Gate-Isolierschicht 66 bereitgestellt.
In der Transistorregion 96B sind die Source-/Drain-Region 62 und die Source-Region 63 selektiv auf der Seite der ersten Hauptfläche in der Basisschicht 14B bereitgestellt. Die Source-Region 63 weist einen n⁺ Typ mit einer relativ hohen Störstellenkonzentration des n-Typs auf. Eine Gate-Elektrode 77 ist auf der ersten Hauptfläche der Basisschicht 14B zwischen der Source-/Drain-Region 62 und der Source-Region 63 bereitgestellt. Die Source-Region 63 weist einen n⁺ Typ mit einer relativ hohen Störstellenkonzentration des n-Typs auf Der n-Kanal Typ MOSFET 3, welcher ein erster MOSFET ist, ist mittels der oben erwähnten Basisschicht 14B, der Drain-Region 61, der Source-/Drain-Region 62, der Gate-Isolierschicht 66, und der Gate-Elektrode 67 als Hauptkomponenten ausgebildet. Die Source-/Drain-Region 62 fungiert als die Source-Region des MOSFET 3.
Der n-Kanal Typ MOSFET 3, welcher ein zweiter MOSFET ist, ist mittels der oben erwähnten Basisschicht 14B, der Source-/Drain-Region 62, der Source-Region 63, einer Gate-Isolierschicht 76, und einer Gate-Elektrode 77 als Hauptkomponenten ausgebildet. Die Source-/Drain-Region 62 fungiert als eine Drain-Region des MOSFET 7.
In der Diodenregion 94 sind eine p-Typ Anodenregion 29 und eine n-Typ Kathodenregion 30 nebeneinander auf der Seite der ersten Hauptfläche in der Basisschicht 14 bereitgestellt.
Eine Diode 8, welche eine zweite Diode ist, ist mit der oben erwähnten Anodenregion 33 und der Kathodenregion 34 als die Hauptkomponenten ausgebildet.
In der Diodenregion 94 sind eine p-Typ Anodenregion 35 und eine n-Typ Kathodenregion 30 nebeneinander auf der Seite der ersten Hauptfläche in der Basisschicht 14B bereitgestellt.
Eine Diode 6, welche eine erste Diode ist, ist mit der oben erwähnten Anodenregion 35 und der Kathodenregion 36 als die Hauptkomponenten ausgebildet.
Ähnlich den Halbleitervorrichtungen S1 und S2 sind der Mess-IGBT 4 und der Haupt-IGBT 5 in der Hauptregion 91 und der Messregion 93 der Hilfsregion 92 der Halbleitervorrichtung S3 bereitgestellt. Die Halbleitervorrichtung S3 von Ausführungsform 3 weicht jedoch von den Halbleitervorrichtungen S1 und S2 dahingehend ab, dass die Basisschicht 14 durch die Basisschicht 14B ersetzt ist.
In der Transistorregion 96 ist die Zwischenschichtisolierschicht 21 derart bereitgestellt, dass sie die Gate-Elektrode 67 überdeckt. In der Transistorregion 96B ist die Zwischenschichtisolierschicht 21 derart bereitgestellt, dass sie die Gate-Elektrode 77 überdeckt.
In der Diodenregion 94C ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptseite der Anodenregion 33 und der Kathodenregion 34 bereitgestellt. In der Diodenregion 94 ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptfläche der Anodenregion 35 und der Kathodenregion 36 bereitgestellt.
In der Widerstandsregion 95B ist die Zwischenschichtisolierschicht 21 auf der ersten Hauptfläche der Basisschicht 14B bereitgestellt.
In der Widerstandsregion 95B ist eine Polysiliziumschicht 65, welche eine Leitfähigkeit aufweist, auf der Zwischenschichtisolierschicht 21 bereitgestellt. Die Polysiliziumschicht 65 fungiert als Widerstand 9.
Dann sind eine Drain-Elektrode 51, eine Source-/Drain-Elektrode 52, eine Source-/Anodenelektrode 53, eine Kathoden-/Anodenelektrode 54, eine Kathodenelektrode 55, eine Emitterelektrode 60 und eine Emitterelektrode 20 auf der ersten Hauptfläche des Halbleitersubstrats 100 bereitgestellt.
Die Drain-Elektrode 51 ist auf einem Teil der Drain-Region 61 bereitgestellt, und die Source-/Drain-Elektrode 52 ist auf einem Teil der Source-/Drain-Region 62 bereitgestellt. Dadurch ist die Drain-Elektrode 51 elektrisch mit der Drain-Region 61 verbunden, und die Source-/Drain-Elektrode 52 ist elektrisch mit der Source-/Drain-Region 62 verbunden.
Die Source-/Anodenelektrode 53 ist von einem Teil der Source-Region 63 über einen Teil der Basisschicht 14B bis zu einem Teil der Anodenregion 33 bereitgestellt. Dadurch ist die Source-/Anodenelektrode 53 elektrisch mit der Source-Region 63 und der Anodenregion 33 verbunden.
Die Kathoden-/Anodenelektrode 54 ist von einem Teil der Kathodenregion 34 über einen Teil der Basisschicht 14B bis zu einem Teil der Anodenregion 35 bereitgestellt. Dadurch ist die Kathoden-/Anodenelektrode 54 elektrisch mit der Kathodenregion 34 und der Anodenregion 35 verbunden.
Die Kathodenelektrode 55 ist von einem Teil der Kathodenregion 36 über einen Teil der Basisschicht 14B bis zu einem Teil der Polysiliziumschicht 65 bereitgestellt. Dadurch ist die Kathodenelektrode 55 elektrisch mit der Kathodenregion 36 und der Polysiliziumschicht 65 verbunden.
Die Emitterelektrode 60 ist vom anderen Ende der Polysiliziumschicht 65 über die gesamte Region der Messregion 93 bereitgestellt. Dadurch ist die Emitterelektrode 60 elektrisch mit der Polysiliziumschicht 65, der n⁺ Source-Region 15 und der p⁺ Diffusionsregion 16 in der Messregion 93 verbunden.
Die Emitterelektrode 20 ist in der gesamten Region der Hauptregion 91 bereitgestellt. Dadurch ist die Emitterelektrode 20 elektrisch mit der n⁺ Source-Region 15 und der p⁺ Diffusionsregion 16 in der Hauptregion 91 verbunden.
Wie in 7 veranschaulicht, weist die Halbleitervorrichtung S3 eine elektrische Verbindungsbeziehung auf, welche durch elektrische Verbindungsleitungen EL unter der Drain-Elektrode 51, der Gate-Elektrode 67, der Source-/Drain-Elektrode 52, der Gate-Elektrode 77, der Kathoden-/Anodenelektrode 55, der Emitterelektrode 60, der Emitterelektrode 20, der Gate-Elektrode 19 in der Messregion 93, und der Gate-Elektrode 19 in der Hauptregion 91 gekennzeichnet ist. Zum Beispiel wird Aluminium als Materialbestandteil der oben erwähnten Elektroden verwendet.
Wie in 7 veranschaulicht, sind die Drain-Elektrode 51 und die Gate-Elektrode 19 in der Messregion 93 elektrisch verbunden, die Gate-Elektrode 67 und die Emitterelektrode 60 sind elektrisch verbunden, und die Source-/Drain-Elektrode 52 und die Gate-Elektrode 19 in der Hauptregion 91 sind elektrisch verbunden.
Darüber hinaus sind die Gate-Elektrode 77 und die Kathodenelektrode 55 elektrisch verbunden und die Kathoden-/Anodenelektrode 54 und die Emitterelektrode 20 sind elektrisch verbunden.
Wie in 8 veranschaulicht, erstreckt sich ein Teil der Emitterelektrode 20 über die Diodenregion 94 und die Diodenregion 94C, wodurch sie auch als eine Funktion der Kathoden-/Anodenelektrode 54 dient, die in 7 veranschaulicht ist. Das heißt, die Emitterelektrode 20 und die Kathoden-/Anodenelektrode 54 sind integral bereitgestellt.
Obwohl darüber hinaus der Großteil eines Gate-Hochziehabschnitts 71 entlang des äußeren Umfangs der Emitterelektrode 20 bereitgestellt ist, erstreckt sich ein Teil des Gate-Hochziehabschnitts 71 oberhalb zwischen der Widerstandsregion 96 und der Transistorregion 96B, wodurch er auch als die in 7 veranschaulichte Source-/Drain-Elektrode 52 dient. Der Gate-Hochziehabschnitt 71 ist elektrisch mit der Vielzahl von Gate-Elektroden 19 in der Hauptregion 91 verbunden.
Ferner ist ein Gate-Pad 72 derart ausgebildet, dass sich ein Teil davon über die Transistorregion 96 erstreckt, wodurch es auch als die in 7 veranschaulichte Drain-Elektrode 51 fungiert.
Wie in 8 veranschaulicht, sind darüber hinaus durch Bereitstellen einer Verdrahtungsschicht 81 zwischen der Messregion 93 und dem Gate-Pad 72, das Gate-Pad 72 und die Gate-Elektrode 19 der Messregion 93 elektrisch über die Verdrahtungsschicht 81 verbunden.
Ferner ist eine Verdrahtungsschicht 82 zwischen der Emitterelektrode 60 und der Transistorregion 96 bereitgestellt. Somit sind die Emitterelektrode 60 in der Messregion 93 und die Gate-Elektrode 67 in der Transistorregion 96 über die Verdrahtungsschicht 82 elektrisch verbunden.
Darüber hinaus ist eine Verdrahtungsschicht 83 zwischen der Kathodenelektrode 55 und der Transistorregion 96B bereitgestellt. Dadurch sind die Kathodenelektrode 55 und die Gate-Elektrode 77 in der Transistorregion 96B über die Verdrahtungsschicht 83 elektrisch verbunden.
Die Diode 1 und die Diode 6 der Halbleitervorrichtung S3 können mittels desselben Herstellungsverfahrens hergestellt werden, wie das der Diode 1 der Halbleitervorrichtung S1. Der MOSFET 3 und der MOSFET 7 der Halbleitervorrichtung S3 können mittels desselben Herstellungsverfahrens hergestellt werden, wie das des MOSFET 3 der Halbleitervorrichtung S1. Der Widerstand 9 des Halbleiters S3 kann mittels desselben Herstellungsverfahrens hergestellt werden, wie das des Widerstands 2 der Halbleitervorrichtung S1.
Dementsprechend sind in der Halbleitervorrichtung S3 von Ausführungsform 3 der Haupt-IGBT 5, der Mess-IGBT 4, der MOSFET 3, die Diode 1, der MOSFET 7, die Diode 8 und der Widerstand 9, welche die Bestandteile sind, integral auf einem Halbleitersubstrat 100 bereitgestellt. Daher kann die Halbleitervorrichtung S3 verkleinert werden.
9 ist ein Schaltbild, welches eine Schaltungskonfiguration der Halbleitervorrichtung S3 veranschaulicht, die in den 7 und 8 veranschaulicht ist. Nachfolgend sind die gleichen Komponenten wie jene der Halbleitervorrichtung S1 mittels identischer Bezugszeichen versehen und deren Beschreibung ist ausgelassen, und die Schaltungskonfiguration der Halbleitervorrichtung S3 wird mit Bezug zu 9 beschrieben.
Die Halbleitervorrichtung S3 umfasst als die Hauptkomponenten den Haupt-IGBT 5, welcher ein erstes Leistungsschaltelement ist, den Mess-IGBT 4, welcher ein zweites Leistungsschaltelement ist, den n-Typ MOSFET 3, welcher ein erster MOSFET ist, die Diode 1, welche eine erste Diode ist, den n-Typ MOSFET 7, welcher ein zweiter MOSFET ist und die Diode 8, welche eine dritte Diode ist.
Nachfolgend wird bezüglich der Halbleitervorrichtung S3 von Ausführungsform 3 die Entsprechung der Elektroden zwischen der in den 7 und 9 veranschaulichten Vorrichtungsstruktur und der in 9 veranschaulichten Schaltungskonfiguration beschrieben.
Bezüglich des MOSFET 3 korrespondiert das Drain mit der Drain-Elektrode 51, das Gate korrespondiert mit der Gate-Elektrode 67, und die Source korrespondiert mit der Source-/Drain-Elektrode 52.
Der MOSFET 7 weist ein Drain als eine Elektrode, eine Source als eine weitere Elektrode, und ein Gate als eine Steuerelektrode auf. Bezüglich des MOSFET 7 korrespondiert das Drain mit der Source-/Drain-Elektrode 52, das Gate korrespondiert mit der Gate-Elektrode 77, und die Source korrespondiert mit der Source-/Anodenelektrode 53.
Bezüglich der Diode 1 korrespondiert die Anode mit der Kathoden-/Anodenelektrode 54 und die Kathode korrespondiert mit der Kathodenelektrode 55. Bezüglich der Diode 8 korrespondiert die Anode mit der Source-/Anodenelektrode 53 und die Kathode korrespondiert mit der Kathoden-/Anodenelektrode 54.
Wie in 9 veranschaulicht, ist das Drain des MOSFET 7, welcher der zweite MOSFET ist, mit dem Gate des Haupt-IGBT 5 verbunden.
Die Anode der Diode 8, welche die dritte Diode ist, ist mit der Source des MOSFET 7 verbunden, und die Kathode der Diode 8 ist mit dem Emitter des Haupt-IGBT 5 und der Anode der Diode 1 verbunden.
Ein Ende des Widerstandes 9, welcher der zweite Widerstand ist, ist mit dem Emitter des Mess-IGBT 4 und dem Gate des MOSFET 3 verbunden, und das andere Ende des Widerstandes 9 ist mit dem Gate des MOSFET 7 und der Kathode der Diode 1 verbunden. Das heißt, die Kathode der Diode 1, welche die erste Diode ist, ist in der Richtung des Emitters des Mess-IGBT 4 angeordnet.
Die Diode 8 ist zum Zweck der Unterdrückung des vom Emitter des Haupt-IGBT 5 in Richtung der Gates über die parasitäre Diode des MOSFET 7 fließenden Rückwärtsstroms bereitgestellt.
In der Halbleitervorrichtung S3 ist eine Lade-Entladeschaltung C3 durch den oben erwähnten MOSFET 7, die Diode 8 und den Widerstand 9 ausgebildet. Und, der MOSFET 7 und die Diode 8 dienen als der Lade-Entladepfad, welcher vom Gate zum Emitter des Haupt-IGBT 5 bereitgestellt ist. Der Lade-Entladepfad wird leitend, wenn sich der MOSFET 7 im EIN-Zustand befindet, und die im Gate des Haupt-IGBT 5 angesammelte Ladung kann über den Lade-Entladepfad entladen werden.
(Überstromzustand)
Wenn in der Halbleitervorrichtung S3 von Ausführungsform 3 ein Überstrom durch den Haupt-IGBT 5 fließt, welcher das erste Leistungsschaltelement ist, ist die Haupt-Gate-Spannung VM, welche als eine am Gate des Haupt-IGBT 5 anliegende erste Steuerspannung dient, hoch.
Wenn ein Überstrom durch den Haupt-IGBT 5 fließt, neigt ein Potentialunterschied zwischen dem Gate und der Source des MOSFET 3, welcher ein erster MOSFET ist, daher dazu, kleiner zu werden, und der EIN-Zustand des MOSFET 3 wird schwächer. Der MOSFET 3 kann AUS-geschaltet werden.
Zum demselben Zeitpunkt überschreitet das Gate-Potential des MOSFET 7, welcher ein zweiter MOSFET ist, die Schwellenspannung und wird EIN-geschaltet, da ein Überstrom durch den Mess-IGBT 4 fließt. Wenn ein Überstrom durch den Haupt-IGBT 5 fließt, bilden daher der EIN-Zustand-MOSFET 7 und die Diode 8 einen Lade-Entladepfad, der sich im leitenden Zustand befindet.
Sobald der EIN-Zustand des MOSFET 3 schwächer wird, wird die am Gate des Haupt-IGBT 5 angesammelte überschüssige Ladung entsprechend zur Außenseite der Emitterseite des Haupt-IGBT 5 über den Lade-Entladepfad in der Lade-Entladeschaltung C3 entladen.
Infolgedessen stellt die Halbleitervorrichtung S3 von Ausführungsform 3 die Reduzierung der Höhe des durch den Haupt-IGBT 5 fließenden Stroms sicher, indem die Haupt-Gate-Spannung VM während des Überstromzustandes rasch abgesenkt wird.
(Ausschaltvorgang)
In der Halbleitervorrichtung S3 ist die Lade-Entladeschaltung C3 durch den MOSFET 7, die Diode 8 und den Widerstand 9 ausgebildet.
In dem Zustand unmittelbar vor dem Ausschalten befinden sich der Mess-IGBT 4, als auch der Haupt-IGBT 5 im EIN-Zustand. Daher ist das Source-Potential des MOSFET 3 ein relativ hohes Potential des „H“-Pegels aufgrund der Haupt-Gate-Spannung VM. Demgegenüber liegt das Source-Potential des MOSFET 7 nahe am gemeinsamen Potential des „L“-Pegels, welches ein relativ niedriges Potential ist.
Durch ein geeignetes Festlegen des Widerstandswertes des Widerstandes 9 ist es daher so konzipiert, dass sich der MOSFET 7 im EIN-Zustand befindet, selbst wenn sich der MOSFET 3 während des Ausschaltzeitraums im AUS-Zustand befindet. Das heißt, durch ein geeignetes Festlegen des Widerstandswertes des Widerstandes 9 wird der Lade-Entladepfad durch den MOSFET 7 und die Diode 8 im EIN-Zustand während des Ausschaltvorgangs ausgebildet.
Wenn die Gate-Spannung VG auf 0 V oder weniger gesetzt wird und der Haupt-IGBT 5 AUS-geschaltet wird, wenn sich der Haupt-IGBT 5 im EIN-Zustand befindet, wird sie über den obigen Lade-Entladepfad in der Lade-Entladeschaltung C3 rasch nach außerhalb der Emitterseite des Haupt-IGBT 5 gezogen.
Das heißt, der MOSFET 7 und die Diode 8 in der Lade-Entladeschaltung C3 stellen einen Ladungsextraktionspfad zum Extrahieren der am Gate des Haupt-IGBT 5 anliegenden Ladung zum Zeitpunkt des Ausschaltens sicher.
Wie oben beschrieben, wird die Beschleunigung des Ausschaltvorgangs in der Halbleitervorrichtung S3 von Ausführungsform 3 durch die Lade-Entladeschaltung C3 sichergestellt.
(Anlegen einer negativen Gate-Spannung VG)
Als Nächstes wird ein Fall in Betracht gezogen, in dem eine negative Gate-Spannung VG vom Gate-Treiber 12 als die Treiberspannung angelegt wird.
Wenn die negative Gate-Spannung VG anliegt, wird ein Phänomen angenommen, bei welchem ein Rückwärtsstrom selbst dann vom Emitter des Haupt-IGBT 5 zum Gate-Treiber 12 durch die parasitäre Diode im MOSFET 3 und die parasitäre Diode im MOSFET 7 fließt, wenn sich der MOSFET 3 und der MOSFET 7 im Aus-Zustand befinden.
In der Halbleitervorrichtung S3 sind der MOSFET 7, welcher der zweite MOSFET ist und die Diode 8, welche die dritte Diode ist, zwischen die Source des MOSFET 3 und den Emitter des Haupt-IGBT 5 eingefügt.
Wie oben beschrieben, verfügt die Lade-Entladeschaltung C3 der Halbleitervorrichtung S3 den Lade-Entladepfad, welcher durch den MOSFET 7 und die Diode 8 vom Gate zum Emitter des Haupt-IGBT 5 ausgebildet ist. Das heißt, der Lade-Entladepfad existiert zwischen der Source des MOSFET 3 und dem Emitter des Haupt-IGBT 5.
Wenn in der Halbleitervorrichtung S3 von Ausführungsform 3 die Gate-Spannung VG ein negatives Niveau annimmt, geht der Strompfad für den Rückwärtsstrom, welcher vom Emitter des Haupt-IGBT 5 zum Gate-Treiber 12 fließt, daher von der Diode 8, dem MOSFET 7, dem MOSFET 3, und dem Gate-Widerstand 11 aus.
Infolgedessen stellt die Halbleitervorrichtung S3 von Ausführungsform 3 das effektive Unterdrücken des Rückwärtsstroms sicher, da der Rückwärtsstrom zum Rückwärtsstrom der Diode 8 ratengesteuert ist, das heißt, die Höhe des Rückwärtsstroms wird bis auf einen sehr geringen Leckstrom unterdrückt, welcher durch die Diode 8 fließt.
<Weiteres>
Obwohl in den oben beschriebenen Ausführungsformen ein n-Kanal Typ IGBT als ein n-Kanal Typ Leistungsschaltelement veranschaulicht ist, sind auch andere Leistungsschaltelemente wie ein n-Kanal Typ Leistungs-MOSFET einsetzbar.
Obwohl in den oben beschriebenen Ausführungsformen der Mess-IGBT 4 und der Haupt-IGBT 5 mit den Gate-Elektroden vom Graben-Typ 19 veranschaulicht sind, ist die Struktur nicht darauf beschränkt, und zum Beispiel können auch der Mess-IGBT 4 und der Haupt-IGBT 5 mit den Gate-Elektroden vom planaren Typ eingesetzt werden.
Obwohl in den oben beschrieben Ausführungsformen die MOSFETs 3 und 7 vom planaren Typ veranschaulicht sind, ist die Struktur nicht darauf beschränkt, und zum Beispiel können auch die MOSFETs 3 und 7 eingesetzt werden, welche eine Gate-Elektrode vom Graben-Typ aufweisen.
Natürlich sind die Strukturen der Widerstände 2 und 9 und der Dioden 1, 6 und 8 nicht auf die in den Ausführungsformen 1 bis 3 veranschaulichten Strukturen beschränkt.
In der vorliegenden Offenbarung können Ausführungsformen beliebig kombiniert, in geeigneter Weise modifiziert oder ausgelassen werden, ohne den Schutzbereich der Erfindung zu verlassen.
Während die Erfindung im Detail veranschaulicht und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen erdacht werden können, ohne den Schutzbereich der Erfindung zu verlassen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP 10145206 [0005]
JP 4575713 [0082]

Claims

Halbleitervorrichtung aufweisend: • ein erstes Leistungsschaltelement (5) eines n-Kanal Typs, welches eine Elektrode, eine weitere Elektrode und eine Steuerelektrode aufweist; • ein zweites Leistungsschaltelement (4) des n-Kanal Typs, welches eine Elektrode, eine weitere Elektrode und eine Steuerelektrode aufweist, bei welchem die eine Elektrode davon mit der einen Elektrode des ersten Leistungsschaltelements verbunden ist; • eine erste Diode (1), bei welcher eine Anode davon mit der weiteren Elektrode des ersten Leistungsschaltelements verbunden ist, und eine Kathode davon in eine Richtung in Richtung der weiteren Elektrode des zweiten Leistungsschaltelements angeordnet ist; • einen ersten MOSFET (3) des n-Kanal Typs, welcher eine Elektrode, eine weitere Elektrode und eine Steuerelektrode aufweist, bei welchem die eine Elektrode davon eine Treiberspannung (VG) für das erste Leistungsschaltelement und das zweite Leistungsschaltelement empfängt, die eine Elektrode davon mit der Steuerelektrode des zweiten Leistungsschaltelements verbunden ist, die weitere Elektrode davon mit der Steuerelektrode des ersten Leistungsschaltelements verbunden ist, und die Steuerelektrode davon mit der weiteren Elektrode des zweiten Leistungsschaltelements verbunden ist; und • eine Lade-Entladeschaltung (2, C3), welche von der Steuerelektrode bis zur weiteren Elektrode des ersten Leistungsschaltelements bereitgestellt ist und einen Lade-Entladepfad aufweist.
Halbleitervorrichtung nach Anspruch 1, wobei • die Kathode der ersten Diode ist mit der weiteren Elektrode des zweiten Leistungsschaltelements verbunden, und • bei der Lade-Entladeschaltung, welche ein erster Widerstand (2) ist, ein Ende davon mit der Steuerelektrode des ersten Leistungsschaltelements verbunden ist, und ein anderes Ende mit der weiteren Elektrode des ersten Leistungsschaltelements verbunden ist.
Halbleitervorrichtung nach Anspruch 2 weiter aufweisend eine zweite Diode (6), bei welcher eine Anode davon mit der weiteren Elektrode des ersten MOSFET verbunden ist, und eine Kathode davon mit der einen Elektrode des ersten MOSFET verbunden ist.
Halbleitervorrichtung nach Anspruch 1, wobei die Lade-Entladeschaltung aufweist: • einen zweiten MOSFET (7) des n-Kanal Typs, welcher eine Elektrode, eine weitere Elektrode und eine Steuerelektrode aufweist, bei welchem die eine Elektrode davon mit der Steuerelektrode des ersten Leistungsschaltelements verbunden ist, und die weitere Elektrode davon mit der Kathode der ersten Diode verbunden ist, • eine dritte Diode (8), bei welcher eine Anode davon mit der weiteren Elektrode des zweiten MOSFET verbunden ist, und eine Kathode davon mit der weiteren Elektrode des ersten Leistungsschaltelements verbunden ist, und • einen Widerstand (9), bei welchem ein Ende davon mit der weiteren Elektrode des zweiten Leistungsschaltelements und der Steuerelektrode des ersten MOSFET verbunden ist, und ein anderes Ende mit der Steuerelektrode des zweiten MOSFET und der Kathode der ersten Diode verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das erste Leistungsschaltelement, das zweite Leistungsschaltelement, die erste Diode, der erste MOSFET, und die Lade-Entladeschaltung integral auf einem Halbleitersubstrat bereitgestellt sind.