JPH1197679A

JPH1197679A - 半導体装置

Info

Publication number: JPH1197679A
Application number: JP9252285A
Authority: JP
Inventors: Akihiro Tanba; 昭浩丹波; Kazuji Yamada; 一二山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 1999-04-09

Abstract

(57)【要約】【目的】ＩＧＢＴのゲート駆動電流Ｉ_Gを低減してゲ
ート駆動回路の簡素化を図り、ＩＧＢＴのコレクタ飽和
コレクタ電流を低減して、ＩＧＢＴの信頼性を向上させ
る半導体装置を提供する。【構成】主ＩＧＢＴ１と補助ＩＧＢＴ２とがダーリン
トン接続され、補助ＩＧＢＴ２のゲートにゲート駆動電
圧を供給し、主ＩＧＢＴ１をスイッチングオンまたはス
イッチングオフする半導体装置において、主ＩＧＢＴ１
の閾値電圧Ｖ_TH1と補助ＩＧＢＴ２の閾値電圧Ｖ_TH2と
を異ならせ、２つの閾値電圧Ｖ_TH1、Ｖ_TH ₂との間で、
Ｖ_TH1＞Ｖ_TH2になるように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、ダーリントン接続した第１及び第２の絶縁ゲ
ートバイポーラバイポーラトランジスタ（Ｉｎｓｕｌａ
ｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏ
ｒ、以下、これをＩＧＢＴという）を有し、ゲート駆動
回路の構成の簡略化、ゲート駆動回路の電源の電力容量
の低減化を図り、飽和コレクタ電流を低減して高い信頼
性を得た半導体装置に関する。

【０００２】

【従来の技術】一般に、ＩＧＢＴは、代表的なＭＯＳ型
電力用半導体装置であって、半導体チップ中に集積化さ
れたＩＧＢＴチップの形で使用されることが多い。

【０００３】図１５は、既知のＩＧＢＴチップにおける
レイアウト構成の一例を示す模式図である。

【０００４】図１５において、１５１は４つのＩＧＢＴ
のエミッタ電極領域、１５２は１つのゲート電極領域、
１５３はゲート配線領域である。

【０００５】そして、ＩＧＢＴチップは、中央部分にゲ
ート電極領域１５２が配置され、ゲート電極領域１５２
を囲むようにして４つのエミッタ電極領域１５１が配置
され、４つのエミッタ領域１５１の周囲にゲート配線領
域１５３が配置されたものである。

【０００６】このＩＧＢＴチップは、ゲート電極領域１
５２にゲート駆動電圧を供給したとき、そのゲート駆動
電圧の極性により、ＩＧＢＴがスイッチングオンまたは
スイッチングオフされるもので、大きなコレクタ−エミ
ッタ電流を通電できるようにするために、ＩＧＢＴチッ
プのチップ占有面積が大きくなっており、例えば、定格
電圧６００Ｖで、定格コレクタ電流１００ＡのＩＧＢＴ
チップにおけるチップ占有面積は１ｃｍ² 程度になる。
このため、ＩＧＢＴは、ゲート容量（ＭＯＳ容量）が極
めて大きく、５ｎＦ程度になる。また、ＩＧＢＴは、Ｍ
ＯＳ型装置としての特徴である高速度のスイッチングが
行われる結果、電圧駆動型装置であっても、ゲート電流
は最大１Ａを超える大きな値となり、ＩＧＢＴのゲート
駆動回路には大電流を供給可能なものを用いる必要があ
る。

【０００７】ここで、図１３は、ＩＧＢＴを駆動する既
知のゲート駆動回路の構成の一例を示す回路図である。

【０００８】図１３において、１３１はＩＧＢＴ、１３
２はＮＰＮバイポーラトランジスタ１３２（１）とＰＮ
Ｐバイポーラトランジスタ１３２（２）からなるバッフ
ァ回路、１３３は前置回路、１３４はコレクタ端子、１
３５はエミッタ端子、１３６はゲート電圧供給端子、１
３７は電源端子、１３８は接地端子である。

【０００９】前記構成による既知のゲート駆動回路にお
いて、ゲート電圧供給端子１３６に正極性のゲート駆動
電圧が供給されると、ゲート駆動電圧は、前置回路１３
３を通してバッファ回路１３２に供給され、ＮＰＮバイ
ポーラトランジスタ１３２（１）をオンにする。このと
き、電源端子１３７からＮＰＮバイポーラトランジスタ
１３２（１）を通してＩＧＢＴ１３１のゲートに１Ａ程
度のゲート電流Ｉ_Gが加わり、ＩＧＢＴ１３１をスイッ
チングオンする。一方、ゲート電圧供給端子１３６に負
極性のゲート駆動電圧が供給されると、ゲート電圧は、
前置回路１３３を通してバッファ回路１３２に供給さ
れ、ＰＮＰバイポーラトランジスタ１３２（２）をオン
にする。このとき、ＩＧＢＴ１３１のゲートに蓄積され
ていた電荷は、ＰＮＰバイポーラトランジスタ１３２
（２）を通して接地端子１３８に流れ、ＩＧＢＴ１３１
をスイッチングオフする。

【００１０】この既知のゲート駆動回路は、バッファ回
路１３２の電源端子１３７に接続される電源として比較
的電力容量の大きなものが必要となり、しかも、ＩＧＢ
Ｔ１３１を複数個並列接続して使用する場合、総合のゲ
ート電流Ｉ_Gの大きさがさらに大きくなり、それぞれの
ＩＧＢＴ１３１に流れるゲート電流Ｉ_Gの大きさのバラ
ツキに基づいて、ＩＧＢＴ１３１のスイッチング動作に
もばらつきが生じるようになる。

【００１１】また、ＩＧＢＴ１３１は、スイッチングオ
ン時の低電力損失を図るために、定格コレクタ電流が通
電する際のコレクタ・エミッタ間電圧（オン電圧）を低
減する必要があるが、オン電圧を低減すると、飽和コレ
クタ電流が増大するようになる。

【００１２】図１４は、ＩＧＢＴにおけるエミッタ・コ
レクタ間電圧（オン電圧）とコレクタ電流（飽和コレク
タ電流）との関係を示す特性図である。

【００１３】図１４に示されるように、ＩＧＢＴのオン
電圧を矢印方向ａに低減させると、飽和コレクタ電流が
矢印方向ｂに示されるように増大する。この場合、ＩＧ
ＢＴのオン電圧の低減は、通常、ＩＧＢＴのゲート酸化
膜の厚さを薄くすることによって達成しているので、Ｉ
ＧＢＴのゲート容量がより増大するようになり、ＩＧＢ
Ｔのゲート電流Ｉ_Gはますます増大するようになる。

【００１４】また、ＩＧＢＴは、通常、複数個のＩＧＢ
Ｔをパッケージ構成にしたＩＧＢＴモジュールの形で使
用されることが多く、最近においては、ＩＧＢＴモジュ
ール内に、複数個のＩＧＢＴの他に、ゲート駆動回路や
過電流保護回路等の各種保護回路を組み込み、インテリ
ジェントパワーモジュール（ＩＰＭ、以下、これをＩＰ
Ｍという）とした構成が採用されている。

【００１５】図１８は、このような既知のＩＰＭの構成
の一例を示す一部回路図で表したブロック図である。

【００１６】図１８に示されるように、既知のＩＰＭ
は、２重エミッタを有するＩＧＢＴ１８１と、ゲート駆
動回路１８２と、ゲート電圧供給端子１８３と、負荷短
絡保護回路１８４と、過電流保護回路１８５と、制御電
源電圧保護回路１８６と、サーミスタ１８７ａを具備し
た加熱保護回路１８７と、フォルト出力端子１８８と、
２つの遅延回路１８９₁、１８９₂と、フリップフロッ
プ回路１９０と、オペアンプ１９１と、２つのインバー
タ回路１９２₁、１９２₂と、センス抵抗１９３等を有
し、それらが図１８に図示されるように接続されてい
る。

【００１７】前記構成による既知のＩＰＭにおいては、
ＩＧＢＴ１８１の負荷（図示なし）が短絡したような場
合、ＩＧＢＴ１８１の一方のエミッタとそれに接続され
たセンス抵抗１９３を流れる電流の増加によって負荷の
短絡が検出され、各種の保護回路１８４、１８５、１８
６、１８７の中のいずれか１つのものまたは１つ以上の
ものを動作させることにより、ＩＧＢＴ１８１の過電流
等に基づくＩＧＢＴ１８１の破損を防ぐことができる。

【００１８】図１６は、既知のＩＰＭにおけるセンス回
路及びセンス端子を設けたＩＧＢＴスイッチング回路の
構成の一例を示す回路図である。

【００１９】図１６において、１６１は主ＩＧＢＴ、１
６２はセンスＩＧＢＴ、１６３はセンス抵抗、１６４は
ゲート電圧供給端子、１６５はコレクタ端子、１６６は
エミッタ端子、１６７はセンス端子である。

【００２０】そして、主ＩＧＢＴ１６１及びセンスＩＧ
ＢＴ１６２は、コレクタがコレクタ端子１６５に、ゲー
トがセンス端子１６７に共通接続されている。主ＩＧＢ
Ｔ１６１のエミッタは直接エミッタ端子１６６に接続さ
れ、センスＩＧＢＴ１６２のエミッタはセンス抵抗１６
３を通してエミッタ端子１６６に接続されている。セン
ス端子１６７はセンスＩＧＢＴ１６２のエミッタに接続
されている。

【００２１】前記構成による既知のＩＧＢＴスイッチン
グ回路によれば、主電流が通電する主ＩＧＢＴ１６１に
比例した電流、例えば、主電流の大きさの１／５０００
程度のセンス電流がセンスＩＧＢＴ１６２に流れ、この
センス電流の大きさをセンス抵抗１６３によって電圧に
変換し、その変換電圧をセンス端子１６７において読み
取ることにより、主電流の大きさを知ることができるも
のである。

【００２２】また、図１７は、図１６に図示のＩＧＢＴ
スイッチング回路を集積化したＩＧＢＴチップにおける
レイアウト構成の一例を示す模式図である。

【００２３】図１７において、１７１は４個のＩＧＢＴ
のエミッタ電極領域、１７２は１個のゲート電極領域、
１７３はゲート配線領域、１７４はセンス端子領域であ
る。

【００２４】前記構成によるＩＧＢＴチップのレイアウ
ト構成は、図１５に図示されたＩＧＢＴチップのレイア
ウト構成と殆んど同じであって、本例のＩＧＢＴチップ
は、１個のＩＧＢＴのエミッタ領域１７１の中にセンス
端子領域１７４を設けている点において、図１５に図示
されたＩＧＢＴチップと異なっているだけである。

【００２５】

【発明が解決しようとする課題】前記既知のＩＧＢＴス
イッチング回路において使用されるＩＧＢＴは、電圧駆
動型素子であって、例えば、バイポーラトランジスタ等
のような電流駆動型素子に比較し、本来、ゲート駆動電
流が小さいことから、ゲート駆動回路の構成を簡単にす
ることができ、かつ、ゲート駆動回路の電源の電力容量
を小さくできる等の利点がある。ところが、ＩＧＢＴ
は、前述のように、ゲート容量値が大きく、ゲート容量
の充放電時に大きなゲート電流Ｉ_Gが流れることから、
前記利点を受容することが難しくなる。この点は、大電
流が通流するＩＧＢＴモジュールのように、複数個のＩ
ＧＢＴを並列接続して使用する場合に、特に顕著にな
る。そこで、ＩＧＢＴにおける電圧駆動型素子としての
特徴を生かすためには、ＩＧＢＴのゲート電流Ｉ_Gをで
きるだけ小さくし、ゲート駆動回路に大きな負担をかけ
ないようにすればよい。

【００２６】ところで、ＩＧＢＴのゲート電流Ｉ_Gを小
さくする手段の１つとして、ゲート酸化膜の厚さを厚く
してゲート容量を小さくすることが考えられる。しかる
に、ゲート容量を小さくすれば、ＩＧＢＴをスイッチン
グオンさせる際のオン電圧が大きくなり、それによりコ
レクタ損失が大きくなるので、ＩＧＢＴの他の特徴であ
る電力用ＭＯＳＦＥＴに比べてコレクタ損失が小さいと
いう利点を受容することができなくなる。このため、前
記手段は、適切な方策であるということができない。

【００２７】また、前記既知のＩＧＢＴスイッチング回
路において用いられるＩＧＢＴは、飽和電流型素子であ
って、例えば、サイリスタ等の非飽和電流型素子と異な
り、無負荷時のコレクタ電流値がＩＧＢＴに固有の飽和
コレクタ電流値によって決まるため、大きなコレクタ電
流が流れても、ＩＧＢＴが破損し難いという利点を併せ
備えている。ところが、ＩＧＢＴが高性能化されるに従
い、図１４に示されるように、ＩＧＢＴをスイッチング
オンさせるオン電圧が低くなると、飽和コレクタ電流の
値が大きくなる。そして、飽和コレクタ電流の値が大き
くなると、ＩＧＢＴスイッチング回路の負荷が短絡する
等の異常が発生した時、ＩＧＢＴを短時間で破損させる
ようになって、ＩＧＢＴの信頼性が低下するようにな
る。

【００２８】一般に、ＩＧＢＴは、飽和コレクタ電流値
を小さい状態に維持したまま、オン電圧を低減すること
が困難であったため、ＩＧＢＴスイッチング回路におい
ては、図１６に示されるように、センス回路及びセンス
端子を設けたＩＧＢＴスイッチング回路に過電流保護回
路を組み合わせ、ＩＧＢＴスイッチング回路の主ＩＧＢ
Ｔに過大なコレクタ電流が流れたとき、その過大なコレ
クタ電流の流れをセンス端子で検知し、この検知出力に
よって過電流保護回路を動作させ、主ＩＧＢＴを破損か
ら保護することが主流になっている。

【００２９】しかるに、前記センス回路及びセンス端子
を設けたＩＧＢＴスイッチング回路は、主ＩＧＢＴを流
れるコレクタ電流とセンスＩＧＢＴを流れるセンス電流
との電流比を利用しているものであり、この電流比には
電流依存性があるため、センス電流の検出によって主Ｉ
ＧＢＴの正確な保護を行うことが困難であり、しかも、
ノイズ等の影響により誤って主ＩＧＢＴの保護が行われ
ることがある。

【００３０】このように、前記既知のスイッチング回路
において使用されるＩＧＢＴは、ゲート駆動電流の低減
化や飽和コレクタ電流の低減化等、解決すべき種々の問
題を有している。

【００３１】本発明は、これらの問題点を有効に解決す
るもので、その目的は、ＩＧＢＴのゲート駆動電流を低
減してゲート駆動回路の簡素化を図り、ＩＧＢＴのコレ
クタ飽和コレクタ電流を低減して、ＩＧＢＴの信頼性を
向上させる半導体装置を提供することにある。

【００３２】

【課題を解決するための手段】前記目的の達成のため
に、本発明による半導体装置は、ダーリントン接続され
た第１ＩＧＢＴ（主ＩＧＢＴ）及び第２ＩＧＢＴ（補助
ＩＧＢＴ）を備え、補助ＩＧＢＴのゲートにゲート駆動
電圧を供給し、主ＩＧＢＴをスイッチングオンまたはス
イッチングオフするものであって、主ＩＧＢＴの閾値電
圧と補助ＩＧＢＴの閾値電圧とを異ならせるようにした
第１の手段を具備する。

【００３３】また、前記目的の達成のために、本発明に
よる半導体装置は、ダーリントン接続された第１ＩＧＢ
Ｔ（主ＩＧＢＴ）及び第２ＩＧＢＴ（補助ＩＧＢＴ）を
備え、補助ＩＧＢＴのゲートにゲート駆動電圧を供給
し、主ＩＧＢＴをスイッチングオンまたはスイッチング
オフするものであって、主ＩＧＢＴの閾値電圧と補助Ｉ
ＧＢＴの閾値電圧とを等しくし、主ＩＧＢＴのＭＯＳゲ
ート構造領域の酸化膜の厚さを、補助ＩＧＢＴのＭＯＳ
ゲート構造領域の酸化膜の厚さよりも薄くなるように形
成した第２の手段を具備する。

【００３４】前記第１の手段及び第２の手段によれば、
ＩＧＢＴを比較的小さいゲート電流で動作させるため
に、主ＩＧＢＴの前段に補助ＩＧＢＴをダーリントン接
続した複合ＩＧＢＴを形成し、補助ＩＧＢＴのエミッタ
電流を主ＩＧＢＴのゲート電流として供給するととも
に、複合ＩＧＢＴのゲート電流を補助ＩＧＢＴのゲート
に供給するようにしたので、複合ＩＧＢＴのゲート電
流、即ち、補助ＩＧＢＴのゲート電流を主ＩＧＢＴのゲ
ート電流の１／１００以下にすることができ、実質的に
ＩＧＢＴのゲート電流を低減させることができる。

【００３５】また、前記第２の手段によれば、比較的低
いオン電圧の状態で、飽和コレクタ電流を低減させるた
めに、主ＩＧＢＴ、補助ＩＧＢＴの閾値電圧Ｖ_TH1、Ｖ
_TH2は通常のＩＧＢＴの閾値電圧と同程度に設定し、主
ＩＧＢＴのゲート酸化膜厚を薄くしている。

【００３６】

【発明の実施の形態】本発明の第１の実施の形態におい
て、半導体装置は、第１絶縁ゲートバイポーラトランジ
スタと第２絶縁ゲートバイポーラトランジスタとがダー
リントン接続され、第２絶縁ゲートバイポーラトランジ
スタのゲートにゲート駆動電圧を供給し、第１絶縁ゲー
トバイポーラトランジスタをスイッチングオンまたはス
イッチングするものであって、第１絶縁ゲートバイポー
ラトランジスタの閾値電圧と第２絶縁ゲートバイポーラ
トランジスタの閾値電圧とを異ならせたものである。

【００３７】本発明の第１の実施の形態の１つにおい
て、半導体装置は、第２絶縁ゲートバイポーラトランジ
スタの閾値電圧を第１絶縁ゲートバイポーラトランジス
タの閾値電圧よりも小さくなるように形成しているもの
である。

【００３８】本発明の第１の実施の形態の１つの好適例
において、半導体装置は、第２絶縁ゲートバイポーラト
ランジスタの閾値電圧を第１絶縁ゲートバイポーラトラ
ンジスタの閾値電圧の１／２以下になるように形成した
ものである。

【００３９】本発明の第１の実施の形態の他の１つにお
いて、半導体装置は、第１絶縁ゲートバイポーラトラン
ジスタのＭＯＳゲート構造半導体領域の不純物濃度と第
２絶縁ゲートバイポーラトランジスタのＭＯＳゲート構
造半導体領域とを異ならせてたものである。

【００４０】本発明の第１の実施の形態の他の１つの好
適例において、半導体装置は、第２絶縁ゲートバイポー
ラトランジスタのＭＯＳゲート構造半導体領域の不純物
濃度を第１絶縁ゲートバイポーラトランジスタのＭＯＳ
ゲート構造半導体領域の不純物濃度よりも小さくなるよ
うに形成したものである。

【００４１】本発明の第２の実施の形態において、半導
体装置は、第１絶縁ゲートバイポーラトランジスタと第
２絶縁ゲートバイポーラトランジスタとがダーリントン
接続され、第２絶縁ゲートバイポーラトランジスタのゲ
ートにゲート駆動電圧を供給し、第１絶縁ゲートバイポ
ーラトランジスタをスイッチングオンまたはスイッチン
グするものであって、第１絶縁ゲートバイポーラトラン
ジスタの閾値電圧と第２絶縁ゲートバイポーラトランジ
スタの閾値電圧とが等しく、第１絶縁ゲートバイポーラ
トランジスタのＭＯＳゲート構造領域の酸化膜の厚さが
第２絶縁ゲートバイポーラトランジスタのＭＯＳゲート
構造領域の酸化膜の厚さよりも薄くなるように形成した
ものである。

【００４２】本発明の第２の実施の形態の１つにおい
て、半導体装置は、第１絶縁ゲートバイポーラトランジ
スタのＭＯＳゲート構造領域の酸化膜の厚さが第２絶縁
ゲートバイポーラトランジスタのＭＯＳゲート構造領域
の酸化膜の厚さの１／２以下になるように形成したもの
である。

【００４３】本発明の第１または第２の実施の形態の他
のものにおいて、半導体装置は、第１絶縁ゲートバイポ
ーラトランジスタのゲートとエミッタ間に第１絶縁ゲー
トバイポーラトランジスタのゲート電荷引抜用ＭＯＳＦ
ＥＴを接続したものである。

【００４４】本発明の第２の実施の形態の具体例におい
て、半導体装置は、第１絶縁ゲートバイポーラトランジ
スタ及び第２絶縁ゲートバイポーラトランジスタが、基
板を形成する第１導電型の第１不純物領域と、第１不純
物領域の一方表面の一部に配置された第２導電型の第２
不純物領域と、第２不純物領域の表面の一部に配置され
た第１導電型の第３不純物領域と、第１不純物領域の他
方表面上に設けられた第１及び第２コレクタ電極と、第
２不純物領域及び第３不純物領域の表面上のそれぞれ一
部に設けられた第１及び第２エミッタ電極と、第１不純
物領域を間にして第２不純物領域から第３不純物領域に
至るチャネル領域上に設けられた第１及び第２酸化膜
と、第１及び第２酸化膜内に埋設された第１及び第２ゲ
ート電極とによって構成され、第１ゲート電極とチャネ
ル領域との間の第１酸化膜の厚さが第２ゲート電極とチ
ャネル領域との間の第２酸化膜の厚さよりも薄くなるよ
うに形成したものである。

【００４５】本発明の第２の実施の形態の他の具体例に
おいて、半導体装置は、第１絶縁ゲートバイポーラトラ
ンジスタ側の第１ゲート電極をテラス部と平坦部とから
なるテラス形状のもので構成し、第１ゲート電極のテラ
ス部とチャネル領域との間の第１酸化膜の厚さと第２ゲ
ート電極と前記チャネル領域との間の第２酸化膜の厚さ
とをほぼ等しくし、第１ゲート電極の平坦部とチャネル
領域との間の第１酸化膜の厚さが第２ゲート電極と前記
チャネル領域との間の第２酸化膜の厚さよりも薄くなる
ように形成したものである。

【００４６】本発明の第２の実施の形態のさらに別の具
体例において、半導体装置は、第１絶縁ゲートバイポー
ラトランジスタ及び第２絶縁ゲートバイポーラトランジ
スタを、第１不純物領域の一方の表面に複数本の溝を設
け、溝の選択されたものの中に第１酸化膜を形成すると
ともに、第１酸化膜の中に第１ゲート電極を埋設し、溝
の選択された他のものの中に第２酸化膜を形成するとと
もに、第２酸化膜の中に第２ゲート電極を埋設し、第１
不純物領域の一方表面の溝が形成されない部分の第１酸
化膜及び第２酸化膜の間に第２不純物領域及び第３不純
物領域を形成したトレンチゲート型にし、第１酸化膜の
厚さを第２酸化膜の厚さよりも薄くなるように形成した
ものである。

【００４７】本発明の第１及び第２の実施の形態の１つ
の例において、半導体装置は、第１絶縁ゲートバイポー
ラトランジスタと第２絶縁ゲートバイポーラトランジス
タが同一半導体チップ内に構成されたものである。

【００４８】本発明の第１及び第２の実施の形態の具体
的な動作例において、半導体装置は、第２絶縁ゲートバ
イポーラトランジスタのゲート電流が第１絶縁ゲートバ
イポーラトランジスタのゲート電流の１／１００以下に
なっているものである。

【００４９】本発明の第１及び第２の実施の形態の他の
例において、半導体装置は、第１絶縁ゲートバイポーラ
トランジスタのゲートとエミッタ端子との間にセンス素
子を接続しているものである。

【００５０】本発明の第１及び第２の実施の形態の具体
的な他の例において、半導体装置は、センス素子が、Ｍ
ＯＳＦＥＴ、バイポーラトランジスタ、抵抗の中のいず
れか１つの素子またはこれらの素子の組み合わせからな
っているものである。

【００５１】本発明の第１及び第２の実施の形態の別の
例において、半導体装置は、第１絶縁ゲートバイポーラ
トランジスタのゲートに接続された電極パッドを設け、
外部から電極パッドの電圧を測定可能に構成しているも
のである。

【００５２】本発明の第１及び第２の実施の形態のさら
に別の例において、半導体装置は、単一の第２絶縁ゲー
トバイポーラトランジスタに対して並列接続された複数
個の第１絶縁ゲートバイポーラトランジスタがダーリン
トン接続されているものである。

【００５３】これらの本発明の実施の形態によれば、以
下に述べるように、ＩＧＢＴにおける好適な特性、即
ち、ゲート電流の低減化と、低いオン電圧の状態におけ
る飽和コレクタ電流の低減化を併せて達成することがで
きるようになった。

【００５４】まず、ＩＧＢＴのゲート電流の低減化につ
いては、主ＩＧＢＴの前段に補助ＩＧＢＴをダーリント
ン接続して補助ＩＧＢＴと主ＩＧＢＴとからなる複合Ｉ
ＧＢＴを形成し、補助ＩＧＢＴのエミッタ電流を主ＩＧ
ＢＴのゲート電流として供給するとともに、複合ＩＧＢ
Ｔのゲート電流を補助ＩＧＢＴのゲートに供給するよう
にしたので、複合ＩＧＢＴにおけるゲート電流、即ち、
補助ＩＧＢＴのゲート電流の値が主ＩＧＢＴのゲート電
流の値の１／１００以下になり、実質的なＩＧＢＴのゲ
ート電流の低減化が可能になった。

【００５５】次に、ＩＧＢＴの低いオン電圧における飽
和コレクタ電流の低減化については、主ＩＧＢＴ、補助
ＩＧＢＴの閾値電圧Ｖ_TH1、Ｖ_TH2が通常のＩＧＢＴの
閾値電圧と同程度になるように形成され、主ＩＧＢＴの
ゲート酸化膜厚は補助ＩＧＢＴのゲート酸化膜厚よりも
薄くなるようにする。このように構成することにより、
主ＩＧＢＴは印加されるゲート・エミッタ間電圧が補助
ＩＧＢＴの閾値電圧Ｖ_TH ₂分だけ小さくなり、飽和電流
は小さくなる。

【００５６】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００５７】図１は、本発明による半導体装置の第１実
施例の構成を示す回路図である。

【００５８】図１において、１は主ＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）、２は補助ＩＧＢＴ、３は
低電圧ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとい
う）、４はゲート電圧供給端子、５はコレクタ端子、６
はエミッタ端子、７は相補ゲート電圧供給端子である。

【００５９】そして、主ＩＧＢＴ１は、コレクタがコレ
クタ端子５に、エミッタがエミッタ端子６に、ゲートが
補助ＩＧＢＴ２のエミッタにそれぞれ接続され、補助Ｉ
ＧＢＴ２は、コレクタがコレクタ端子５に、エミッタが
ＮＭＯＳ３のドレインに、ゲートがゲート電圧供給端子
４にそれぞれ接続される。ＮＭＯＳ３は、ソースがエミ
ッタ端子６に、ゲートが相補ゲート電圧供給端子７に接
続される。

【００６０】この場合、主ＩＧＢＴ１は、通常のＩＧＢ
Ｔの閾値電圧と同程度の閾値電圧Ｖ_TH1（例えば、６
Ｖ）を有するように形成されており、補助ＩＧＢＴ２
は、通常のＩＧＢＴの閾値電圧よりもかなり低い閾値電
圧Ｖ_TH2（例えば、１Ｖ）を有するように形成されてい
る。そして、通常の閾値電圧と同程度の閾値電圧Ｖ_TH1
を有する主ＩＧＢＴ１と、通常の閾値電圧よりもかなり
低い閾値電圧Ｖ_TH2を有する補助ＩＧＢＴ２の形成手段
は、主ＩＧＢＴ１の閾値電圧Ｖ_TH1を基準にしたプロセ
ス設計によって主ＩＧＢＴ１及び補助ＩＧＢＴ２をそれ
ぞれ製造する際に、補助ＩＧＢＴ２のＭＯＳ型領域を形
成するＰ型不純物領域だけにＮ型不純物イオンの追加打
ち込みを行い、ＭＯＳ型領域のＰ型不純物領域の不純物
濃度を下げることにより、低い閾値電圧Ｖ_TH2を有する
補助ＩＧＢＴ２を実現している。

【００６１】前記構成による第１実施例の半導体装置に
おいて、ゲート電圧供給端子４に正極性のゲート駆動電
圧が供給され、相補ゲート電圧供給端子７に負極性（ま
たは接地電位）の相補ゲート駆動電圧が供給されると、
正極性のゲート駆動電圧が補助ＩＧＢＴ２のゲートに供
給されて補助ＩＧＢＴ２をオンにし、負極性の相補ゲー
ト駆動電圧がＮＭＯＳ３のゲートに供給されてＮＭＯＳ
３をオフにする。補助ＩＧＢＴ２がオンすると、エミッ
タ電流が主ＩＧＢＴ１のゲートに供給され、主ＩＧＢＴ
１にゲート電流が流れて主ＩＧＢＴ１をスイッチングオ
ンする。一方、ゲート電圧供給端子４に負極性（または
接地電位）のゲート駆動電圧が供給され、相補ゲート電
圧供給端子７に正極性の相補ゲート駆動電圧が供給され
ると、負極性のゲート駆動電圧は補助ＩＧＢＴ２のゲー
トに供給されて補助ＩＧＢＴ２をオフにし、正極性の相
補ゲート駆動電圧はＮＭＯＳ３のゲートに供給されてＮ
ＭＯＳ３をオンにする。補助ＩＧＢＴ２がオフし、ＮＭ
ＯＳ３がオンすると、主ＩＧＢＴ１のゲートに蓄積され
ていた電荷がＮＭＯＳ３を通してエミッタ端子６に流
れ、主ＩＧＢＴ１をスイッチングオフする。

【００６２】ここで、ゲート電圧供給端子４に、例え
ば、１５Ｖのゲート駆動電圧を供給したとすると、補助
ＩＧＢＴ２がオンになり、そのエミッタ電流によって主
ＩＧＢＴ１０のゲートへの充電が開始される。このと
き、ＮＭＯＳ３は、ゲートへの相補ゲート駆動電圧の供
給によってオフになっているので、主ＩＧＢＴ１のゲー
ト電圧が上昇する。このゲート電圧の上昇は、ゲート電
圧供給端子４と主ＩＧＢＴ１のゲート間の電圧が主ＩＧ
ＢＴ１の閾値電圧Ｖ_TH1に達するまで続き、主ＩＧＢＴ
１のゲート電圧（そのエミッタ電圧も同じ）は、ゲート
電圧の１５Ｖから主ＩＧＢＴ１の閾値電圧Ｖ_TH1の６Ｖ
を引いた９Ｖになる。

【００６３】即ち、ゲート駆動回路から供給されるゲー
ト電圧が１５Ｖであっても、負荷を駆動する主ＩＧＢＴ
１のゲートには、ゲート電圧として最大９Ｖが供給され
るに過ぎない。このため、主ＩＧＢＴ１のコレクタ電流
を決定するゲート電圧と閾値電圧Ｖ_TH1との差は、３Ｖ
というような小さな電圧値になってしまい、その結果、
主ＩＧＢＴ１のオン電圧が大幅に増大することになる。

【００６４】第１実施例における特徴とする点は、補助
ＩＧＢＴ２の閾値電圧Ｖ_TH2を１Ｖという小さい値に設
定し、補助ＩＧＢＴ２の閾値電圧Ｖ_TH2による主ＩＧＢ
Ｔ１のゲート電圧の低下をできるだけ小さくことにあ
り、同時に、補助ＩＧＢＴ２及び主ＩＧＢＴ１をダーリ
ントン接続して、ダーリントン接続された補助ＩＧＢＴ
２と主ＩＧＢＴ１との間で閾値電圧Ｖ_TH2、Ｖ_TH1を制
御することである。そして、主ＩＧＢＴ１のスイッチン
グオフは、ＮＭＯＳ３をオンにして、主ＩＧＢＴ１のゲ
ート電荷を引き抜くことによって行っている。

【００６５】なお、第１実施例におけるＮＭＯＳ３は、
ＭＯＳＦＥＴで構成する他に、バイポーラトランジスタ
で構成してもよく、抵抗で構成してもよく、ＮＭＯＳ
３、バイポーラトランジスタ、抵抗の中のいずれかの組
み合わせであってもよい。

【００６６】また、第１実施例においては、主ＩＧＢＴ
１と補助ＩＧＢＴ２とがともにオンになった際の、主Ｉ
ＧＢＴ１のコレクタ電流と補助ＩＧＢＴ２のコレクタ電
流の電流比が１００：１になるように設定されている。
例えば、主ＩＧＢＴ１として、定格電圧が６００Ｖで、
定格コレクタ電流が１００Ａのものを用いた場合、ゲー
ト電流の最大値は約１Ａになるが、主ＩＧＢＴ１のコレ
クタ電流と補助ＩＧＢＴ２のコレクタ電流の電流比を１
００：１に設定していることにより、補助ＩＧＢＴ２の
エミッタ電流が約１Ａになればよく、補助ＩＧＢＴ２の
ゲート電流Ｉ_Gはその約１Ａのエミッタ電流に比べてか
なり小さい値、例えば、１Ａの１／１００以下の約９ｍ
Ａ程度にすることができ、結果的に、約９ｍＡの小さい
ゲート電流Ｉ_Gによって、主ＩＧＢＴ１をゲート駆動す
ることができるようになる。

【００６７】さらに、第１実施例は、補助ＩＧＢＴ２と
して、閾値電圧Ｖ_TH2が１Ｖという、通常のＩＧＢＴの
閾値電圧よりも大幅に小さいものを用いているので、主
ＩＧＢＴ１に定格コレクタ電流１００Ａを通流させた場
合、主ＩＧＢＴ１のオン電圧を、例えば、２．０Ｖ程度
に低減させることができる。

【００６８】このように、第１実施例によれば、主ＩＧ
ＢＴ１のコレクタ損失を増大させることなしに、ダーリ
ントン接続した主ＩＧＢＴ１と補助ＩＧＢＴ２とからな
る複合ＩＧＢＴの実質的なゲート電流を大幅に低減する
ことができるので、ゲート駆動回路の構成の簡素化が可
能になり、ゲート駆動回路の電源の電力容量の低減化も
可能になる。

【００６９】次に、図２は、図１に図示された第１実施
例の主ＩＧＢＴ１及び補助ＩＧＢＴ２からなるＩＧＢＴ
チップのレイアウト構成の一例を示す模式図である。

【００７０】図２において、８は主ＩＧＢＴ１の４つの
エミッタ電極領域、９は補助ＩＧＢＴ２のエミッタ領
域、１０は補助ＩＧＢＴ２のゲート電極領域、１１は配
線領域、１２は接続パッドである。

【００７１】そして、主ＩＧＢＴ１の４つのエミッタ電
極領域８は、ＩＧＢＴチップの４つの角部を含んだ広範
囲部分に規則正しく配置され、補助ＩＧＢＴ２のゲート
電極領域１０は、ＩＧＢＴチップの中央部の４つのエミ
ッタ電極領域８に囲まれた状態で、独立したパターンで
配置される。補助ＩＧＢＴ２のエミッタ領域９は、ゲー
ト領域１０の周囲を取り囲むように配置され、配線領域
１１は、エミッタ領域９に接続されるとともに、４つの
エミッタ領域８を囲むように配置される。なお、図２に
は図示されていないが、配線領域１１は、主ＩＧＢＴ１
のゲートに接続されており、また、接続パッド１２は、
外付けされるＮＭＯＳ３を補助ＩＧＢＴ２のエミッタに
接続するためのものである。

【００７２】次に、図３は、本発明による半導体装置の
第２実施例の構成を示す断面構成図である。

【００７３】図３において、１３はｎ~ ベース領域、１
４はｎバッファ領域、１５はｐ＋コレクタ領域、１６
（１）は主ＩＧＢＴ１のコレクタ電極、１６（２）は補
助ＩＧＢＴ２のコレクタ電極、１７はｐ~ ベース領域、
１８はｐ＋領域、１９はｎ＋エミッタ領域、２０（１）
は主ＩＧＢＴ１のエミッタ電極、２０（２）は補助ＩＧ
ＢＴ２のエミッタ電極、２１は酸化膜、２１（１）は主
ＩＧＢＴ１のゲート酸化膜、２１（２）は補助ＩＧＢＴ
２のゲート酸化膜、２２（１）は主ＩＧＢＴ１のゲート
電極、２２（２）は補助ＩＧＢＴ２のゲート電極であ
り、その他、図１に示された構成要素と同じ構成要素に
ついては同じ符号を付けている。

【００７４】そして、主ＩＧＢＴ１の構成領域におい
て、ｎ~ ベース領域１３の第１表面の全面にわたって、
ｎバッファ領域１４、ｐ＋コレクタ領域１５、コレクタ
電極１６（１）が順次積層配置され、ｎ~ ベース領域１
３の第２表面の一部に、ｐ~ ベース領域１７及びｐ＋領
域１８が形成されるとともに、ｐ~ ベース領域１７とｐ
＋領域１８の表面の一部にｎ＋エミッタ領域１９が形成
される。１つのｎ＋エミッタ領域１９から１つのｐ~ ベ
ース領域１７、ｎバッファ領域１４、他のｐ~ ベース領
域１７を経て他のｎ＋エミッタ領域１９に至る表面、即
ち、チャネル領域にゲート酸化膜２１（１）が配置さ
れ、ゲート酸化膜２１（１）の内部にゲート電極２２
（１）が充填される。ｎ＋エミッタ領域１９とｐ~ ベー
ス領域１７とに跨がった表面にエミッタ電極２０（１）
が配置される。

【００７５】また、補助ＧＢＴ２の構成領域において、
ｎ~ ベース領域１３の第１表面の全面にわたって、ｎバ
ッファ領域１４、ｐ＋コレクタ領域１５、コレクタ電極
１６（２）が順次積層配置され、ｎ~ ベース領域１３の
第２表面の一部に、ｐ~ ベース領域１７及びｐ＋領域１
８が形成されるとともに、ｐ~ ベース領域１７とｐ＋領
域１８の表面の一部にｎ＋エミッタ領域１９が形成され
る。１つのｎ＋エミッタ領域１９から１つのｐ~ ベース
領域１７、ｎバッファ領域１４、他のｐ~ ベース領域１
７（図示なし）を経て他のｎ＋エミッタ領域１９（同じ
く図示なし）に至る表面、即ち、チャネル領域にゲート
酸化膜２１（２）が配置され、ゲート酸化膜２１（２）
上にゲート電極２２（２）が充填される。ｎ＋エミッタ
領域１９とｐ~ ベース領域１７とに跨がった表面にエミ
ッタ電極２０（２）が配置される。

【００７６】さらに、主ＩＧＢＴ１と補助ＧＢＴ２の構
成領域の境界部分において、ｐ＋領域１８とｎ~ ベース
領域１３とに跨がった表面に酸化膜２１が配置される。

【００７７】この場合、主ＩＧＢＴ１は、閾値電圧Ｖ
_TH1が通常のＩＧＢＴの閾値電圧と同じ６Ｖになるよう
に形成され、補助ＧＢＴ２も、閾値電圧Ｖ_TH2が通常の
ＩＧＢＴの閾値電圧と同じ６Ｖになるように形成されて
いる。また、主ＩＧＢＴ１のゲート酸化膜２１（１）の
厚さｔ₁は２５ｎｍになるように形成され、補助ＩＧＢ
Ｔ２のゲート酸化膜２１（２）の厚さｔ₂は７０ｎｍに
なるように形成され、厚さｔ₁が厚さｔ₂よりも薄くな
るように形成されている。

【００７８】ここで、主ＩＧＢＴ１の閾値電圧Ｖ_TH1及
び補助ＩＧＢＴ２の閾値電圧Ｖ_TH2を同じ６Ｖにし、主
ＩＧＢＴ１のゲート酸化膜２１（１）及び補助ＧＢＴ２
のゲート酸化膜２１（２）の厚さを異ならせたときの、
主ＩＧＢＴ１と補助ＧＢＴ２の動作状態を数式を用いて
説明すると、次の通りである。

【００７９】一般に、ＩＧＢＴにおいては、オン電圧を
決定する非飽和領域のコレクタ電流Ｉ_Cは、ゲート酸化
膜の厚さｔ_OXに反比例し、ゲート電圧Ｖ_Gと閾値電圧Ｖ
_THとの差（Ｖ_G−Ｖ_TH）に比例するもので、Ｉ_C∝（Ｖ
_G−Ｖ_TH）／ｔ_OXの関係がある。一方、飽和領域のコレ
クタ電流Ｉ_CSは、ゲート酸化膜の厚さｔ_OXに反比例し、
ゲート電圧Ｖ_Gと閾値電圧Ｖ_THとの差（Ｖ_G−Ｖ_TH）の
２乗に比例するもので、Ｉ_CS∝（Ｖ_G−Ｖ_TH）² ／ｔ_OX
の関係がある。

【００８０】そして、低コレクタ損失を有し、高信頼性
のＩＧＢＴを得ようとするには、非飽和領域のコレクタ
電流Ｉ_Cを大きくし、飽和領域のコレクタ電流Ｉ_CSを小
さくする必要がある。

【００８１】いま、第２実施例との比較のために、ダー
リントン接続されていない通常のＩＧＢＴのゲート酸化
膜の厚さｔ_OXを７０ｎｍに、閾値電圧Ｖ_THを６Ｖとし、
ゲート電圧Ｖ_Gを１５Ｖとした場合、非飽和領域のコレ
クタ電流Ｉ_C及び飽和領域のコレクタ電流Ｉ_CSを求める
と、Ｉ_C∝（Ｖ_G−Ｖ_TH）／ｔ_OX＝（１５−６）／７０＝０．１３… …（１）Ｉ_CS∝（Ｖ_G−Ｖ_TH）² ／ｔ_OX＝（１５−６）２／７０＝１．１６… …（２）になる。

【００８２】同様に、第２実施例の場合について、非飽
和領域のコレクタ電流Ｉ_C及び飽和領域のコレクタ電流
Ｉ_CSを求めると、Ｉ_C∝（Ｖ_G−Ｖ_TH）／ｔ_OX＝（１５
−６−６）／２５＝０．１２… …（３）Ｉ_CS∝（Ｖ
_G−Ｖ_TH）² ／ｔ_OX＝（１５−６−６）２／２５＝０．
３６……（４）になる。

【００８３】これらの結果によれば、非飽和領域のコレ
クタ電流Ｉ_Cについては、式（１）、（３）の比較から
判るように、既知のＩＧＢＴと第２実施例のＩＧＢＴと
の間に殆んど差がないが、飽和領域のコレクタ電流Ｉ_CS
については、式（２）、（４）の比較から判るように、
第２実施例のＩＧＢＴが既知のＩＧＢＴの１／３以下に
なっている。

【００８４】このように、第２実施例においては、ＩＧ
ＢＴのオン電圧を変えることなく、ＩＧＢＴの信頼性を
決定する飽和領域のコレクタ電流Ｉ_CSの大きさを、既知
のＩＧＢＴの飽和領域のコレクタ電流Ｉ_CSの大きさに比
べて１／３以下と大幅に低減することができ、それに加
えて、ゲート電流Ｉ_Gを、第１実施例と同様に、９ｍＡ
程度と既知のＩＧＢＴにおけるゲート電流の１Ａに比べ
て大幅に低減することができる。

【００８５】図４は、第２実施例におけるＩＧＢＴの電
圧−電流特性を示す特性図であって、既知のＩＧＢＴの
電圧−電流特性との比較を示すものである。

【００８６】図４において、縦軸はＩＧＢＴのコレクタ
電流、横軸はＩＧＢＴのコレクタ・エミッタ間電圧であ
って、実線は第２実施例のＩＧＢＴの特性、一点鎖線は
既知のＩＧＢＴの特性である。

【００８７】図４に示されるように、第２実施例のＩＧ
ＢＴと既知のＩＧＢＴとを比べると、定格コレクタ電流
１００Ａのときのオン電圧はともに２．０Ｖと変わらな
いのに対し、飽和領域のコレクタ電流Ｉ_CSは、既知のＩ
ＧＢＴにおける５００Ａから第２実施例のＩＧＢＴにお
ける１７０Ａというように約１／３に低減しており、飽
和領域のコレクタ電流Ｉ_CSを１７０Ａ程度に抑えられれ
ば、既知のインテリジェントパワーモジュール（ＩＰ
Ｍ）で用いている過電流保護回路をなくすことが可能に
なる。

【００８８】続いて、図５は、本発明による半導体装置
の第３実施例の構成を示す断面構成図である。

【００８９】図５において、２２（１）’は主ＩＧＢＴ
１のテラス型ゲート電極であり、その他、図３に図示さ
れた構成要素と同じ構成要素については同じ符号を付け
ている。

【００９０】図３に図示された第２実施例とこの第３実
施例との構成の違いは、主ＩＧＢＴ２のゲート電極の構
成として、第２実施例が平板状のゲート電極２２（１）
を用いているのに対して、第３実施例がテラス型ゲート
電極２２（１）’を用いている点だけであって、その他
に、第２実施例と第３実施例との間に構成上の違いはな
い。

【００９１】そして、テラス型ゲート電極２２（１）’
は、周辺部分が平坦部Ｈに、中央部分がテラス部Ｔにな
るように構成されているもので、平坦部Ｈと主ＩＧＢＴ
１の第１酸化膜２１（１）の厚さｔ₁は、第２実施例に
おけるゲート電極２２（１）とチャネル領域との間に配
置される第１酸化膜２１（１）の厚さｔ₁と同じ２５ｎ
ｍであり、また、テラス部Ｔ下の第１酸化膜２１（１）
の厚さｔ₂は、補助ＩＧＢＴ２のゲート電極２２（２）
と補助ＩＧＢＴ２ののチャネル領域との間に配置される
第２酸化膜２１（２）の厚さｔ₂と同じ７０ｎｍであ
る。

【００９２】一般に、ＭＯＳ型素子は、高入力インピー
ダンス特性の素子であるが、ゲートとドレイン間の容
量、いわゆるミラー容量Ｃ_GDが大きい場合、入力容量が
増大し、入力インピーダンスが低下するので、本来のＭ
ＯＳ素子としての良好な特性が劣化することになり、入
力側にＭＯＳ素子を備えたＩＧＢＴも同様である。とこ
ろで、ＩＧＢＴの場合においては、ゲート電極２２
（２）の直下にｎ~ ベース領域１３が存在するため、ミ
ラー容量Ｃ_GDが存在し、そのミラー容量Ｃ_GDが大きいと
ＩＧＢＴの性能を低下させることになる。

【００９３】この場合、ＩＧＢＴにおけるミラー容量Ｃ
_GDを低減する手段として、テラス型ゲート電極２１
（１）’を有するＩＧＢＴが既に知られているが、第３
実施例は、第２実施例のＩＧＢＴの大きなミラー容量Ｃ
_GDを低減するために、テラス型ゲート電極２１（１）’
を用いているもので、主として、ｐ~ ベース領域１７に
対向する部分を除いて、ゲート酸化膜２０（１）の厚さ
を厚くしている。

【００９４】このような構成にすれば、主ＩＧＢＴ１の
ゲート電極をテラス型ゲート電極２２（１）’のものに
し、テラス部Ｔにおけるチャネル側のゲート酸化膜２１
（１）の厚さを、補助ＩＧＢＴ２のゲート酸化膜２１
（２）の厚さｔ₂と同じ厚さになるようにしたので、第
３実施例の主ＩＧＢＴ１におけるミラー容量Ｃ_GDは、第
２実施例の主ＩＧＢＴ１のミラー容量Ｃ_GDに比べて半分
程度に減少させることができた。また、ミラー容量Ｃ_GD
の低減化以外の特性は、第２実施例のＩＧＢＴ１で得ら
れた特性とほぼ同じ特性になる。

【００９５】図６は、第１乃至第２実施例における諸特
性をまとめて示した特性一覧表であって、既知の特性と
比較して示したものである。

【００９６】図６において、ｔ_OXはゲート酸化膜の厚
さ、Ｖ_THは閾値電圧であって、本発明１は第１実施例に
対応するものであり、本発明２は第２実施例または第３
実施例に対応するものである。

【００９７】図６に示されるように、第１実施例である
本発明１のように、補助ＩＧＢＴ２の閾値電圧Ｖ_THだけ
を小さくした場合は、オン電圧及び飽和コレクタ電流と
もに既知のものとほぼ同じになっているが、第２実施例
または第３実施例である本発明２のように、主ＩＧＢＴ
１及び補助ＩＧＢＴ２の閾値電圧Ｖ_THを同じ値にし、主
ＩＧＢＴ１のゲート酸化膜の厚さｔ_OXを薄くすれば、既
知のものに比べて飽和コレクタ電流を大幅に低減するこ
とができる。また、本発明３のように、補助ＩＧＢＴ２
の閾値電圧Ｖ_THを小さくし、かつ、主ＩＧＢＴ１のゲー
ト酸化膜の厚さｔ_OXを薄くすれば、既知のものに比べて
オン電圧が低下するものの、飽和コレクタ電流が大幅に
増大する。

【００９８】次に、図７は、本発明による半導体装置の
第４実施例の構成を示す斜視図である。

【００９９】図７において、２３、２４はトレンチゲー
トであり、その他、図３に示された構成要素と同じ構成
要素については同じ符号を付けている。

【０１００】一般に、ＩＧＢＴ等のＭＯＳ型素子は、ｎ
~ ベース領域１３の表面にゲート酸化膜２１（１）、２
１（２）を介してゲート電極２２（１）、２２（２）と
チャネル領域とを形成したプレーナ構造のものが主流に
なっている。これに対して、プレーナ構造のものよりも
オン電圧を低減することが可能な構造として、ｎ~ ベー
ス領域１３の表面に複数本の溝を形成し、これらの溝の
中にゲート電極を配置したもの、いわゆる、ｎ~ ベース
領域１３の表面に垂直方向にチャネル領域を形成したト
レンチゲート構造のものが知られており、トレンチゲー
ト構造のＩＧＢＴも既に製造されている。このトレンチ
ゲート構造のＩＧＢＴの欠点は、オン電圧を低減した結
果として、飽和コレクタ電流が増大し、ＩＧＢＴが破損
し易くなることである。

【０１０１】第４実施例は、第２実施例の半導体装置
に、このトレンチゲート構造のＩＧＢＴを適用したもの
で、主ＩＧＢＴ１と補助ＩＧＢＴ２との分離は、トレン
チゲート２３と同じ構造の分離トレンチゲート２４を用
いて、ｐ~ ベース領域１７とｐ＋領域１８とを分離する
ことによって行われる。この場合、主ＩＧＢＴ１のゲー
ト酸化膜２１（１）の厚さｔ₁は２５ｎｍであり、補助
ＩＧＢＴ２のゲート酸化膜２１（２）の厚さｔ₂は７０
ｎｍであって、主ＩＧＢＴ１の閾値電圧Ｖ_TH1及び補助
ＩＧＢＴ２の閾値電圧Ｖ_TH2はともに６Ｖになるように
形成されている。

【０１０２】第４実施例によれば、オン電圧は１．８Ｖ
になって、飽和コレクタ電流は２００Ａとなった。ちな
みに、主ＩＧＢＴ１を既知のトレンチゲート構造のＩＧ
ＢＴに変更した場合、同一動作条件で、オン電圧は１．
８Ｖになり、飽和コレクタ電流は６００Ａになって、第
４実施例の場合は、飽和コレクタ電流の大幅な低減が可
能になっている。

【０１０３】続いて、図８は、本発明による半導体装置
の第５実施例の構成を示す回路図である。

【０１０４】図８において、１（１）、１（２）、…
…、１（ｎ）はｎ（ｎは正の整数）個の主ＩＧＢＴであ
り、また、２５はＩＧＢＴチップであって、その他、図
１に示された構成要素と同じ構成要素については同じ符
号を付けている。

【０１０５】第５実施例は、複数（ｎ）個の主ＩＧＢＴ
１（１）、１（２）、… …、１（ｎ）を備えたＩＧＢ
Ｔチップ２５を補助ＩＧＢＴ２のエミッタに並列接続し
たものである。この場合、主ＩＧＢＴ１（１）、１
（２）、… …、１（ｎ）と、補助ＩＧＢＴ２の構造自
体は、既知のＩＧＢＴの構造と基本的に同じものである
が、主ＩＧＢＴ１（１）、１（２）、… …、１（ｎ）
の各閾値電圧Ｖ_TH1と補助ＩＧＢＴ２の閾値電圧Ｖ_TH2
とを異ならせるか、または、主ＩＧＢＴ１（１）、１
（２）、… …、１（ｎ）の各ゲート酸化膜の厚さｔ₁
と補助ＩＧＢＴ２のゲート酸化膜の厚さｔ₂とを異なら
せている。

【０１０６】このような構成にすれば、前述のように複
数の主ＩＧＢＴ１（１）、１（２）、… …、１（ｎ）
のゲート電流が、既知のＩＧＢＴのゲート電流とほぼ同
じになって、良好なスイッチング特性が得られるように
なる。

【０１０７】なお、第５実施例においては、補助ＩＧＢ
Ｔ２がＩＧＢＴからなっているものである必要はなく、
ＭＯＳＦＥＴ等によって構成されたものであってもよ
い。

【０１０８】次いで、図９は、図８に示されたパッケー
ジのレイアウト構成の一例を示す模式図である。

【０１０９】図９において、２６は補助ＩＧＢＴチッ
プ、２７は主ＩＧＢＴチップ、２８はコレクタ電極であ
る。

【０１１０】図９に示されるように、本例のパッケージ
構造は、補助ＩＧＢＴチップ２６が中央に配置され、補
助ＩＧＢＴチップ２６の周囲に主ＩＧＢＴチップ２７が
配置されたものである。

【０１１１】本例のレイアウト構成は、圧接タイプのパ
ッケージをイメージしたもので、コレクタ電極２８上に
補助ＩＧＢＴチップ２６や主ＩＧＢＴチップ２７を配列
した形状になっている。

【０１１２】本例において、主ＩＧＢＴチップ２７は、
２４個が並列配置されるもので、各主ＩＧＢＴチップ２
７は、定格コレクタ電圧は３．３ｋＶであり、定格コレ
クタ電流５０Ａであって、パッケージとしての定格電流
は１．２ｋＡである。一方、補助ＩＧＢＴ２６は、定格
コレクタ電圧が３．３ｋＶであり、定格コレクタ電流が
２０Ａのものである。

【０１１３】本例においては、主ＩＧＢＴ１（１）乃至
１（ｎ）と補助ＩＧＢＴ２からなる複合ＩＧＢＴのゲー
ト電流Ｉ_Gが最大でも０．５Ａという極めて小さい値と
なるので、ゲート駆動回路の構成を簡略化することがで
き、ゲート駆動回路の電源の電力容量の大幅な低減化が
可能になる。

【０１１４】続いて、図１０は、本発明による半導体装
置の第６実施例の構成を示す回路図である。

【０１１５】図１０において、２９はＩＧＢＴスイッチ
ング回路、３０はフライホイールダイオード、３１はイ
ンバータ回路であり、その他、図１に示された構成要素
と同じ構成要素については同じ符号を付けている。

【０１１６】図１０は、図１に示された第１実施例の構
成に、フライホイールダイオード３０とインバータ回路
３１とを付加した基本スイッチング回路を構成し、この
基本スイッチング回路を各相毎に２つづつ、全体で６つ
用いて３相インバータモジュールを構成したものであ
る。

【０１１７】各基本スイッチング回路において、フライ
ホイールダイオード３０は主ＩＧＢＴ１のコレクタ・エ
ミッタ間に並列接続され、インバータ回路３１は補助Ｉ
ＧＢＴ２のゲートとＮＭＯＳ３のゲートとの間に接続さ
れている。対の電源端子Ｐ、Ｎ間に直列接続された２つ
の基本スイッチング回路の組が３組並列配置され、１つ
の組の２つの基本スイッチング回路の接続点がＵ相出力
端子に、他の１つの組の２つの基本スイッチング回路の
接続点がＶ相出力端子に、残りの１つの組の２つの基本
スイッチング回路の接続点がＷ相が出力端子にそれぞれ
接続される。

【０１１８】前記構成において、２つのゲート駆動端子
Ｇ_PU、Ｇ_NVに正極性のゲート電圧を供給すると、ゲート
駆動端子Ｇ_PU、Ｇ_NVに接続された基本スイッチング回路
がスイッチングオンされ、負荷のＵ−Ｖ相の駆動が行わ
れ、２つのゲート駆動端子Ｇ_PV、Ｇ_NWに正極性のゲート
電圧を供給すると、ゲート駆動端子Ｇ_PV、Ｇ_NWに接続さ
れた基本スイッチング回路がスイッチングオンされ、負
荷のＶ−Ｗ相の駆動が行われる。他の２つのゲート駆動
端子が駆動されたときも同じように動作し、負荷が駆動
される。この場合、基本スイッチング回路の主ＩＧＢＴ
１のスイッチングオンまたはスイッチングオフは、ゲー
ト駆動電圧が印加される補助ＩＧＢＴ２のオンまたはイ
ンバータ回路３１で形成された相補ゲート駆動電圧が印
加されるＮＭＯＳ３のオンによって行われる。

【０１１９】前記構成によれば、実装時の形態は通常の
ＩＧＢＴモジュールと全く同一であって、ゲート電流を
大幅に低減することが可能なＩＧＢＴモジュールを実現
することができる。また、ゲート抵抗で調節されていた
主ＩＧＢＴ１のスイッチング速度、つまり、ゲートの電
荷充放電速度を補助ＩＧＢＴ２において調整することが
できるようになり、実装部品として、ゲート抵抗の削減
が可能になる。

【０１２０】次に、図１１は、本発明による半導体装置
の第７実施例の回路構成を示すブロック図であって、本
発明の半導体装置を含んだＩＧＢＴスイッチング回路３
２を用いるインテリジェントパワーモジュール（ＩＰ
Ｍ）の構成の一例を示すものである。

【０１２１】図１１において、３２はＩＧＢＴスイッチ
ング回路、３３はゲート駆動回路、３４は制御電源電圧
不足保護回路、３５は加熱保護回路、３５ａはサーミス
タ、３６はソフト遮断回路であって、その他、図１に示
された構成要素と同じ構成要素については同じ符号を付
けている。

【０１２２】本例のＩＰＭと図１８に示された既知のＩ
ＰＭとを比べると、構成上、次のような違いがある。

【０１２３】即ち、既知のＩＰＭは、センス端子付きＩ
ＧＢＴ１８１を使用し、ＩＧＢＴ１８１の電流を検出す
ることにより、短絡保護回路１８４、過電流保護回路１
８５において負荷短絡時の大電流または異常動作時の過
電流に対してＩＧＢＴ１８１を保護しているもので、保
護機能は、ソフト遮断回路１９４により、徐々に電流を
オフにしている。その他の、保護機能回路としては、サ
ーミスタ１８７ａを利用した加熱保護回路１８７や制御
電源電圧不足保護回路１８６を備えている。

【０１２４】これに対し、本例のＩＰＭは、主ＩＧＢＴ
１に、第２実施例による飽和コレクタ電流を低減したタ
イプのものを用いており、過電流保護を行う必要がない
ことから、既知のＩＰＭにおける短絡保護回路１８４や
過電流保護回路１８５を用いていない。また、本例のＩ
ＧＢＴスイッチング回路３２は、既知のものに比べてゲ
ート電流を約２桁程度低減することができるため、ゲー
ト駆動回路３３を構成するＮチャネルＭＯＳＦＥＴやＰ
チャネルＭＯＳＦＥＴのゲート幅を既知のゲート駆動回
路の同種ＭＯＳＦＥＴのゲート幅に比べて１／１００程
度と大幅に小さくすることができる。

【０１２５】さらに、既知のＩＰＭは、コレクタ電流容
量が異なるＩＧＢＴを用いたＩＰＭを製造する度毎に、
そのＩＧＢＴに適合した新たになゲート駆動回路を設計
する必要があったが、本例のＩＰＭによれば、主ＩＧＢ
Ｔ１のコレクタ電流容量が変化しても、ゲート駆動回路
３３を共通に用いることが可能なものである。

【０１２６】次いで、図１２は、第７実施例から構成要
素を一部削除した第７実施例の変形例を示すブロック図
であって、第７実施例からソフト遮断回路３６を削除し
た構成のものである。

【０１２７】図１２において、図１１に示された構成要
素と同じ構成要素については同じ符号を付けている。

【０１２８】本変形例において、第７実施例からソフト
遮断回路３６を削除している理由は、ＩＧＢＴスイッチ
ング回路３２の主ＩＧＢＴ１の飽和コレクタ電流を低減
することができる結果、加熱保護や制御電源電圧不足保
護動作時に、主ＩＧＢＴ１をソフト遮断する必要がない
からである。

【０１２９】本変形例の構成を採用すれば、第７実施例
のものよりも全体構成をさらに簡略化することができ
る。

【０１３０】

【発明の効果】以上のように、本発明によれば、ＩＧＢ
Ｔを比較的小さいゲート電流で動作させるために、主Ｉ
ＧＢＴの前段に補助ＩＧＢＴをダーリントン接続した複
合ＩＧＢＴを形成し、補助ＩＧＢＴのエミッタ電流を主
ＩＧＢＴのゲート電流として供給するとともに、複合Ｉ
ＧＢＴのゲート電流を補助ＩＧＢＴのゲートに供給する
ようにしたので、複合ＩＧＢＴのゲート電流、即ち、補
助ＩＧＢＴのゲート電流を主ＩＧＢＴのゲート電流の１
／１００以下にすることが可能になり、実質的にＩＧＢ
Ｔのゲート電流を低減できるという効果がある。

【０１３１】また、本発明によれば、比較的低いオン電
圧において、飽和コレクタ電流を低減させるために、主
ＩＧＢＴの閾値電圧を通常のＩＧＢＴの閾値電圧と同程
度の値に形成しているのに対し、補助ＩＧＢＴの閾値電
圧を通常のＩＧＢＴの閾値電圧よりも小さい値に形成す
るようにしているので、複合ＩＧＢＴを構成したときの
オン電圧を有効に低減させることができ、しかも、オン
電圧を低減させても、主ＩＧＢＴの飽和コレクタ電流が
増大することがなく、ＩＧＢＴが破損することがなくな
るので、ＩＧＢＴの信頼性を高めることができるという
効果がある。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１実施例の構成を
示す回路図である。

【図２】図１に図示の第１実施例の主ＩＧＢＴ及び補助
ＩＧＢＴからなるＩＧＢＴチップのレイアウト構成の一
例を示す模式図である。

【図３】本発明による半導体装置の第２実施例の構成を
示す断面構成図である。

【図４】第２実施例におけるＩＧＢＴの電圧−電流特性
を示す特性図であって、既知のＩＧＢＴの電圧−電流特
性との比較を示すものである。

【図５】本発明による半導体装置の第３実施例の構成を
示す断面構成図である。

【図６】第１乃至第３実施例における諸特性をまとめて
示した特性一覧表であって、既知の特性と比較して示し
たものである。

【図７】本発明による半導体装置の第４実施例の構成を
示す斜視図である。

【図８】本発明による半導体装置の第５実施例の構成を
示す回路図である。

【図９】図８に示されたＩＧＢＴモジュールのレイアウ
ト構成の一例を示す模式図である。

【図１０】本発明による半導体装置の第６実施例の構成
を示す回路図である。

【図１１】本発明による半導体装置の第７実施例の回路
構成を示すブロック図である。

【図１２】第７実施例の変形構成例を示すブロック図で
ある。

【図１３】ＩＧＢＴを駆動する既知のＩＧＢＴゲート駆
動回路の構成の一例を示す回路図である。

【図１４】ＩＧＢＴにおけるエミッタ−コレクタ間電圧
（オン電圧）とコレクタ電流（コレクタ飽和電流）との
関係を示す特性図である。

【図１５】既知のＩＧＢＴチップのレイアウト構成の一
例を示す模式図である。

【図１６】既知のＩＰＭにおけるセンス回路及びセンス
端子を設けたスイッチング回路の構成の一例を示す回路
図である。

【図１７】図１６に図示のスイッチング回路を集積化し
たＩＧＢＴチップのレイアウト構成の一例を示す模式図
である。

【図１８】既知のＩＰＭの構成の一例を示す一部回路図
で表したブロック図である。

【符号の説明】

１、１（１）、１（２）、… …、１（ｎ）主ＩＧＢ
Ｔ（絶縁ゲートバイポーラトランジスタ）２補助ＩＧＢＴ３ＮＭＯＳ（ゲート電荷引抜用ＭＯＳＦＥＴ）４ゲート電圧供給端子５コレクタ端子６エミッタ端子７相補ゲート電圧供給端子８主ＩＧＢＴのエミッタ領域９補助ＩＧＢＴのエミッタ領域１０補助ＩＧＢＴのゲート領域１１配線領域１２接続パッド１３ｎ~ ベース領域１４ｎバッファ領域１５ｐ＋コレクタ領域１６（１）主ＩＧＢＴのコレクタ電極１６（２）補助ＩＧＢＴのコレクタ電極１７ｐ~ ベース領域１８ｐ＋領域１９ｎ＋エミッタ領域２０（１）主ＩＧＢＴのエミッタ電極２０（２）補助ＩＧＢＴのエミッタ電極２１酸化膜２１（１）主ＩＧＢＴのゲート酸化膜２１（２）補助ＩＧＢＴのゲート酸化膜２２（１）主ＩＧＢＴのゲート電極２２（１）’ 主ＩＧＢＴのテラス型ゲート電極２２（２）補助ＩＧＢＴのゲート電極２３、２４トレンチゲート２５ＩＧＢＴチップ２６補助ＩＧＢＴチップ２７主ＩＧＢＴチップ２８コレクタ電極２９、３２ＩＧＢＴスイッチング回路３０フライホイールダイオード３１インバータ回路３３ゲート駆動回路３４制御電源電圧不足保護回路３５加熱保護回路３５ａサーミスタ３６ソフト遮断回路

Claims

【特許請求の範囲】

【請求項１】第１絶縁ゲートバイポーラトランジスタ
と第２絶縁ゲートバイポーラトランジスタとがダーリン
トン接続され、前記第２絶縁ゲートバイポーラトランジ
スタのゲートにゲート駆動電圧を供給し、前記第１絶縁
ゲートバイポーラトランジスタをスイッチングオンまた
はスイッチングオフする半導体装置において、前記第１
絶縁ゲートバイポーラトランジスタの閾値電圧と前記第
２絶縁ゲートバイポーラトランジスタの閾値電圧とが異
なっていることを特徴とする半導体装置。
【請求項２】前記第２絶縁ゲートバイポーラトランジ
スタの閾値電圧は、前記第１絶縁ゲートバイポーラトラ
ンジスタの閾値電圧よりも小さく形成していることを特
徴とする請求項１に記載の半導体装置。
【請求項３】前記第２絶縁ゲートバイポーラトランジ
スタの閾値電圧は、前記第１絶縁ゲートバイポーラトラ
ンジスタの閾値電圧の１／２以下に形成していることを
特徴とする請求項２記載の半導体装置。
【請求項４】前記第１絶縁ゲートバイポーラトランジ
スタのＭＯＳゲート構造半導体領域の不純物濃度と前記
第２絶縁ゲートバイポーラトランジスタのＭＯＳゲート
構造半導体領域とが異なっていることを特徴とする請求
項１乃至３のいずれかに記載の半導体装置。
【請求項５】前記第２絶縁ゲートバイポーラトランジ
スタのＭＯＳゲート構造半導体領域の不純物濃度は、前
記第１絶縁ゲートバイポーラトランジスタのＭＯＳゲー
ト構造半導体領域の不純物濃度よりも小さいものである
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】第１絶縁ゲートバイポーラトランジスタ
と第２絶縁ゲートバイポーラトランジスタとがダーリン
トン接続され、前記第２絶縁ゲートバイポーラトランジ
スタのゲートにゲート駆動電圧を供給し、前記第１絶縁
ゲートバイポーラトランジスタをスイッチングオンまた
はスイッチングオフする半導体装置において、前記第１
絶縁ゲートバイポーラトランジスタの閾値電圧と前記第
２絶縁ゲートバイポーラトランジスタの閾値電圧とが等
しく、前記第１絶縁ゲートバイポーラトランジスタのＭ
ＯＳゲート構造半導体領域の酸化膜の厚さが前記第２絶
縁ゲートバイポーラトランジスタのＭＯＳゲート構造半
導体領域の酸化膜の厚さよりも薄く形成されていること
を特徴とする半導体装置。
【請求項７】前記第１絶縁ゲートバイポーラトランジ
スタのＭＯＳゲート構造半導体領域の酸化膜の厚さが前
記第２絶縁ゲートバイポーラトランジスタのＭＯＳゲー
ト構造半導体領域の酸化膜の厚さの１／２以下に形成し
ていることを特徴とする請求項６に記載の半導体装置。
【請求項８】前記第１絶縁ゲートバイポーラトランジ
スタのゲートとエミッタ間に、前記第１絶縁ゲートバイ
ポーラトランジスタのゲート電荷引抜き用ＭＯＳＦＥＴ
が接続されることを特徴とする請求項１乃至７のいずれ
かに記載の半導体装置。
【請求項９】前記第１絶縁ゲートバイポーラトランジ
スタ及び前記第２絶縁ゲートバイポーラトランジスタ
は、基板を形成する第１導電型の第１不純物領域と、前
記第１不純物領域の一方表面の一部に配置された第２導
電型の第２不純物領域と、前記第２不純物領域の表面の
一部に配置された第１導電型の第３不純物領域と、前記
第１不純物領域の他方表面上に設けられた第１及び第２
コレクタ電極と、前記第２不純物領域及び前記第３不純
物領域の表面上のそれぞれ一部に設けられた第１及び第
２エミッタ電極と、前記第１不純物領域を間にして前記
第２不純物領域から前記第３不純物領域に至るチャネル
領域上に設けられた第１及び第２酸化膜と、前記第１及
び第２酸化膜内に埋設された第１及び第２ゲート電極と
によって構成され、前記第１ゲート電極と前記チャネル
領域との間の前記第１酸化膜の厚さが前記第２ゲート電
極と前記チャネル領域との間の前記第２酸化膜の厚さよ
りも薄くなるように形成していることを特徴とする請求
項６または７に記載の半導体装置。
【請求項１０】前記第１絶縁ゲートバイポーラトラン
ジスタ側の前記第１ゲート電極をテラス部と平坦部とか
らなるテラス形状のもので構成し、前記第１ゲート電極
のテラス部と前記チャネル領域との間の前記第１酸化膜
の厚さと前記第２ゲート電極と前記チャネル領域との間
の前記第２酸化膜の厚さとをほぼ等しくし、前記第１ゲ
ート電極の平坦部と前記チャネル領域との間の前記第１
酸化膜の厚さが前記第２ゲート電極と前記チャネル領域
との間の前記第２酸化膜の厚さよりも薄くなるように形
成していることを特徴とする請求項９に記載の半導体装
置。
【請求項１１】前記第１絶縁ゲートバイポーラトラン
ジスタ及び前記第２絶縁ゲートバイポーラトランジスタ
は、前記第１不純物領域の一方の表面に複数本の溝を設
け、前記溝の選択されたものの中に前記第１酸化膜を形
成するとともに、前記第１酸化膜の中に前記第１ゲート
電極を埋設し、前記溝の選択された他のものの中に前記
第２酸化膜を形成するとともに、前記第２酸化膜の中に
前記第２ゲート電極を埋設し、前記第１不純物領域の一
方表面の溝が形成されない部分の前記第１酸化膜及び前
記第２酸化膜の間に前記第２不純物領域及び前記第３不
純物領域を形成したトレンチゲート型にし、前記第１酸
化膜の厚さを前記第２酸化膜の厚さよりも薄くなるよう
に形成していることを特徴とする請求項９に記載の半導
体装置。
【請求項１２】前記第１絶縁ゲートバイポーラトラン
ジスタと前記第２絶縁ゲートバイポーラトランジスタ
は、同一半導体チップ内に構成したものであることを特
徴とする請求項１乃至８のいずれかに記載の半導体装
置。
【請求項１３】前記第２絶縁ゲートバイポーラトラン
ジスタのゲート電流は、前記第１絶縁ゲートバイポーラ
トランジスタのゲート電流の１／１００以下であること
を特徴とする請求項１乃至１２のいずれかに記載の半導
体装置。
【請求項１４】前記第１絶縁ゲートバイポーラトラン
ジスタのゲートとエミッタ端子との間にセンス素子を接
続したことを特徴とする請求項１乃至８のいずれかに記
載の半導体装置。
【請求項１５】前記センス素子は、ＭＯＳＦＥＴ、バ
イポーラトランジスタ、抵抗の中のいずれか１つの素子
またはこれらの素子の組み合わせからなることを特徴と
する請求項１４に記載の半導体装置。
【請求項１６】前記第１絶縁ゲートバイポーラトラン
ジスタのゲートに接続された電極パッドを設け、外部か
ら前記電極パッドの電圧を測定可能にしたことを特徴と
する請求項１４または１５に記載の半導体装置。
【請求項１７】単一の前記第２絶縁ゲートバイポーラ
トランジスタに対して並列接続された複数個の前記第１
絶縁ゲートバイポーラトランジスタがダーリントン接続
されていることを特徴とする請求項１乃至８、１２乃至
１６のいずれかに記載の半導体装置。
【請求項１８】前記第２絶縁ゲートバイポーラトラン
ジスタのゲートと前記ＭＯＳＦＥＴのゲートとの間にイ
ンバータ回路を接続し、前記第１絶縁ゲートバイポーラ
トランジスタのコレクタ−エミッタ間にフライホイール
ダイオードを並列接続して構成した請求項１乃至８のい
ずれかに記載の半導体装置と、前記半導体装置を、各相
毎に２個づつ、全体で６個を組み合わせ接続して３相イ
ンバータモジュールを構成したことを特徴とする半導体
装置。