JPH06302811A - 静電誘導ショットキー短絡構造を有する静電誘導型半導体素子 - Google Patents

静電誘導ショットキー短絡構造を有する静電誘導型半導体素子

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JPH06302811A
JPH06302811A JP5115293A JP11529393A JPH06302811A JP H06302811 A JPH06302811 A JP H06302811A JP 5115293 A JP5115293 A JP 5115293A JP 11529393 A JP11529393 A JP 11529393A JP H06302811 A JPH06302811 A JP H06302811A
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公裕 村岡
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尚博 清水
Naoshige Tamamushi
尚茂 玉蟲
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract

(57)【要約】 【目的】 本発明の目的は、静電誘導型素子のターンオ
フスイッチング性能において、蓄積時間、下降時間の短
縮並びにゲート電極よりの引き出し電荷量を従来に比べ
大幅に低減化し、ターンオフ性能の優れ、使い易い、静
電誘導効果により制御可能なショットキー障壁をカソー
ド電極近傍に具えた静電誘導ショットキー短絡構造を有
する静電誘導型半導体素子を提供することにある。 【構成】 ターンオフ時のゲート引き抜き電荷量の一部
分をカソードもしくはソース電極からも容易に引き抜け
るように、主電極領域を相対的に不純物密度の高い領域
と相対的に不純物密度の低い領域から形成し、かつ相対
的に不純物密度の高い領域に挟まれた相対的に不純物密
度の低い領域に主電極とショットキー接触した静電誘導
ショットキー短絡領域を設定した構成を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電力用半導体素子の分野
に関し、特に、静電誘導型素子のターンオフスイッチン
グ性能において、蓄積時間、立下り時間の短縮化並びに
ゲート電極よりの引き出し電荷量を従来に比べて大幅に
低減化し、ターンオフ性能が改善される、分布型主電極
構造を有する静電誘導型半導体素子において、更にター
ンオフ引き出し電荷量が低減化されるとともに、主電極
のショットキー接合高さの制御により主電極領域からの
電子注入量を増大する静電誘導ショットキー短絡構造を
有する静電誘導型半導体素子に関する。
【０００２】
【従来の技術】従来静電誘導型半導体素子のスイッチン
グ性能を改善させるための構造的な工夫は各種提案され
ている。第１の従来例として埋込み構造を有する静電誘
導トランジスタや静電誘導サイリスタに対して、ゲート
−ソース間もしくはゲート−カソード間の入力容量を低
減化させるためと、ソース領域もしくはカソード領域か
らの電子注入効率を高めるための構造が、既に西澤，玉
蟲により特開平１−９１４７４号公報に開示されてい
る。図３５は上記第１の従来例の模式的断面構造図であ
る。図３５において１はｎ- 高抵抗層であり、３はアノ
ード領域、４はゲート領域、５はチャネル領域、１１は
カソード領域である。
【０００３】第１の従来例は、埋め込みゲート間に形成
されるチャネルの上方にのみカソードまたはソースとな
る半導体領域を設けて、ゲート−カソード間またはゲー
ト−ソース間の容量を小さくすることによりチャネル電
流を低減することなくスイッチング速度を向上させたも
のである。
【０００４】カソード領域またはソース領域となる高不
純物濃度の半導体領域を、埋め込みゲート間に形成され
るチャネル領域の上方にのみ配設したので、ゲートとカ
ソード領域またはソース領域間の接合容量は従来よりも
減少する。従って、ゲート抵抗と前記接合容量の積から
成る時定数は従来よりも小さくなり、ゲート−カソード
間電圧またはゲート−ソース間電圧がゲート電極から離
れたゲートに伝播する速度は従来よりも速くなる。この
結果、ターンオン時間、ターンオフ時間は減少し、高速
スイッチングが可能となる。
【０００５】更に第２の従来例を図３６に示す。図３６
は川村、森川により発明され特開昭４−２５７２６６号
公報において開示された静電誘導サイリスタの断面構造
図である。図３６において１はｎ- 高抵抗層、３はｐ+
アノード領域、４はゲート領域、６はｎ+ 短絡層、７ａ
はカソード電極、７ｂはゲート電極、７ｃはアノード電
極、１１はｎ+ カソード領域、１３はｐ+ 短絡層であ
る。図３６に示した発明の目的は、カソード短絡構造を
用いたＳＩサイリスタのカソード面積利用率を向上する
ことによりターンオフ特性に優れ、かつ電流容量及び耐
電圧に優れたＳＩサイリスタを提供することにある。
【０００６】ｎ- 高抵抗層（ｎ- ベース層）の一方の主
面にｎ+ カソード層とｐ+ 短絡層とを有する静電誘導サ
イリスタにおいて、前記ｎ- ベース層内にｐ+ ゲート層
を複数に分割して主面と平行な方向に配列して埋め込
み、前記ｎ+ カソード層は、前記ｐ+ ゲート層間のチャ
ンネル領域に対向した位置に形成され、かつ前記ｐ+ 短
絡層は、前記分割されたｐ+ ゲート層の少なくともその
一部と対向する位置に形成されたことを特徴とする静電
誘導サイリスタとしての構成を有する。
【０００７】即ち、ＳＩサイリスタのｐ+ ゲート層４を
埋め込み構造として形成し、ＳＩサイリスタのカソード
面においてｐ+ 短絡層１３を上記ゲート層の上面に形成
し、他の領域をｎ+ カソード層１１とした。従って、カ
ソード面の主電流通路となる領域がｎ+ カソード層１１
となり、実効的な面積利用率を高くする構成となってい
る。
【０００８】更に第３の従来例を図３７に示す。図３７
は村岡により発明され、特開昭６０−１５２０６３号公
報において開示された静電誘導サイリスタの一例の断面
構造図である。図３７において、１はｎ- 高抵抗層であ
り、１ａは基盤、１ｂはエピタキシャル層である。３は
第２高濃度層（ｐ+ アノード領域）、４はゲート領域、
７ａはカソード電極、７ｂはゲート電極、７ｃはアノー
ド電極、１１は第１高濃度層（ｎ+ カソード領域）、１
２は支持電極、１４及び１４´は絶縁層である。上記発
明は、ｐ+ 埋込みゲート領域４がカソード領域及びアノ
ード領域と対向する部分に形成される寄生バイポーラト
ランジスタの効果を低減化させ、寄生バイポーラトラン
ジスタによる再点弧の防止、ターンオフ直後のｄｖ／ｄ
ｔ耐量の向上、高周波動作時のターンオン時のゲート損
失の改善を図ることを目的としている。
【０００９】上記第３の従来例の発明の目的は上述した
如き従来の静電誘導サイリスタが有する寄生効果を除去
すると共に、製造歩留りを著しく向上させた新しい構造
の静電誘導サイリスタを提供することにある。
【００１０】上記目的の達成を図るため、上記第３の従
来例の発明によれば、前述の第１高濃度層を、埋込ゲー
ト領域から半導体層の一側面を該一側面に垂直な方向に
みて、この埋込ゲート領域の真上の領域は第１高濃度層
の接合深さを浅く、これ以外のこの半導体層には第１高
濃度層の接合深さを深く設けている。
【００１１】 ことができ、高周波動作時のターンオン時のゲート損失
を小さくできしかも製造歩留りを著しく向上させること
ができる。
【００１２】上記第３の従来例の発明の実施に当っては
さらに前述の第２高濃度層を、埋込ゲート領域から半導
体層の他側面を該他側面に垂直な方向にみて、この埋込
ゲート領域の真下の領域は第２高濃度層の接合深さを浅
くこれ以外のこの半導体層には第２高濃度層の接合深さ
を深く設けてもよい。このように構成すれば、ターン
【００１３】さらに上記第３の従来例の発明の実施に当
っては、上述した構成の静電誘導サイリスタの各々にお
いて、上述したゲート領域の真下の領域とアノード電極
との間に絶縁膜を設けてもよい。このように構成すれ
ば、上述した諸効果を一層高めることができる。
【００１４】しかるに本発明者は第２の従来例と同様の
構造において、ターンオフ時においてｐ+ 埋込みゲート
領域４とｐ+ 短絡層１３とが短絡し、余分な正孔がｐ+
短絡層１３からｎ- 高抵抗層領域１に注入されるため、
ゲート電極７ｂからの引き抜き電荷量が増大されるとい
う現象を見出した。そのため、ターンオフ時間が増大す
るという逆の効果を見出した。
【００１５】一方、第１の従来例については寄生容量の
低減化を主目的としておりカソード電極の配置について
は何ら言及されていないため、ターンオン時の正孔の流
れ、及びターンオフ時の正孔の流れについては未確定で
あり、後述する本発明における正孔の引き抜き量の低減
効果についても言及されていなかった。更に第３の従来
例においても同様に寄生バイポーラトランジスタ及び寄
生ダイオードの効果の低減化を主目的としており、ター
ンオン時、ターンオフ時の正孔の動きについては何ら言
及されていないため、ターンオフ時の正孔の引き抜き量
の低減効果も見出されていなかった。
【００１６】更に本発明者は埋込みゲート構造を有する
静電誘導素子においてｎ+ カソード領域を形成した領域
直下の埋込み拡散層（ｐ+ ゲート領域）は拡散が速く、
同じ熱処理時間でも広い領域まで拡散されるのに対し
て、ｎ+ カソード領域を形成していない領域の直下の埋
込み拡散層（ｐ+ ゲート領域）は相対的に拡散が遅く、
同じ熱処理時間でもあまり広い領域まで拡散されないと
いう実験結果を見出した。即ち図３８は上記事情を説明
する模式的断面構造図であって、ｎ+ カソード領域直下
のｐ+ 埋込み層は大きく広がっているのに対して、ｎ+
カソード領域が形成されていない領域直下のｐ+ 埋込み
層は相対的に広がりも小さいという様子を模式的に示し
ている。図３８から明らかな点は、ゲート−カソード間
の距離に埋込み層の部分によってばらつきが生ずるとい
うことである。これによって静電誘導サイリスタを構成
する各々のセグメント内においてもｐ+ ゲート領域とｎ
+ カソード間の耐圧にばらつきが生じやすいということ
も明らかである。特にｎ+ カソード領域直下のｐ+ ゲー
ト領域はｎ+ カソード領域の方向にも速く広がるため、
実質的なゲート−カソード間の距離が減少するため、ゲ
ート−カソード間の耐圧はこの部分で決定されるという
ことにもなる。従って、所定の耐圧を得るための条件設
定を正確に把握する必要があり、またセグメント内、セ
グメント間で耐圧ばらつきを抑える必要が生ずる。
【００１７】上記従来例１〜３においても上述の拡散ば
らつきに伴なう耐圧のばらつきを抑制するためのカソー
ドレイアウト配置パターンについて何ら提案されていな
かった。その理由は従来カソード領域は主として一様に
形成されることが多く、本発明の如く分布型構造として
非一様，非均一に形成されていなかったためである。
【００１８】図３９はカソード領域が一様に均一に形成
された従来の埋込みゲート構造を有する静電誘導サイリ
スタの単位セグメント部分の長手方向及び横断方向の模
式的素子断面構造図及び上面図である。
【００１９】図３９により明らかな如く、カソード電極
７ａはｎ+ カソード領域１１の上部に、カソード領域１
１内に納まるように配置されており、ｎエピタキシャル
層１０には接触してはいない。図４０はこのような従来
構造を有するＳＩサイリスタの１２００Ｖ−１００Ａに
おける典型的なスイッチング波形の例である。図４０に
おいて、ＩT はアノード電流波形、ＶD はアノード電圧
波形、ＩGPはゲートピーク電流値、ＩRGはゲート電流波
形、ＶRGはゲート電圧波形を示す。
【００２０】図４０の波形において、オン期間ｔ0 ，蓄
積期間ｔ1 ，下降（フォール）期間ｔ2 ，及びテイル期
間ｔ3 に分けてそれぞれＳＩサイリスタの素子構造内に
おいて、正孔，及び電子がどのように動くかを模式的に
示した図を図４１乃至図４４に示す。即ち、図４１はオ
ン期間ｔ0 ，図４２は蓄積期間ｔ1 ，図４３は下降（フ
ォール）期間ｔ2 ，図４４はテイル期間ｔ3 に対応して
いる。図４１乃至４４において白丸（○）は正孔を模式
的に示し、黒丸（●）は電子を模式的に示している。
【００２１】ｔ0 期間中では、ゲートカソード間の順バ
イアスが印加され続けていなくても、電子はカソードか
らアノードに流れ、正孔はアノードからチャネルもしく
はゲートを介してカソードに流れている（図４１）。ゲ
ート−カソード間に逆バイアスが印加されると、アノー
ドからの正孔電流はゲートに流入し、またゲート近傍の
チャネル部分及びゲート−カソード間のｎエピタキシャ
ル層内に分布する正孔も逆バイアスに引っ張られてゲー
トに流入する。一方、電子はカソードからアノードに流
れ続けているが、チャネル内の電位障壁高さが逆ゲート
バイアスによって高められるにつれてその一部分はカソ
ード領域に再流入する。ｔ1 期間中において、アノード
からゲートに流入する正孔電流をｉｈａ，その電荷量を
Ｑｈａ，チャネル近傍及びゲート−カソード間のｎエピ
タキシャル層からゲート流入する正孔電流をｉｈｂ，そ
の電荷量をＱｈｂ、また上述の如く、カソード領域に再
流入する電子電流をｉｅ，その電荷量をＱｅとして図４
２中において表わしている。
【００２２】ゲート引き抜き電荷量を評価すると、１２
５０Ｖ−３００Ａの遮断時において、
【００２３】
【数１】Ｑｈａ＋Ｑｈｂ＋Ｑｅ＝４５６．６（μＣ）
【００２４】であった。この値は従来構造のＳＩサイリ
スタのＬ負荷時のスイッチング波形から求めた値であ
る。
【００２５】ゲート−ゲート間に空乏層が広がり、チャ
ネル内に充分に高い電位障壁が形成されると、カソード
領域からの電子の注入は停止し、ｔ2 期間、即ち、下降
期間に入る（図４３）。
【００２６】更に図４４はテイル期間（ｔ3 期間）に対
応しており、テイル電流が流れる様子を示している。
【００２７】従来構造を有するＳＩサイリスタの問題点
は、上記Ｑｈａ＋Ｑｈｂ＋Ｑｅの値が極めて大きい点で
ある。即ち、ゲートから引き抜くべき電荷量が極めて大
きいという点である。特に重要な点はＱｈｂが大きい点
である。このようにゲート引き抜き電荷量が大きいこと
からゲート駆動回路が大きくなり、またサイリスタのス
イッチング速度の高速化のための障害ともなっていた。
また高温時のターンオフ損失の増大に伴ない、素子破壊
の原因にもなっていた。
【００２８】
【発明が解決しようとする課題】本発明の目的は、静電
誘導型半導体素子のターンオフスイッチング性能におい
て、蓄積時間、下降時間を短縮化し、並びにゲート電極
よりの引き出し電荷量を従来に比べ大幅に低減化し、タ
ーンオフ性能の優れ、使い易い、分布型主電極構造を有
する静電誘導型半導体素子において更にターンオフ引き
出し電荷量を低減化するとともに、主電極のショットキ
ー接合高さの制御により、主電極領域からの電子注入量
を増大化した静電誘導ショットキー短絡構造を有する静
電誘導型半導体素子を提供することにある。
【００２９】更に本発明の目的の１つはゲート−ソース
間もしくはゲート−カソード間の耐圧のばらつきを抑
え、一様化されるとともに、ショットキー接合部からの
電子注入を引き起こす静電誘導ショットキー短絡構造を
有する静電誘導型半導体素子を提供することを目的とす
る。
【００３０】更に本発明の目的の１つは上記ゲート−ソ
ース間もしくはゲート−カソード間の耐圧ばらつきの一
様化、均一化のためにソースもしくはカソードのレイア
ウトにおいて、拡散後の距離的不均一を極めて抑制する
とともに、ショットキー接合部からの電子注入を引き起
こす静電誘導ショットキー短絡構造を有する静電誘導型
半導体素子を提供することにある。
【００３１】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量の一部分をカソードもし
くはソース電極からも有効に引き抜けるとともにショッ
トキー接合部からの電子注入を引き起こす静電誘導ショ
ットキー短絡構造を有する静電誘導型半導体素子を提供
することにある。
【００３２】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量の一部分をカソードもし
くはソース電極からも容易に引き抜けるようにカソード
領域もしくはソース領域に分布構造を設けかつ制御領域
の電位によってショットキー障壁高さを静電誘導効果に
よって制御できる静電誘導ショットキー短絡構造を設け
たことを特徴とする静電誘導ショットキー短絡構造を有
する静電誘導型半導体素子を提供することにある。
【００３３】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量が有効に低減化されるこ
とによってゲート駆動回路が簡単化され使い勝手が良
く、かつターンオン性能が更に改善された静電誘導ショ
ットキー短絡構造を有する静電誘導型半導体素子を提供
することにある。
【００３４】更に具体的に本発明の目的の１つはゲート
引き抜き電荷量の低減化により、高温時のゲート損失破
壊耐量が向上するとともに、ショットキー接合部からの
注入量の増大により、ターンオン特性，オン電圧特性が
改善された静電誘導ショットキー短絡構造を有する静電
誘導型半導体素子を提供することにある。
【００３５】
【課題を解決するための手段】本発明は、静電誘導型サ
イリスタもしくはトランジスタにおいて、カソードある
いはソース金属電極が半導体基板に接する面でカソード
拡散層あるいはソース拡散層の他にチャンネルの形成さ
れる基板面にも渡り接触形成される分布型主電極構造を
有する素子構造を有し、更に、カソード拡散層あるいは
ソース拡散層に囲まれた静電誘導ショットキー短絡構造
を有する。
【００３６】静電誘導ショットキー（カソードもしくは
ソース）短絡構造とは静電誘導効果によるショットキー
短絡構造をカソード領域もしくはソース領域において実
現したものをいう。具体的には分布型主電極構造におい
て相対的に不純物密度の高い領域により囲まれた相対的
に不純物密度の低い領域に主電極とショットキー接触す
るショットキー接合を形成し、ショットキー短絡領域を
形成する。上記主電極領域とショットキー短絡領域は主
電極によって短絡されている。前記ショットキー短絡領
域は相対的に不純物密度の高い領域から相対的に不純物
密度の低い領域に広がる空乏層によって囲まれている。
ショットキー短絡領域と制御領域間には静電誘導効果に
より高さが制御される電位障壁が存在する。従って、制
御領域であるゲートとショットキー短絡領域間を流れる
キャリアは静電誘導効果による電位障壁制御を受ける。
このようなショットキー短絡領域を設けることによって
少数キャリアを主電極にバイパスする効果を高めること
ができるとともに、主電極からのショットキー接合部に
おける電子注入量を増大化することができる。
【００３７】更にまた耐圧ばらつきを抑制するためにカ
ソード拡散層もしくはソース拡散層を分布配置させた分
布型主電極構造において、上記静電誘導ショットキー短
絡構造を有する。
【００３８】ターンオフ時のゲート引き抜き電荷量の一
部分をカソード電極もしくはソース電極からも容易に引
き抜けるように、主電極領域を相対的に不純物密度の高
い領域と相対的に不純物密度の低い領域から形成し、か
つ相対的に不純物密度の低い領域の一部分にショットキ
ー短絡領域を設けてカソード電極もしくはソース電極と
接触して電極構造を形成している。上記相対的に不純物
密度の低い領域は、ゲート領域から引き抜くはずの少数
キャリアのバイパス用の云わば導通チャネルとなり、上
記ショットキー短絡領域は云わばドレインとなり、一部
分の少数キャリアがカソード電極もしくはソース電極か
らも引き抜きやすい効果を更に高めた構成となっている
とともに、制御電極の電位によってショットキー障壁高
さが静電誘導効果によって制御されるため、主電極から
の電子注入量を増大することもできる構成となってい
る。
【００３９】分布型主電極構造とは、主電極領域の不純
物密度が一様、均一に形成されず、非一様に非均一に分
布形成された構造を云い、例えば相対的に不純物密度の
高い領域と相対的に不純物密度の低い領域が分布形成さ
れた構造を含む。或いはまたこれらの両領域は互いに同
一導電型であっても、或いは反対導電型であってもよ
い。カソード電極もしくはソース電極等の電極構造は、
両領域に少なくとも一部分において接触している。要は
少数キャリアの導通チャネルを主電極領域にも設定した
構造である。
【００４０】これに対して、静電誘導ショットキー短絡
構造とは上記分布型主電極構造において更にショットキ
ー短絡構造を設け、しかもショットキー短絡領域に流入
するキャリアを静電誘導効果による電位障壁制御により
制御する構造であり、ショットキー短絡領域を設けるこ
とで更に少数キャリアの吸収効果を高めかつ、主電極か
らの多数キャリア（電子）の注入量を高めた構造であ
る。
【００４１】従って、本発明の静電誘導ショットキー短
絡構造を有する静電誘導型半導体素子の構成は以下に示
す通りである。即ち、高抵抗層領域の第１の主表面に形
成された第１の主電極領域と、前記高抵抗層領域の第１
もしくは第２の主表面に形成された第２の主電極領域
と、前記第１の主電極領域の近傍に形成された制御領域
とを具備し、前記制御領域は前記高抵抗層領域内にチャ
ネル領域を形成するとともに第１の主電極領域と第２の
主電極領域間を導通する主電流を該チャネル領域に形成
された電位障壁高さを制御することによって制御する静
電誘導型半導体素子において、第１の主電極領域は相対
的に不純物密度の高い領域と相対的に不純物密度の低い
領域とが互いに分布された構造を具え、かつ第１の主電
極領域に接触する主電極は上記相対的に不純物密度の高
い領域とはオーミック接合を形成して接触し、かつ相対
的に不純物密度の低い領域とはショットキー接合を形成
して接触し、前記制御領域と前記主電極間の相対的に不
純物密度の低い領域は実質的に空乏化されて、前記ショ
ットキー接合の電位障壁高さは前記制御領域の電位によ
って静電誘導効果によって制御可能であることを特徴と
する静電誘導ショットキー短絡構造を有する静電誘導型
半導体素子としての構成を有する。
【００４２】或いはまた、前記第１の主電極領域の内、
相対的に不純物密度の高い領域と相対的に不純物密度の
低い領域とは、互いに同一導電型であり、かつ前記制御
領域とは反対導電型であることを特徴とする静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子とし
ての構成を有する。
【００４３】或いはまた、前記第１の主電極領域の内、
前記相対的に不純物密度の低い領域は前記相対的に不純
物密度の高い領域とは反対導電型であり、かつ前記制御
領域とは同一導電型であることを特徴とする静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子とし
ての構成を有する。
【００４４】或いはまた、前記第１の主電極領域に接触
する電極構造において、前記相対的に不純物密度の低い
領域と接触する部分の電極材料はＡｌ，Ｍｏ，Ｗ，Ｐ
ｔ，Ｔｉ，ＮｉもしくはこれらとＳｉとの合金もしくは
シリサイド層からなることを特徴とする静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子としての
構成を有する。
【００４５】或いはまた、前記第１の主電極領域の内、
前記相対的に不純物密度の高い領域は互いに分割された
分布構造を有することを特徴とする静電誘導ショットキ
ー短絡構造を有する静電誘導型半導体素子としての構成
を有する。
【００４６】或いはまた、前記制御領域は埋込み構造を
有することを特徴とする静電誘導ショットキー短絡構造
を有する静電誘導型半導体素子としての構成を有する。
【００４７】或いはまた、前記制御領域は切込み構造を
有することを特徴とする静電誘導ショットキー短絡構造
を有する静電誘導型半導体素子としての構成を有する。
【００４８】或いはまた、前記制御領域は平面型構造を
有することを特徴とする静電誘導ショットキー短絡構造
を有する静電誘導型半導体素子としての構成を有する。
【００４９】或いはまた、前記静電誘導型半導体素子は
静電誘導サイリスタであることを特徴とする静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子とし
ての構成を有する。
【００５０】或いはまた、前記静電誘導型半導体素子は
静電誘導トランジスタであることを特徴とする静電誘導
ショットキー短絡構造を有する静電誘導型半導体素子と
しての構成を有する。
【００５１】
【作用】静電誘導サイリスタを例として、従来構造と比
較しながら本発明による静電誘導主電極短絡構造を有す
る静電誘導型半導体素子の動作原理を説明する。
【００５２】図２７乃至図３４は本発明の静電誘導ショ
ットキー（カソード）短絡構造を有する静電誘導サイリ
スタの動作原理を説明するための図であって、図２７は
後述する図１に図示する実施例１と同様の構造例である
が、カソード電極７ａが一部ｎ型領域１０にも接触して
いる例である。静電誘導ショットキーカソード短絡と分
布型カソード構造を組み合わせた形状となっている。図
２８乃至図３１はそれぞれオン期間（ｔ0 期間）、蓄積
期間（ｔ1 期間）、下降期間（ｔ2 期間）、テイル期間
（ｔ3 期間）におけるキャリアの動きを説明する図であ
る。また図３２乃至図３４はカソード近傍における構造
と対応するポテンシャル分布の模式図であって正孔がカ
ソード電極に抜けやすい構造であること及びショットキ
ー障壁高さを制御領域の電位によって静電誘導効果によ
って制御可能であることを示している。
【００５３】本発明の動作原理を説明する図１７乃至図
２０は従来構造の動作原理を説明した図２８乃至図３１
にそれぞれ対応している。
【００５４】従来構造と比較すると分布型カソード構造
と静電誘導ショットキー短絡の効果により、本発明の方
が高速化され、またターンオフ時ゲートピーク電流値Ｉ
GPも低減化され、かつターンオフ時ゲート引き抜き電荷
量も小さい。更にまた、ターンオン時にはショットキー
障壁高さが低下するため主電極であるカソード電極から
の多数キャリア（電子）の注入量も増大し、ターンオン
遅延時間（ｔd ）、ターンオン立上り時間（ｔf ）を低
減化し、かつオン電圧ＶT を低下させる作用がある。
【００５５】図２８と図４１を比較すると、オン期間
（ｔ0 期間）におけるキャリアの動きに大きな差がある
ことがわかる。本発明においてはカソード電極（７ａ，
７ａ′）がｎエピタキシャル層とショットキー接合を形
成し、かつｎ+ カソード領域にも接触しているため、オ
ン状態における正孔電流はｎ+ カソード領域のみなら
ず、相対的に不純物密度の低いｎエピタキシャル層のシ
ョットキー接合部分を介してカソード電極に流入する。
この時、ショットキー接合界面に少数キャリアが蓄積さ
れやすいことから、ショットキー障壁が引き下げられ
る。更にゲートの電位によってショットキー障壁高さが
引き下げられるため、多数キャリアの注入が主電極から
起こる。オン状態では正孔電流はこの相対的に不純物密
度の低いｎエピタキシャル層のショットキー接合部分を
介して実質的にカソード電極に流れやすい。同時にカソ
ード領域のみならずショットキー障壁をこえて電子も注
入されやすい。
【００５６】本発明の動作上、特徴的な点はオン期間の
他に更に図２９の蓄積期間（ｔ1 期間）のキャリアの動
きに現われている。ゲート−カソード間に逆バイアスが
印加されると、ゲートのポテンシャル（電位）が上昇
し、チャネルの電位障壁高さが上昇するとともに低下さ
れていたショットキー障壁高さが増加する。これに伴な
い、ショットキー接合からの電子注入量は減少し、ゲー
トから正孔が引き抜かれるが、その成分は主としてアノ
ードからの正孔電流ｉｈａによるＱｈａのみとなる。ゲ
ート領域近傍及びゲート−カソード間のｎエピタキシャ
ル層（１０）内に分布された正孔による正孔電流ｉｈｂ
の成分によるＱｈｂの内、一部分はゲート領域から引き
抜かれるが、主としてｉｈｂはショットキー短絡領域１
５及びｎ型領域１０を介してカソード電極に流入するこ
とから、ゲート引き抜き電荷とはならない。これは後述
する正孔に対するポテンシャル分布から明らかなように
カソード近傍の正孔はｎエピタキシャル層に対して形成
されたショットキー短絡領域からカソード電極に抜けや
すいからである。尚、ｉｅ成分については従来例と同様
である。
【００５７】従って、従来構造では図４２に示す如く、
ゲート引き抜き電流はｉｈａ＋ｉｈｂ＋ｉｅであり、ゲ
ート引き抜き電荷量はＱｈａ＋Ｑｈｂ＋Ｑｅであったの
に対して、本発明では、それぞれｉｈａ−ｉｈｂ＋ｉ
ｅ，Ｑｈａ−Ｑｈｂ＋Ｑｅとなる。ショットキー短絡領
域１５を設定しない単なる分布型主電極構造と比較して
もゲート引き抜き電荷量は低減化され、ショットキー接
合で介する電子注入量の制御性が高い。
【００５８】本発明の静電誘導ショットキー短絡構造の
導入によって、ターンオフ時ゲート引き抜き電荷量は従
来例に比較して相当程度低減化されている。
【００５９】図３０及び図３１に示した下降期間（ｔ2
期間）及びテイル期間（ｔ3 期間）の動作においてもｎ
型領域１０内の正孔はＳＩショットキー短絡領域１５に
蓄積されやすいため、主としてショットキー短絡領域を
介してカソード電極（７ａ，７ａ′）に抜けやすい。
【００６０】図３２乃至図３４は本発明の静電誘導（Ｓ
Ｉ）カソード短絡構造を有するＳＩサイリスタのカソー
ド近傍の構造と対応するポテンシャル分布を模式的に示
した図である。Ａ−Ａ´線及びＢ−Ｂ´線に沿って、そ
れぞれ破線及び実線にてポテンシャル分布を示してい
る。ショットキーカソード短絡領域１５の前面には正孔
に対する電位障壁高さが最も高いイントリンシックカソ
ード点Ｋ* が存在し、ゲート−ゲート間のチャネル領域
にはイントリンシックゲート点Ｇ* が存在して、それぞ
れ正孔及び電子の流れを制御している。更にショットキ
ー接合部にはショットキー障壁による電位障壁が存在
し、正孔の蓄積とともにその高さが低下して電子の注入
を引き起こす。図３３は順方向ゲートバイアスによって
ショットキー障壁高さが静電誘導効果によって徐々に低
下する様子を示している。ショットキー障壁高さの低下
とともに電子注入量が増加する。また蓄積された正孔は
カソード電極側に抜けやすくなる。図３４は反対に、オ
ン状態から逆方向ゲートバイアスを印加してターンオフ
に移向する状態を示している。ゲート逆方向バイアスの
上昇とともにＧ* 点の電位が上昇し、ショットキー障壁
高さも静電誘導効果によって上昇し、電子注入が停止す
る。また正孔もカソード側に抜ける。ポテンシャル分布
より明らかなように正孔はカソード電極とｎエピタキシ
ャル層のショットキー界面に蓄積されやすいことから、
ターンオフ時のｉｈｂ成分は主としてショットキー接合
を介してカソード電極に流入しやすい。このためＱｈｂ
成分がターンオフ時ゲート引き抜き電荷から低減化され
る。
【００６１】静電誘導（ＳＩ）ショットキー短絡構造が
形成される領域には、正孔を積極的に蓄積させて、その
蓄積によってショットキー障壁高さが低下する。同時に
ゲートの静電誘導効果によってもショットキー障壁高さ
が低下する。それによって、カソード電極７ａ′からの
電子注入が引き起こされる。ゲート領域４はショットキ
ー接合部の電位障壁制御が効率良く行なえるようにする
ために、ショットキー接合領域近傍に配置されることが
望ましい。即ち、ＳＩショットキー短絡領域１５とゲー
ト領域４間のｎ型領域１０は実質的に空乏化されゲート
領域４のゲート電位変化によって、静電誘導的にショッ
トキー障壁の高さが制御される。電子注入はショットキ
ー接合部分だけではなくもちろんｎ+ カソード領域１１
からも引き起こされる。従って、本発明のＳＩショット
キー短絡構造を有する静電誘導型素子では、ＳＩショッ
トキー短絡部分からも電子注入が引き起こされる分だけ
オン状態において、電子を余分に導通させることができ
る。このことからターンオン遅延時間、ターンオン立上
り時間を低減化でき、またオン電圧も低くなる。一方、
ターンオフ時においては、正孔はゲート領域４及びＳＩ
ショットキー短絡領域１５から引き抜かれる。またカソ
ード電極（７ａ，７ａ′）がｎ型領域１０と直接的に接
触している領域からも引き抜かれやすい。ＳＩショット
キー部分のショットキー障壁高さは、正孔がカソード電
極に吸収されればされるほど、その高さも上昇し、電子
の注入を阻止しやすくなるという特徴もある。
【００６２】
【実施例１】図１は本発明の第１の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。１はｎ- 高抵抗層、３は
ｐ+アノード領域、４はｐ+ ゲート領域、７ａはカソー
ド電極であってショットキー電極ともなり、７ａ′もシ
ョットキーカソード電極であって、ｎ型半導体領域１０
との間に静電誘導ショットキー短絡領域１５を形成して
いる。１１はｎ+ カソード領域である。１０は上述の如
くｎ型領域であるが、これはエピタキシャル成長等によ
り形成されている。Ｋ* はイントリンシックカソード点
と呼ばれる点であって、ＳＩショットキー短絡領域１５
に蓄積される正孔に対して電位障壁高さの最も高い点で
ある。Ｇ* はｐ+ ゲート領域４に挟まれたチャネル部分
の電子に対する電位障壁高さの最高点であり、イントリ
ンシックゲート点と呼ばれる。図１の実施例において
は、カソード電極は７ａとショットキーカソード電極７
ａ′に別々の領域として形成されているが、必ずしもこ
のような別々の領域として形成されなくてもよい。７
ａ′はｎ型領域１０との間に比較的高いショットキー障
壁を形成するのに都合の良い材料が選択される。例え
ば、Ｍｏ，Ｗｉ，Ｔｉ，Ｐｔ等の高融点金属もしくはこ
れらとＳｉとの合金もしくはシリサイドでもよい。７ａ
はｎ+ カソード領域１１とオーテックコンタクト（オー
ム性接触）を形成する金属であって、例えばＡｌによっ
て形成する。
【００６３】図１の構造例から明らかなように、ＳＩシ
ョットキー短絡領域１５はショットキーカソード電極７
ａ′とｎ型半導体領域１０との間の界面領域であり、実
質的には数１０００Å以下の極めて薄い領域である。Ｓ
Ｉショットキー短絡領域１５は望ましくは、ｎ+ カソー
ド領域１１は挟まれて、ｎ+ （１１）ｎ（１０）接合部
分に広がる空乏層によって、取り囲まれているとよい。
正孔はＳＩショットキー短絡領域１５に蓄積されやす
く、ゲート電位の静電誘導効果によって、ショットキー
カソード電極７ａ′からＳＩショットキー障壁を越え
て、電子の注入を引き起こしやすい構成となっている。
同時に蓄積された正孔はショットキーカソード電極７
ａ′に抜けやすい。従って、ターンオフ時のゲート引き
抜き電荷量は低減化され、一方オン状態の電子注入量は
増大化されている。
【００６４】図１の例ではＳＩショットキー短絡領域１
５は埋込みｐ+ ゲート領域４の上部のみに形成されてい
るが、これに限られるわけではなくチャネル領域の上部
に形成されていてもよいことはもちろんである。更にま
たｎ+ カソード領域１１の間隔を狭めて、ＳＩショット
キー短絡領域１５の相対的な面積を変化させてもよいこ
とはもちろんである。例えば、試作結果により、カソー
ド領域の面積ＳK と短 値が３０％程度以下が望ましいこともわかっている。
【００６５】図１の例ではカソード電極７ａ，ショット
キーカソード電極７ａ′は、別々の電極材料にて形成す
る例を示したが、製造面の容易さからは同一の電極材料
にて形成してもよいことはもちろんである。
【００６６】
【実施例２】図２は本発明の第２の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図２の構造的特徴は埋込
みゲート領域４に対してｎ+ カソード領域１１が分布し
て配置された分布カソード構造を有する点である。ＳＩ
ショットキー短絡領域１５はｎ+ カソード領域１１に挟
まれて配置されている。またカソード電極７ａは同一の
電極材料で形成されている。
【００６７】
【実施例３】図３は本発明の第３の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図１に示した実施例１で
はＳＩサイリスタのセグメントの横断方向にチャネルを
２個有し、ＳＩショットキー短絡構造はセグメントの長
手方向にストライプ形状に形成されていたのに対して、
図３に示した実施例３はチャネルはＳＩサイリスタのセ
グメントの横断方向に形成され、かつＳＩショットキー
短絡構造もｐ+ 埋込みゲート領域４の上方向のカソード
面にセグメントの横断方向に形成されている。実施例３
はマルチチャネル構造の例である。ｎ+ カソード領域１
１はチャネル領域の上方向のカソード面に形成されてい
る。
【００６８】図３の例ではカソード電極はショットキー
電極としての７ａ′とｎ+ カソード領域１１に対するオ
ーシック電極としての７ａの互いに接触した２つの材料
から形成されている。Ｋ* はイントリンシックカソード
点、Ｇ* はイントリンシックゲート点である。
【００６９】
【実施例４】図４は本発明の第４の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。構造的特徴はショットキ
ーカソード電極７ａ′を段差形状に形成し、これらのシ
ョットキーカソード電極７ａ′に挟まれた領域にｎ+ カ
ソード領域１１を形成している点である。図４の実施例
４では図１に示した実施例１と同様にＳＩサイリスタの
カソードセグメントにおいて、横断方向の断面構造図を
示しており、ｎ+ カソード領域１１はセグメントの長手
方向に２本ストライプ状に形成され、同時にショットキ
ーカソード電極７ａ′もセグメントの両端部分と中央部
分にｎ+ カソード領域１１を挟むようにしてストライプ
形状に配置されている。ショットキー接合（７ａ′−
ｎ）によってｎ型領域１０内に広がる空乏層はｎ+ カソ
ード領域１１を取り囲むように形成される。ショットキ
ーカソード電極７ａ′の前面にイントリンシックカソー
ド点Ｋ* が形成される。ショットキーカソード電極７
ａ′近傍には正孔が蓄積されやすいことから、ｐ+ ゲー
ト領域４の電位変化に伴なって、静電誘導的にショット
キー障壁高さが変化してショットキーカソード電極７
ａ′部分からも電子の注入を引き起こす。一方、ショッ
トキーカソード電極７ａ′近傍の正孔はショットキーカ
ソード電極７ａ′に吸収され従ってｎ+ カソード領域１
１と接触するカソード電極７ａに吸収される。
【００７０】
【実施例５】図５は本発明の第５の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図５の構造的特徴は従来
構造の製造プロセスと互換性の良好な構造となっている
点である。即ち、従来の埋込みゲートＳＩサイリスタに
おいてはカソード領域１１をセグメント全面に形成する
のに対して、図５の構造では、ｎ+ カソード領域１１を
セグメントに全面形成後、ドライエッチ等により、ｎ+
カソード領域１１とほぼ同じ厚さ分、所定の幅だけエッ
チングし除去後、エッチングで除去された領域上にのみ
選択的にシリサイド等のショットキーカソード電極７
ａ′をＣＶＤ等により形成している。最終的にはカソー
ド面をほぼ平坦化し、ｎ+ カソード領域１１に対するオ
ーミック用のカソード電極７ａを形成している。ショッ
トキーカソード電極７ａ′の幅は埋込みゲート領域４の
幅とほぼ等しく設定して、ゲート領域４の電位変化によ
るショットキー障壁高さの静電誘導効果による電位障壁
高さの制御性を良好にしている。
【００７１】
【実施例６】図６は本発明の第６の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図６の構造的特徴は、実
施例５の構造よりも更にショットキーカソード電極７
ａ′をゲート領域４に近付けて形成して、ゲート領域４
の電位によるショットキー障壁高さの制御性を高めてい
る点にある。即ち、図６では、ｎ+ カソード領域１１を
カソードセグメント全面に形成後所定の幅だけドライエ
ッチング等でエッチングする際にエッチング深さをｎ+
カソード領域４の厚さ分よりも深くエッチングして、そ
のエッチング溝の底部にショットキーカソード電極７
ａ′を形成している。最終的にはｎ+ カソード領域１１
に対するオーシック用のカソード電極７ａを形成してい
る。イントリンシックカソード点Ｋ* の電位をｐ+ ゲー
ト領域４の電位により制御して、ショットキー障壁高さ
の制御性を良好にしている。ショットキーカソード電極
７ａ′の材料としてはＭｏ，Ｔｉ，Ｗ，Ｐｔもしくはこ
れらとＳｉとの合金もしくはシリサイド等が望ましい
が、カソード電極７ａと同一材料のＡｌであってもよ
い。
【００７２】
【実施例７】図７は本発明の第７の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図７の構造的特徴は、ｎ
+ カソード領域１１に挟まれたｎ型領域１０の表面層部
分に浅くショットキー障壁高さの調整用のためのｐ- 層
１６を設けた点である。ショットキー障壁高さはカソー
ド電極７ａの電極材料と半導体側の導電型及び不純物密
度により決定されるため、ｐ- 層１６をショットキーポ
テンシャルの及ぶ範囲程度まで浅く形成することによっ
て、ショットキー障壁の高さを調整することができる。
【００７３】
【実施例８】図８は本発明の第８の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図８の構造的特徴は、従
来型の埋込みゲートＳＩサイリスタと同等の形状のｎ+
カソード領域１１の周辺部分に対して、静電誘導ショッ
トキーカソード領域を形成して、ｎ+ カソード領域１１
とＳＩショットキー短絡構造とを組み合わせて形成した
点にある。即ち、図８においてはｎ+ カソード領域１１
の周辺部分にショットキー接合（７ａ−ｐ- （１６））
が形成されている。ｐ- 層１６はショットキー障壁高さ
の調整用であって、図７の実施例７と同様の層である。
ショットキー障壁高さはｐ+ 埋込み層４のゲート電位に
より制御性良く変化することができる。上記ｐ- 層１６
を所定の間隔で配置してｎ+ カソード領域１１に対する
ＳＩショットキー接合の相対的な短絡率を変化させてＳ
Ｉショットキー短絡の効果を調整することもできる。
【００７４】
【実施例９】図９は本発明の第９の実施例としての静電
誘導ショットキー短絡構造を有する静電誘導型半導体素
子の模式的断面構造図である。図９の構造的特徴は、陽
極化成法等の技術によって、ｎ+ カソード領域１１を埋
込みゲート領域４に挟まれたチャネル領域近傍まで図示
の如く三角形もしくは更に鋭角形状に形成して短チャネ
ル化を図るとともに、カソードセグメントのｎ型領域１
０の表面層にはショットキー障壁高さ調整用のｐ- 層１
６を形成した点である。電子の注入は鋭角形状のｎ+ カ
ソード領域１１の先端部分と、及び７ａ−ｐ- （１６）
からなるショットキー接触部分とから生ずることは前述
の各実施例と同様である。
【００７５】
【実施例１０】図１０は本発明の第１０の実施例として
の静電誘導ショットキー短絡構造を有する静電誘導型半
導体素子の模式的断面構造図である。図１０の構造的特
徴はＳＩサイリスタのセグメント内にｎ+ カソード領域
１１が分布カソード構造として配置されるとともに、こ
れらの分布カソード領域１１が全体としてウエル構造の
ｐ- 層１６内に形成されている点である。ｐ- 層１６全
体の電位がｐ+ ゲート領域４の電位によって制御される
ことから、ＳＩショットキー障壁高さの制御がゲート領
域４の電位によって行なわれる。ｐ- 層１６はＳＩショ
ットキー障壁の高さの調整用としての役割があることは
前述の実施例と同様である。
【００７６】
【実施例１１】図１１は本発明の第１１の実施例として
の静電誘導ショットキー短絡構造を有する静電誘導型半
導体素子の模式的断面構造図である。図１１の構造的特
徴は、図６に示した実施例６に比べて、更に深くドライ
エッチングを行ない、溝の底部においてショットキーカ
ソード電極７ａ′を形成してゲート領域４の電位による
ショットキー障壁高さの制御性を更に良好にした点と、
ｐ+ 埋込み層４とｎ+ カソード１１間のエピタキシャル
層をｎ型層からｐ- 層１７に変更した点である。ｐ- 層
１７とすることによりショットキー障壁の高さを調整す
るとともに、ｎ+カソード領域及びＳＩショットキー接
合部（７ａ′−ｐ- （１７））１１からの電子注入量制
御においてノーマリオフ特性を実現している。
【００７７】
【実施例１２】図１２は本発明の第１２の実施例として
の静電誘導ショットキー短絡構造を有する静電誘導型半
導体素子の模式的断面構造図及び上面図である。図１２
は単位セグメント部分を表わしている。ｐ+ 領域３はア
ノード領域であるため、図１２の構造は静電誘導サイリ
スタに対応している。もしも領域３がｎ+ 領域となれば
静電誘導トランジスタとなる。以下サイリスタを例に説
明する。図１２において、１はｎ- 高抵抗層、４はｐ+
埋込みゲート領域、５はチャネル領域、７ａ、７ｂ、７
ｃはそれぞれカソード電極、ゲート電極、アノード電極
である。１０はｎ型領域であって、エピタキシャル成長
等にて形成される。１１はｎ+ カソード領域であり、１
５はショットキーカソード短絡領域である。本実施例１
２の構造的特徴は、カソード電極７ａがｎ+ カソード領
域１１のみならずショットキーカソード短絡領域１５に
対してもカソード領域１１の周辺部においてショットキ
ー接触していることである。ｎ+ カソード領域１１とシ
ョットキーカソード短絡領域１５はカソード電極７ａに
よって短絡されている。カソード電極７ａの材料として
はＡｌ，Ａｌ−Ｓｉ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｎｉもし
くはこれらの合金層或いはシリサイド層である。カソー
ド電極７ａはｎ+ カソード領域１１に対してはオーム性
接触となっているが、ショットキーカソード短絡領域１
５に対しては非オーム性接触、即ちショットキー接触と
なっている。ｎ型領域１０内に分布する正孔がｎ型領域
１０とカソード電極１１とのショットキー接合界面に蓄
積されやすいように、ｎ+ （１１）とｎ（１０）に不純
物密度差が設定され更に、またショットキーカソード短
絡領域１５に吸収されやすい構造となっている。上面図
から明らかなように、ｎ+ カソード領域１１はストライ
プ状に形成されているが、周辺部分が相対的に不純物密
度の低いｎ型領域１０となっており、ｎ+ （１１）ｎ
（１０）の分布カソード領域に対して、カソード電極７
ａが両者に接触して、分布カソード電極構造を形成し、
更にまたカソード電極７ａはショットキーカソード短絡
領域１５とｎ+ カソード領域（１１）を短絡している。
【００７８】上記ｎ型領域10は、正孔が蓄積されやすい
領域であればよく、ｐ+ ゲート領域４よりは相対的に不
純物密度が低いｐ- 領域として形成されていてもよい。
この場合にもカソード電極７ａとの接触はショットキー
接触となる。
【００７９】またショットキーカソード短絡領域１５と
ゲート領域４間の空乏化された領域には静電誘導効果に
よって高さが制御される電位障壁が形成されてゲート領
域４とショットキーカソード短絡領域１５との導通キャ
リア（正孔）の流れが制御されていることも図３２乃至
図３４のポテンシャル分布から明らかである。
【００８０】即ち、ショットキーカソード短絡領域１５
はｎ+ カソード領域１１と短絡されるとともに、ｎ+ カ
ソード領域１１で挟まれたｎ型領域１０には、ｎ+ （１
１）ｎ（１０）接合による拡散電位によって空乏層が広
がる。この空乏層が互いにつながって、ショットキーカ
ソード短絡領域１５の前面には正孔に対する電位障壁が
形成されている。この電位障壁高さが最も高いイントリ
ンシックカソード点Ｋ* の位置は図１２中に模式的に示
されている。図３２乃至図３４に図示した正孔に対する
ポテンシャル分布からも明らかなようにＫ* よりも表面
側に分布した正孔は効率よくショットキーカソード短絡
領域１５に吸収される。このようなショットキーカソー
ド短絡領域１５を積極的に導入することによって、カソ
ード電極７ａに吸収する正孔の云わばドレイン領域を形
成したことに相当する。静電誘導ショットキー短絡構造
においては、ショットキー障壁の高さはゲートの電位に
よって静電誘導効果によって制御されるため主電極から
の電子注入を引き起こすとともに、その停止も極めて効
率がよい。
【００８１】
【実施例１３】図１３は本発明の第１３の実施例として
の静電誘導ショットキー短絡構造を有する静電誘導型半
導体素子の単位セグメント部分の模式的断面構造図及び
上面図である。図１３は埋込みゲート型ＳＩサイリスタ
に対応している。図１３の構造的特徴はｎ+ カソード領
域１１でｎ型領域１０を挟み、更に挟まれたｎ型領域１
０内にショットキーカソード短絡領域１５を形成し、カ
ソード電極７ａはこのｎ+ 領域１１で挟まれたショット
キーカソード短絡領域１５においてショットキー接触し
ている点である。
【００８２】このような分布型主電極（カソード）構造
においてショットキーカソード短絡構造を導入すること
によって、相対的に不純物密度の低いｎ型領域10内に蓄
積される正孔を効率良くショットキーカソード短絡領域
１５からカソード電極７ａに吸収することができる。上
面図より明らかな如く、ｎ+ カソード領域１１は２本の
ストライプ状に形成されこのストライプに挟まれたｎ型
領域１０内にショットキーカソード短絡領域１５が形成
され、カソード電極７ａはｎ+ （１１）ｎ（１０，１
５）ｎ+ （１１）領域に横断的に接触している。カソー
ド電極７ａはｎ+カソード領域（１１）とはオーム性接
触、ｎ型領域（ショットキーカソード短絡領域１５）と
はショットキー接触となっている。またｎ型領域１０は
ｐ+ ゲート領域４に比べて相対的に不純物密度の低いｐ
- 領域もしくは、ｐ領域として形成されていてもよい。
【００８３】
【実施例１４，１５】図１４及び図１５は本発明の第１
４及び第１５の実施例としての静電誘導ショットキー短
絡構造を有する静電誘導型半導体素子の単位セグメント
部分の模式的断面構造図及び上面図である。
【００８４】図１４及び図１５の構造的特徴は、ｎ+ カ
ソード領域１１の配置パターン及びｎ+ カソード領域１
１で挟まれた静電誘導ショットキー短絡領域１５の配置
パターンにある。即ち、従来例の問題点として説明した
ようにｎ+ カソード領域１１の拡散された領域直下のｐ
+ 埋込みゲート領域４が大きく拡がり、拡散深さにばら
つきを生じ、ゲート−カソード間の耐圧分布にばらつき
を生ずるという問題点を解決するために、ｎ+ カソード
領域１１を小領域に分割してセグメント内に配置し、か
つｎ+ カソード領域１１に挟まれた形状に静電誘導ショ
ットキー短絡領域１５を形成した点である。ｎ+ カソー
ド領域11はチャネル領域５に対応する領域上に分割され
て配置されるため単位セグメント内でのゲート−カソー
ド間の拡散ばらつきは緩和され、耐圧分布も一様とな
る。
【００８５】実施例１４ではストライプ状のカソード領
域と組み合わされている例であり、カソード電極７ａは
このようなｎ+ カソード領域１１とｎ型領域１０からな
る分布カソード領域と静電誘導ショットキー短絡領域１
５に上面図に示す如く接触している。
【００８６】図４の実施例４ではｎ+ カソード領域１１
は小領域に分割されたままであり、ストライプは入って
いない。これらのｎ+ カソード領域１１に挟まれた形状
に静電誘導ショットキー短絡領域１５を形成している。
カソード電極１１はｎ+ （１１）ｎ- （１０，１５）ｎ
+ （１１）ｎ- （１０，１５）…分布カソード短絡領域
に対して横断的に接触している。
【００８７】実施例１４，１５においてもカソード電極
７ａとｎ+ カソード領域１１はオーム性接触、ｎ型領域
１０（ＳＩショットキーカソード短絡領域１５）とは非
オーム性接触即ちショットキー接触となっている。更に
また、ｎ型領域１０はｐ- 領域もしくはｐ領域として形
成されていてもよい。要はこのような相対的に不純物密
度の低いｎ型領域かＳＩショットキー短絡領域１５に正
孔が蓄積され、カソード電極７ａに吸収されやすい構造
となっていればよい。
【００８８】尚、静電誘導（ＳＩ）ショットキー短絡構
造が実現されていることは前述の実施例１〜１３と同様
である。即ち、ＳＩショットキー短絡領域１５はｎ+ カ
ソード領域１１と短絡されるとともに、ｎ+ カソード領
域１１で挟まれたｎ型領域１０には、ｎ+ （１１）ｎ
（１０）接合による拡散電位によって空乏層が広がる。
この空乏層が互いにつながって、ＳＩショットキーカソ
ード短絡領域１５の前面には正孔に対する電位障壁が形
成されている。この電位障壁高さが最も高い位置がイン
トリンシックカソード点Ｋ* であり、Ｋ* の位置は図１
４，１５中に模式的に示されている。図３２乃至図３４
に図示した正孔に対するポテンシャル分布からも明らか
なようにＫ* よりも表面側に分布した正孔は効率よくＳ
Ｉショットキーカソード短絡領域１５に吸収される。こ
のようなショットキーカソード短絡領域１５を積極的に
導入することによって、カソード電極７ａに吸収する正
孔の云わばドレイン領域を形成したことに相当する。更
にＳＩショットキー短絡構造ではショットキー障壁の高
さは制御領域（ゲート）の電位によって静電誘導効果に
よって制御される。従って、主電極（カソード，ソー
ス）からの電子注入をショットキー接合を介して発生さ
せることができる。またゲートに逆バイアスを印加すれ
ば、ショットキー注入を停止させることも容易に可能で
ある。
【００８９】
【実施例１６，１７】図１６及び図１７は本発明の第１
６及び第１７の実施例としての静電誘導ショットキー短
絡構造を有する静電誘導型半導体素子の単位セグメント
部分の模式的断面構造図である。埋込みゲート型ＳＩサ
イリスタの例であり、ｎ+ カソード領域１１は実施例１
４，１５と同様に小領域に分割されまた静電誘導効果を
利用するショットキー短絡領域１５はカソード領域１１
に挟まれて配置されている。本発明の静電誘導ショット
キーカソード短絡構造は短絡構造を有しない分布型主電
極構造と比べても更にゲート引き抜き電荷量の低減効果
があり、ターンオフ時間の内、蓄積時間ｔs と下降時間
ｔf の和からなるターンオフ時間ｔgqが低減される構造
である。しかし、サイリスタ構造特有のテイル時間ｔ
tailに対しては分布型主電極（カソード）構造だけでは
低減することは難しい。従って、実施例１６では静電誘
導ショットキーカソード短絡構造とライフタイム制御と
を組み合わせて実施した例に対応している。ライフタイ
ム制御としてはプロトン照射、電子線照射、γ線照射等
の方法もしくは重金属拡散を行なう。図１６において
（×）印はプロトン照射の場合の望ましい欠陥領域の形
成位置を示している。例えば、ｐ+ アノード領域３の厚
さを約５μｍとして、アノード面から約１５μｍの位置
に形成している。ｐ+ アノード領域３の近傍に形成する
ことによって、電子のライムタイムを有効に制御してテ
イル時間の低減化を図っている。
【００９０】一方、図１７に示した実施例１７では静電
誘導ショットキーカソード短絡構造と静電誘導アノード
短絡構造を組み合わせた実施例である。６はｎ+ 短絡層
である。図１７のアノード短絡構造は静電誘導効果を利
用したアノード短絡構造でありＳＩアノードショート構
造となっている。静電誘導ショットキーカソード短絡構
造とＳＩアノードショート構造を組み合わせることによ
って、ターンオフ時間ｔgqの低減とともにテイル時間ｔ
tailを低減することができる。実施例１７において更に
ライフタイム制御を実施してもよいことはもちろんであ
る。
【００９１】実施例１６，１７においてもショットキー
カソード短絡領域１５の前面には静電誘導効果によって
制御可能な電位障壁が形成され、ショットキーカソード
短絡領域１５はカソード電極７ａに吸収する正孔のドレ
インとなっている。またショットキー障壁高さによって
主電極７ａからの電子注入量が制御されている。
【００９２】
【実施例１８，１９，２０】図１８，図１９及び図２０
は本発明の第１８，第１９，及び第２０の実施例として
の静電誘導ショットキー短絡構造を有する静電誘導型半
導体素子の単位セグメント部分の模式的断面構造図及び
上面図である。実施例１８〜２０はいずれも切込みゲー
ト構造を有するＳＩサイリスタに対応しており、それぞ
れ静電誘導ショットキーカソード短絡構造に特徴を有す
る。
【００９３】実施例１８では図１８から明らかな如く、
ｎ+ カソード領域１１がストライプ状に形成され、カソ
ード電極７ａはｎ+ （１１）ｎ（１０，１５）からなる
分布カソード領域及びｎ+ カソード領域１１に挟まれた
静電誘導ショットキーカソード短絡領域１５に対して横
断的に接触している。
【００９４】実施例１９では図１９から明らかな如くｎ
+ カソード領域１１は小領域に分割されて配置され、カ
ソード電極７ａはｎ+ （１１）ｎ（１０）分布カソード
領域及びｎ+ カソード領域１１に挟まれた静電誘導ショ
ットキーカソード短絡領域１５に横断的に接触してい
る。
【００９５】実施例２０では図２０から明らかな如く、
ｎ+ カソード領域１１は分割されたストライプ状に形成
され、かつこれらの領域に挟まれたｎ領域１０を有し、
更にｎ領域１０内にはショットキーカソード短絡領域１
５が形成され、カソード電極７ａはｎ+ （１１）ｎ（１
０）分布カソード領域及びｎ+ （１１）ｎ- ／ｐ- （１
５）ｎ+ （１１）ＳＩショットキーカソード短絡領域
（１５）に対して横断的に接触している。ｎ+ カソード
領域１１に挟まれたＳＩショットキー短絡領域（１５）
から正孔がカソード電極７ａに効率的に吸収されやすい
構造となっている。また同時にカソード電極７ａからシ
ョットキー接合を介して電子が注入されやすい構造であ
る。
【００９６】実施例１８〜２０はいずれもＳＩサイリス
タを例としているが、ｐ+ アノード領域３の代わりにｎ
+ ドレイン領域となれば切込みゲート構造のＳＩＴを形
成することができる。
【００９７】カソード電極７ａはｎ+ カソード領域１１
とはオーム性接触、ＳＩショットキー短絡領域１５とは
非オーム性接触即ちショットキー接触を形成している。
ｎ型領域10はｐ+ ゲート領域４に比べて相対的に不純物
密度の低いｐ- 領域もしくはｐ領域として形成されてい
てもよい。
【００９８】実施例１８〜２０のショットキーカソード
短絡領域１５の前面にはイントリンシックカソード点Ｋ
* において電位障壁高さのピークが存在し、流れる正孔
電流を制御している。Ｋ* 点より表面側の正孔は効率良
くショットキーカソード短絡領域１５に吸収される構造
となっている。
【００９９】
【実施例２１，２２】図２１及び図２２は本発明の第２
１及び第２２の実施例としての静電誘導ショットキー短
絡構造を有する静電誘導型半導体素子の主電極近傍の模
式的断面構造図である。実施例２１及び２２はいずれも
平面ゲート構造（プレーナゲート構造）の静電誘導型半
導体素子に対応している。サイリスタもしくはトランジ
スタとして形成することができるが、ここではサイリス
タを例として説明する。
【０１００】図２１の実施例２１ではｎ+ カソード領域
１１は２本のストライプ状に形成されまたショットキー
カソード短絡領域１５がｎ+ カソード領域１１に挟まれ
て形成されている。カソード電極７ａはｎ+ カソード領
域１１のみならず、ショットキーカソード短絡領域１５
に対しても接触している。即ちｎ+ （１１）ｎ- ／ｐ-
（１５）ｎ+ （１１）からなる静電誘導ショットキーカ
ソード短絡構造に対してカソード電極７ａは横断的に接
触している。ｎ- ／ｐ- 領域１０ａ内に分布する正孔は
主としてｎ+ カソード領域１１で挟まれたショットキー
カソード短絡領域１５からカソード電極７ａに吸収され
やすい構造である。一方、図２２の実施例２２はｎ+ カ
ソード領域１１は１本のストライプ状に形成され、カソ
ード電極７ａはｎ+ カソード領域１１のみならず周辺の
ｎ- ／ｐ- 領域（１０ａ，１５）に対してもショットキ
ー接触している。またｎ+ カソード領域１１内には島状
にｐ+ カソード短絡領域１５が形成されている。図２３
は図２２に示した実施例２２の単位チャネル部分の模式
的上面図である。ストライプ状のｎ+ カソード領域１１
及び島状のショットキーカソード短絡領域１５及びｎ-
／ｐ- 領域１０ａに対してカソード電極７ａが横断的に
接触している様子を示している。
【０１０１】
【実施例２３，２４，２５】本発明の静電誘導主電極短
絡構造はｎ+ カソード領域１１及びｎ+ カソード領域に
挟まれたＳＩショットキーカソード短絡領域１５の配置
パターンによって各種の変形例が可能である点は平面ゲ
ート構造においても同様である。図２４乃至図２６はこ
のようなカソード領域１１の配置の実施例を示す上面図
である。即ち、図２４は本発明の第２３の実施例であっ
て、プレーナ構造の単位チャネル内においてｎ+ カソー
ド領域１１を小領域に分割して配置し、かつ該カソード
領域１１内に島状にＳＩショットキーカソード短絡領域
１５を配置している。カソード電極７ａはｎ+ （１１）
ｎ- ／ｐ- （１０ａ）カソード分布構造及びｎ+ （１
１）ｎ- ／ｐ- （１５）ｎ+ （１１）ＳＩショットキー
カソード短絡構造に対して全体を覆うようにして接触し
た例である。図２５は本発明の第２４の実施例であっ
て、同じくプレーナ構造において、複数のチャネル内に
配置されたｎ+ カソード領域１１及びその中のＳＩショ
ットキーカソード短絡領域１５に対してカソード電極７
ａが横断的に接触するとともに、ｎ+ カソード領域１１
の周辺部分のｎ- ／ｐ- 領域１０ａに対してもショット
キー接触した例である。更に図２６は図２５よりも更に
カソード電極７ａのストライプ幅を広く設定し、ｎ+ カ
ソード領域１１及びＳＩショットキーカソード短絡領域
１５全体を覆うように形成した実施例２５である。この
ように配置し、構成することによって、ｎ- ／ｐ- 領域
１０ａ内に分布する正孔の吸収効果を高めることがで
き、また主電極７ａからのショットキー接合を介する電
子注入量を静電誘導効果によって制御することができ
る。
【０１０２】図１に示した実施例１と図３９に示した従
来構造の比較結果を以下に述べる。均一なカソード電極
構造を有する従来構造に比べ本発明の静電誘導ショット
キー短絡構造によればターンオン時間ｔgtを低減化し、
オン電圧ＶT を低減化することができるとともに、ゲー
トピーク電流値ＩGpの低減化、ターオフゲインＧOFFの
増大化、蓄積時間ｔs の低減化、下降時間ｔf の低減
化、従ってターンオフ時間ｔgq（＝ｔs ＋ｔf ）の低減
化、ターンオフスイッチングエネルギーＥOFF （ｍＪ／
パルス）の低減化が実現される。
【０１０３】特にショットキーカソード短絡領域１５近
傍の拡散電位により生ずる電界によりゲート領域４とカ
ソード領域１１間に分布する正孔を効率良く主電極であ
るカソード電極７ａに吸収することができるため、ゲー
ト引き抜き電荷量Ｑの低減が著しい。その分だけ、ゲー
ト駆動回路の負担が低減され、ｔ型軽量化を図ることが
できる。
【０１０４】ゲート引き抜き電荷量Ｑ（μＣ）を比較す
ると本発明の実施例１では、従来例に比較して約１／３
以下となる。
【０１０５】図１に示した実施例１の構造例の素子と、
図３９に示した従来構造の素子に対して所定の条件にて
γ線照射を行ないライフライム制御を実施した素子との
ターンオフスイッチングを比較すると、従来構造に対し
てγ線照射によるライフタイム制御を実施した場合と比
較しても、本発明の静電誘導カソード短絡構造を有する
ＳＩサイリスタはより高速化されかつＱが小さく、低損
失という優れた性能を示す。
【０１０６】従来例との順方向電流−電圧特性の比較を
行なうと、従来例と比較して低電流域で順方向電圧降下
（オン電圧）ＶT はＳＩショットキー短絡部からの電子
注入によって、低減化され大電流域においてもＶT は低
くなる。従って、本発明の静電誘導ショットキー短絡構
造を有するＳＩサイリスタではサージ耐量が高い。
【０１０７】静電誘導ショットキーカソード短絡構造に
おけるｎ+ カソード領域と静電誘導ショットキー短絡領
域とのカソード電極による短絡率とオン電圧との関係を
比較すると、短絡率を３０％以下に抑えればオン電圧Ｖ
T の急激な上昇は抑制されている。
【０１０８】本発明の実施例は上記実施例１〜２５に限
定されるものではなく、様々な変形が可能である。例え
ばｎ+ カソード領域１１内にカソード電極７ａとの界面
部分に浅くｐ領域をチャネル構造を介することなく形成
してもよい。このｐ領域の効果としては、ｎ+ カソード
領域１１内に分布された正孔を吸収する点にある。この
浅いｐ領域は例えばＡｌ−Ｓｉのシンターリングに伴な
い、数１０Å程度の浅い層として形成することもでき
る。この構造と上記ＳＩショットキーカソード短絡構造
を併用してもよい。本発明の実施例においてｎ型領域１
０をｐ- もしくはｐ領域としてもよいことを既に述べた
が、この場合、上記の浅いｐ領域は上記ｎ型領域（或い
はｐ- もしくはｐ領域）１０と接触しないようにｎ+ カ
ソード領域１１によって取囲まれているか電位障壁によ
り囲まれていることが望ましい。
【０１０９】本発明の静電誘導ショットキー短絡構造は
ＳＩＴ，ＳＩサイリスタのみならず、他のカソードもし
くはソース構造を有する素子にも適用することができ
る。例えばＩＧＢＴ，ＭＯＳ制御サイリスタ，等におい
ても同様に適用することができる。
【０１１０】更にまた上記実施例において導電型を反対
にした構成も可能であることはもちろんである。
【０１１１】
【発明の効果】本発明の静電誘導ショットキー短絡構造
を有する静電誘導型半導体素子によれば、特にサイリス
タに適用すると以下のような顕著な効果を奏することが
できる。即ち、
【０１１２】ショットキー接合における障壁高さを制
御領域の電位によって制御することができるため、ショ
ットキー接合を介して主電極からの電子注入を引き起こ
すことができ、従来の分布型構造に比べ、電子の注入量
を多くすることができる。従って、ターンオン性能が良
好となり、ターンオン遅延時間ｔd ，ターンオン立上り
時間ｔr が低下し、かつオン電圧ＶT も低減化すること
ができる。またショットキー障壁からの電子注入を遮断
することもゲート電位により容易に行なうことができ
る。
【０１１３】ターンオフ電荷量の低減化によりターン
オフ時間（蓄積時間ｔs と下降時間ｔf の和）を低減化
でき、ターンオフスイッチングロスＥOFF を低減化でき
る。従って、高周波ＰＷＭインバータ等の応用面におい
て特に蓄積時間ｔs が低減化されることから、非常に使
い易い素子を提供することができる。またセグメント毎
に蓄積時間ｔs を低減化できることからウエーハの面内
ばらつき量が低減化されウエーハを大口径化し易くな
る。
【０１１４】更にまた、ＳＩショットキー短絡構造に
よってゲート引抜き電荷量が顕著に低減化されターンオ
フゲインＧOFF が上昇することから、ゲート駆動回路の
簡単化、小型化を図ることができ、装置全体の低価格化
を図ることができる。
【０１１５】高温における耐圧特性及びリーク電流は
ライフタイム制御を行なわない従来構造の素子と同程度
であり、定常ブロッキング時において定常損失（ロス）
が低いことから、ターンオフ性能が向上するにもかかわ
らず通常トレードオフの関係にあるオン特性を良好に保
つことができる。特にオン電圧の低減化及びターンオン
時間の低減化が著しい。
【０１１６】オン電圧ＶT は正の温度特性を有するた
め特に高周波動作時において、熱暴走しにくいため、高
周波動作に適用できる。
【０１１７】ターンオフ性能を極端にＳＩＴ並みに高
速化しても点弧特性にほとんど影響しない。即ち、点弧
時のゲート電圧，ゲート電流はほとんど変化が見られな
い。ターンオフ性能を向上させても低電流域ではターン
オンスイッチングロスＥONはほとんど変化しない。また
高電流域でもターンオン高上り時間ｔr 及びＥONが改善
される傾向があり、また、遅延時間ｔd も短縮化され
る。高電流域でのサージ耐量が増大するという効果もあ
る。
【０１１８】本発明の構造をＳＩＴに適用した場合にも
サイリスタにおける利点としての上記〜の効果を同
様に享受することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の横断方向における模式的断面構造図
【図２】本発明の第２の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図３】本発明の第３の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図４】本発明の第４の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の横断方向における模式的断面構造図
【図５】本発明の第５の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図６】本発明の第６の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図７】本発明の第７の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図８】本発明の第８の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図９】本発明の第９の実施例としての静電誘導ショッ
トキー短絡構造を有する静電誘導型半導体素子の単位セ
グメント部分の長手方向における模式的断面構造図
【図１０】本発明の第１０の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の長手方向における模式的断面構造図
【図１１】本発明の第１１の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の長手方向における模式的断面構造図
【図１２】本発明の第１２の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図１３】本発明の第１３の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図１４】本発明の第１４の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図１５】本発明の第１５の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図１６】本発明の第１６の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図
【図１７】本発明の第１７の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図
【図１８】本発明の第１８の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図１９】本発明の第１９の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図２０】本発明の第２０の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図
【図２１】本発明の第２１の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の主
電極近傍の模式的断面構造図
【図２２】本発明の第２２の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の主
電極近傍の模式的断面構造図
【図２３】図２２に示した実施例２２の単位チャネル部
分の模式的な上面図
【図２４】本発明の第２３の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の静
電誘導ショットキーカソード短絡構造例
【図２５】本発明の第２４の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の静
電誘導ショットキーカソード短絡構造例
【図２６】本発明の第２５の実施例としての静電誘導シ
ョットキー短絡構造を有する静電誘導型半導体素子の静
電誘導ショットキーカソード短絡構造例
【図２７】本発明の動作原理を説明するための模式図
（分布型カソード構造と静電誘導ショットキー短絡構造
の組み合わせ構造）
【図２８】オン状態のキャリアの動きを示す図
【図２９】蓄積期間のキャリアの動きを示す図
【図３０】下降期間のキャリアの動きを示す図
【図３１】テイル期間のキャリアの動きを示す図
【図３２】本発明の静電誘導ショットキー短絡構造とポ
テンシャル分布の説明図
【図３３】ターンオン動作におけるポテンシャル分布
【図３４】ターンオフ動作におけるポテンシャル分布
【図３５】従来のＳＩサイリスタの模式的断面図（従来
例１）
【図３６】従来のＳＩサイリスタの模式的断面図（従来
例２）
【図３７】従来のＳＩサイリスタの模式的断面図（従来
例３）
【図３８】ｎ+ カソード直下の埋込み層が大きく形成さ
れる様子を示す模式図
【図３９】カソード領域が一様に均一に形成された従来
の埋込みゲート構造を有する静電誘導サイリスタの模式
的断面構造図及び上面図
【図４０】従来構造例における典型的なスイッチング
（１２５０Ｖ−１００Ａ）（分布型カソードなし）
【図４１】オン状態のキャリアの動きを示す図
【図４２】蓄積期間のキャリアの動きを示す図
【図４３】下降期間のキャリアの動きを示す図
【図４４】テイル期間のキャリアの動きを示す図
【符号の説明】
１ ｎ- 高抵抗層 １ａ 基板 １ｂ エピタキシャル層 ３ ｐ+ アノード領域 ４ ｐ+ ゲート領域 ５ チャネル領域 ６ ｎ+ 短絡層 ７ａ カソード電極 ７ｂ ゲート電極 ７ｃ アノード電極 ７ａ′ ショットキーカソード電極 １０ ｎ型領域 １０ａ ｎ- ／ｐ- 領域 １１ ｎ+ カソード領域 １２ 支持電極 １３ ｐ+ 短絡層 １４、１４´ 絶縁層 １５ ショットキー（カソード）短絡領域（ＳＩショッ
トキーカソード短絡領域） Ｋ* イントリンシックカソード点 Ｇ* イントリンシックゲート点 １６，１７ ｐ- 層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉蟲 尚茂 東京都新宿区下落合２丁目18番17号

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 高抵抗層領域の第１の主表面に形成され
    た第１の主電極領域と、 前記高抵抗層領域の第１もしくは第２の主表面に形成さ
    れた第２の主電極領域と、 前記第１の主電極領域の近傍に形成された制御領域とを
    具備し、 前記制御領域は前記高抵抗層領域内にチャネル領域を形
    成するとともに第１の主電極領域と第２の主電極領域間
    を導通する主電流を該チャネル領域に形成された電位障
    壁高さを制御することによって制御する静電誘導型半導
    体素子において、 第１の主電極領域は相対的に不純物密度の高い領域と相
    対的に不純物密度の低い領域とが互いに分布された構造
    を具え、かつ第１の主電極領域に接触する主電極は上記
    相対的に不純物密度の高い領域とはオーミック接合を形
    成して接触し、かつ相対的に不純物密度の低い領域とは
    ショットキー接合を形成して接触し、前記制御領域と前
    記主電極間の相対的に不純物密度の低い領域は実質的に
    空乏化されて、前記ショットキー接合の電位障壁高さは
    前記制御領域の電位によって静電誘導効果によって制御
    可能であることを特徴とする静電誘導ショットキー短絡
    構造を有する静電誘導型半導体素子。
  2. 【請求項２】 前記第１の主電極領域の内、相対的に不
    純物密度の高い領域と相対的に不純物密度の低い領域と
    は、互いに同一導電型であり、かつ前記制御領域とは反
    対導電型であることを特徴とする請求項１記載の静電誘
    導ショットキー短絡構造を有する静電誘導型半導体素
    子。
  3. 【請求項３】 前記第１の主電極領域の内、前記相対的
    に不純物密度の低い領域は前記相対的に不純物密度の高
    い領域とは反対導電型であり、かつ前記制御領域とは同
    一導電型であることを特徴とする請求項１記載の静電誘
    導ショットキー短絡構造を有する静電誘導型半導体素
    子。
  4. 【請求項４】 前記第１の主電極領域に接触する電極構
    造において、前記相対的に不純物密度の低い領域と接触
    する部分の電極材料はＡｌ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｎ
    ｉもしくはこれらとＳｉとの合金もしくはシリサイド層
    からなることを特徴とする請求項１乃至請求項３の内、
    いずれか１項記載の静電誘導ショットキー短絡構造を有
    する静電誘導型半導体素子。
  5. 【請求項５】 前記第１の主電極領域の内、前記相対的
    に不純物密度の高い領域は互いに分割された分布構造を
    有することを特徴とする請求項１乃至請求項４の内、い
    ずれか１項記載の静電誘導ショットキー短絡構造を有す
    る静電誘導型半導体素子。
  6. 【請求項６】 前記制御領域は埋込み構造を有すること
    を特徴とする請求項１乃至請求項５の内、いずれか１項
    記載の静電誘導ショットキー短絡構造を有する静電誘導
    型半導体素子。
  7. 【請求項７】 前記制御領域は切込み構造を有すること
    を特徴とする請求項１乃至請求項５の内、いずれか１項
    記載の静電誘導ショットキー短絡構造を有する静電誘導
    型半導体素子。
  8. 【請求項８】 前記制御領域は平面型構造を有すること
    を特徴とする請求項１乃至請求項５の内、いずれか１項
    記載の静電誘導ショットキー短絡構造を有する静電誘導
    型半導体素子。
  9. 【請求項９】 前記静電誘導型半導体素子は静電誘導サ
    イリスタであることを特徴とする請求項１乃至請求項８
    の内、いずれか１項記載の静電誘導ショットキー短絡構
    造を有する静電誘導型半導体素子。
  10. 【請求項１０】 前記静電誘導型半導体素子は静電誘導
    トランジスタであることを特徴とする請求項１乃至請求
    項８の内、いずれか１項記載の静電誘導ショットキー短
    絡構造を有する静電誘導型半導体素子。
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