JP3168530B2 - 波型バッファ構造を有する半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体パワーデバイ
スの構造に関し、特に静電誘導サイリスタ（ＳＩサイリ
スタ）、ゲート・ターン・オフ・サイリスタ（ＧＴＯサ
イリスタ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、ＩＧＢ
Ｔ等のアノード電極側に適用される波型バッファ構造に
関するものである。

【０００２】

【従来の技術】従来より半導体基板の一主面から反対面
に主電流が流れる半導体デバイスの基板構造として、ノ
ン・パンチスルー型とパンチスルー型が知られている。
これらについてＳＩサイリスタを例にして説明する。

【０００３】図６はノン・パンチスルー型ＳＩサイリス
タを示す。ｎ型ベース層（ｎ_Ｂ）５１となり、厚さがｔ
_１のｎ⁻型基板の一方の面に多数のｐ型エミッタ領域
（ｐ_Ｅ）５２を設けると共に、これらｐ型エミッタ領域
５２間に中間領域となるｎ^＋型領域５３を形成する。前
記ｎ⁻型基板の他方の面には、多数のチャンネル部５４
を規定するようにゲートとなるｐ型ベース領域（ｐ_Ｂ）
５５が埋め込み形成され、これらｐ型ベース領域５５の
上にｎ型エミッタ層（ｎ_Ｅ）５６が設けられている。さ
らに、外側の前記ｐ型ベース領域５５にはゲート電極５
７が設けられ、前記ｐ型エミッタ領域５２側および前記
ｎ型エミッタ層５６には、それぞれアノード電極５８お
よびカソード電極５９が設けられている。

【０００４】また、図示されているように、前記アノー
ド電極５８に正の電圧および前記カソード電極５９に負
の電圧を印加すると共に、前記ゲート電極５７に負の電
圧を印加して前記チャンネル部５４のゲートポテンシャ
アルを負方向にすると、順方向の規定電圧はブロック状
態となる。

【０００５】前記したノン・パンチスルー型ＳＩサイリ
スタにおいては、スイッチング時或いは所定の順方向阻
止電圧の印加時に、前記ｐ型ベース領域５５と前記ｎ型
ベース層５１間に発生する空乏層５１１の一端が前記ｎ
型ベース層５１と前記ｐ型エミッタ領域５２とに形成さ
れるｐｎ接合に到達しない。これは、前記半導体基板５
１の厚さｔ_１が比較的厚く、その不純物濃度が比較的高
く設定されているからである。

【０００６】しかしながら、基板抵抗が比較的低く、前
記空乏層５１１が前記ｐ型エミッタ領域５２に到達しな
いよう前記ｎ型ベース層５１の厚さｔ_１を比較的厚くし
ているために、その順方向電圧降下が大きくなる。

【０００７】さらに、高耐圧化により前記ｎ型ベース層
５１が厚くなるために、半導体基板中に蓄積されるキャ
リアが多くなり、スイッチング時のターンオンおよびタ
ーンオフの遅れが生じて、ターンオンおよびターンオフ
損失が大きくなると共に、前記した順方向電圧降下によ
る導通損失が増加する。

【０００８】図７はパンチスルー型ＳＩサイリスタを示
す。図７において図６と同一部分は同一の符号で示され
ている。

【０００９】図から明らかなように、ｎ型ベース層（ｎ
_Ｂ）６１はノン・パンチスルー型ＳＩサイリスタのｎ型
ベース層５１よりも少ない不純物濃度を有し、前記ｎ型
ベース層６１とアノード電極５８の間には順次ｐ型エミ
ッタ層（ｐ_Ｅ）６２および前記ｎ型ベース層６１の不純
物濃度より高い１０^１５〜１０^１７ｃｍ^−３程度の不純
物濃度を有するｎ型バッファ層６３が設けられている。
そして、前記ｎ型ベース層６１、前記ｎ型エミッタ層
（ｎ_Ｅ）５６、前記ｎ型バッファ層６３および前記ｐ型
エミッタ層６２の厚さの合計、即ち、半導体基板の厚さ
ｔ_２はノン・パンチスルー型ＳＩサイリスタのそれより
も薄くされている。

【００１０】それ故、例えば、順方向耐圧の１／２の順
方向電圧を印加してスイッチング動作させる際、前記ｐ
型ベース領域５５と前記ｎ型ベース層６１間に発生する
空乏層６１１は前記ｎ型ベース層６１の全域に広がり、
前記ｎ型バッファ層６３内まで到達するが、前記エミッ
タ層６２には到達しないように設定されている。

【００１１】また、前記パンチスルー型ＳＩサイリスタ
において、前記半導体基板の厚さｔ_２が前記ノン・パン
チスルー型ＳＩサイリスタに比べて薄いので、導通時に
生じる順電圧降下を減少させることができる。しかし、
一例として、前記ｎ型バッファ層６３をエピタキシャル
成長技術を用いて形成するという難点がある。

【００１２】さらに、前記パンチスルー型ＳＩサイリス
タにおいては、キャリアの注入が高注入型となるので、
スイッチング時のターンオフ損失が大きくなり易く、タ
ーンオフ損失を減少するために、通常、電子線、ガンマ
線、プロトン、ヘリウムの照射、或いは重金属の拡散な
どのライフタイムの制御を行っている。一方、キャリア
注入が生じてオン状態に移行する際に発生するターンオ
ン損失は前記したノン・パンチスルー型ＳＩサイリスタ
のそれよりも小さい。しかしながら、前記ライフタイム
制御により前記ターンオフ損失を減少させると、サイリ
スタとして点孤しにくくなり前記ターンオン損失は逆に
急増する。このようなターンオン損失の急増によりサイ
リスタとして機能しなくなる事態も発生し易い。

【００１３】

【発明が解決しようとする課題】前記パンチスルー型Ｓ
Ｉサイリスタは前記ノン・パンチスルー型ＳＩサイリス
タの大きい損失を改善するために実用化されたものであ
り、空乏層の広がりをエピタキシャル成長により形成さ
れたバッファ層により防止しているものの、ターンオン
損失、ターンオフ損失および導通損失をさらに総合的に
減少させるには充分ではない。また、ライフタイム制御
によりターンオフ損失を減少させると、点孤しにくくな
りターンオン損失は逆に急増するという欠点を有する。
それ故、本発明は、このような欠点を解消し、波型バッ
ファ層を有するＳＩサイリスタ、ＧＴＯサイリスタ、Ｍ
ＯＳ制御サイリスタ、ＩＧＢＴ等の半導体パワーデバイ
スを提供することにある。

【００１４】

【課題を解決するための手段】アノード・カソード電極
間に流れる主電流をゲート電極に印加される電圧により
オン・オフ制御する半導体装置において、一導電型の第
１半導体層のアノード電極側には、前記第１半導体層よ
りも大きい不純物濃度を有すると共に所定のピッチを有
する一導電型の複数の領域からなる波型断面形状を有す
るバッファ層が形成されている。この波型断面形状を有
するバッファ層は互いに隣接する領域が重なる中央位置
に窪みを有しているので、デバイスのターンオン時に
は、局所的な電流増倍作用により良好なターンオンが達
成され、また、ターンオフ時には、局所的にキャリアの
再結合、消滅する効果により大電流が速やかに遮断され
る。

【００１５】

【発明の実施の形態】ＳＩサイリスタ、ＧＴＯサイリス
タ、ＭＯＳ制御サイリスタ、ＩＧＢＴ等の半導体パワー
デバイスに共通してアノード電極側に形成される本発明
の特徴的な波型バッファ構造について説明する。

【００１６】図１はｎ型ベース層（ｎ_Ｂ）１１に形成さ
れた波型バッファ層（ｎ_ｂｕｆ）１２の一部拡大断面図
を示す。

【００１７】前記波型バッファ層１２は、所定の開口部
の幅ｗを有するシリコン酸化膜１３をマスクとして用
い、１×１０^１３ｃｍ^−３の不純物濃度を有する前記ｎ
型ベース層１１にｎ型不純物のリンを一定のピッチｐで
選択的に拡散して、１×１０^１６ｃｍ^−３の表面濃度を
有する複数のｎ型領域１４から形成されている。図から
明らかなように、複数のｎ型領域１４からなる前記バッ
ファ層１２の表面は断面波型形状を有し、互いに隣接す
るｎ型領域１４が重なる中央位置には窪み１５が形成さ
れている。前記波型バッファ層１２を有する前記ｎ型ベ
ース層１１にボロンを拡散して５×１０^１８ｃｍ^−３の
不純物濃度を有するｐ型エミッタ層（ｐ_Ｅ）１７を形成
した後、前記ｐ型エミッタ層１７にアノード電極（図示
しない）を設ける。

【００１８】電子は静電ポテンシャルの低い位置に集ま
り易い傾向を有するので、前記窪み１５の静電ポテンシ
ャルは前記ｎ型領域１４の頂部１６など他の部分よりも
低く、また、前記窪み１５の不純物濃度は前記波型バッ
ファ層１２よりも小さく、電子のライフタイムが大き
い。それ故、デバイスの動作時に、前記窪み１５にはｎ
型エミッタ層（ｎ_Ｅ）（図示しない）からの電子或いは
空乏層によりアノード電極側のｎ型ベース層１１に閉じ
込められた残留キャリア又は浮遊キャリアの電子は前記
窪み１５に流れて集合する。

【００１９】集合した電子により、前記窪み１５は局所
的に一層負のポテンシャルにされて前記ｐ型エミッタ層
１７からの正孔の注入を促進させる。それ故、デバイス
のターンオン時には、局所的な電流増倍作用により良好
なターンオンが達成され、また、ターンオフ時には、局
所的にキャリアの再結合、消滅する効果が生じて大電流
を速やかに遮断する。

【００２０】これに対して、図７で示されたような平坦
なバッファ層では、前記した局所的なキャリアの注入、
即ち、局所的な電流増倍作用および局所的なキャリアの
再結合、消滅効果は得られない。特に、ターンオフ性能
を向上させるために行うライフタイムコントロールによ
りターンオン特性は著しく悪化し、点孤不能という事態
に至り易い。

【００２１】前記波型バッファ層１２を形成する前記ｎ
型領域１４の前記ピッチｐは、キャリアの拡散長をＬ＝
（Ｄτ）^１／２（Ｄ：キャリアの拡散係数、τ：キャリ
アのライフタイム）とすると、ｐ≦２×Ｌで与えられ
る。また、前記窪み１５の深さｄｘは、前記ｎ型領域１
４の最大深さをｄ_ｂｕｆとすると、ほぼ（２／３）×ｄ
_ｂｕｆで与えられる。

【００２２】図２は、前記ｎ型ベース層（ｎ_Ｂ）１１、
前記波型バッファ層（ｎ_ｂｕｆ）１２を形成する前記ｎ
型領域１４および前記ｐ型エミッタ層（ｐ_Ｅ）１７に関
し、前記ｎ型ベース層１１の主表面からの深さ（μｍ）
に対する不純物濃度分布を示し、前記波型バッファ層
（ｎ_ｂｕｆ）の深さｄ_ｂｕｆおよび前記前記ｐ型エミッ
タ層（ｐ_Ｅ）の深さｄｐ_Ｅは、それぞれ１５μｍおよび
４．５μｍを有している。

【００２３】

【実施例】図３は前記した波型バッファ層を有する埋め
込みゲート型ＳＩサイリスタを示し、ｎ型ベース層（ｎ
_Ｂ）１１の一方の面にリンの選択拡散により複数のｎ型
領域１４からなる波型バッファ層（ｎ_ｂｕｆ）１２が形
成されている。この波型バッファ層１２はピッチｐ＝２
２μｍ、シリコン酸化膜マスクの開口部幅ｗ＝５μｍ、
前記ｎ型領域１４の深さｄ_ｂｕｆ＝１５μｍ（図２参
照）、前記窪み１５の深さｄｘ＝１０μｍとなるように
設定されている。

【００２４】前記波型バッファ層１２を有する前記ｎ型
ベース層１１にボロンを拡散して接合深さが４、５μｍ
（図２参照）のｐ型エミッタ層（ｐ_Ｅ）１７を形成し、
前記ｐ型エミッタ層１７にアノード電極１８を設ける。
また、前記ｎ型ベース層（ｎ_Ｂ）１１の他方の面には、
多数のチャンネル部１９を規定するようにゲートとなる
ｐ型ベース領域（ｐ_Ｂ）２０が、例えば、格子状或いは
すだれ状に埋め込み形成され、これらｐ型ベース領域２
０上の前記ｎ型ベース層１１にｎ型エミッタ層（ｎ_Ｅ）
２１が設けられている。さらに、外側の前記ｐ型ベース
領域２０にはゲート電極２２が設けられ、前記ｎ型エミ
ッタ層２１にはカソード電極２３が設けられている。

【００２５】前記ｐ型エミッタ層１７を前記ｎ型ベース
層１１の全面に亘って形成してもよいが、キャリアの拡
散を考慮すると、前記ｎ型エミッタ層２１の幅よりもｍ
だけ大きくしてもよい。この場合、ｍは１〜３×（Ｄ
τ）^１／２で与えられる。

【００２６】前記ＳＩサイリスタを動作させる際、前記
アノード電極１８と前記カソード電極２３間に前記アノ
ード電極１８が正極となるように電源を接続し、前記ゲ
ート電極２２に順或いは逆バイアスを加えて、前記ＳＩ
サイリスタをオン或いはオフ状態とする。図４は前記ゲ
ート電極２２に正および負のゲート電流Ｉｇを流したと
きの時間ｔに対する順方向電流Ｉ_Ｔおよび順方向電圧Ｖ
_Ｄ特性を示している。前記ＳＩサイリスタをオフ状態か
らオン状態にするためには、前記アノード電極１８が前
記カソード電極２３に対して正極とされた状態で前記ゲ
ート電極２２に正のゲート信号を印加すると、ゲートポ
テンシャルの低下により前記ｎ型エミッタ層２１から電
子が前記アノード電極１８側に流入する。この際、電子
が前記波型バッファ層１２における前記ｐ型エミッタ層
１７の前部に到達して、前記ｐ型エミッタ層１７と前記
波型バッファ層１２の前記ｎ型領域１４間のポテンシャ
ルを越すだけの負バイアスが生じると、正孔が前記窪み
１５を有する前記波型バッファ層１２を介して前記ｐ型
エミッタ層１７から前記ｎ型ベース層１１に向けて注入
される。

【００２７】しかして、前記したように、前記窪み１５
の静電ポテンシャルは低く、また、その不純物濃度も小
さいため、注入された電子は前記窪み１５に流れて集合
し、前記窪み１５で発生する負バイアスは前記ｎ型領域
１４の頂部１６など他の部分よりも大きくなる。即ち、
前記窪み１５においては正孔の注入が促進される。局所
的に電子・正孔の増倍作用が生じると、これは素子の全
面に拡大して前記ＳＩサイリスタがオフ状態からオン状
態になる。

【００２８】結局、前記波型バッファ層１２に形成され
た前記窪み１５により局所的な電流増倍作用が生じて、
良好なターンオン性能が達成される。この場合、前記波
型バッファ層１２近傍の前記ｎ型ベース層１１にライフ
タイムキラーを導入しても、従来に比べ、ターンオン時
の局所的な電流増倍作用によりターンオン性能が損なわ
れにくい。

【００２９】前記ＳＩサイリスタをオン状態からオフ状
態にするためには、前記アノード電極１８が前記カソー
ド電極２３に対して正極とされた状態で前記ゲート電極
２２に負のゲート信号を印加する。この場合、オフ信号
を印加して主電流、即ち、順方向電流Ｉ_Ｔが減衰してい
くとき、前記ｎ型ベース層１１中にはオン初期に比べて
多数のキャリア（電子、正孔）が存在している。正孔も
不純物濃度の小さい前記窪み１５にポテンシャル的に集
まり易いので、前記順方向電圧Ｖ_Ｄが立ち上がる前に、
前記ｐ型エミッタ層１７からの正孔は前記波型バッファ
層１２の窪み１５に流れ集合し、この正孔の集合により
正のバイアスが局所的に大きくなる。一方、前記したよ
うに、前記ｎ型ベース層１１中に浮遊し、ターン・オフ
損失を大きくする多量な残留キャリアの電子も前記窪み
１５に流れて集まるので、前記窪み１５において正孔お
よび電子は再結合し、消滅する。

【００３０】このような初期の状態では、前記順方向電
圧Ｖ_Ｄは未だ上昇しておらず、Ｉ_Ｔ×Ｖ_Ｄで与えられる
損失も殆ど生じない。即ち、蓄積時間（ｔｓ）に前記ｎ
型ベース層１１中の残留キャリア又は浮遊キャリアの電
子を効果的に減少させることができる。前記ｎ型ベース
層１１中の残留キャリアが減少すると、この後注入され
る正孔が減り、ターン・オフ損失が少なくなる。また、
蓄積時間（ｔｓ）後の急激な前記順方向電圧Ｖ_Ｄの上昇
により発生する損失も低減される。更に、前記したター
ンオフ時には、順方向電流のテイル時間もこの結果減少
する。

【００３１】結局、前記波型バッファ層１２に形成され
た前記窪み１５により局所的なキャリア消滅作用が生じ
て、良好なターンオフ性能が達成される。

【００３２】図５は分割されたｐ型エミッタ領域
（ｐ_Ｅ）１７１を有し、波型バッファ層を有する埋め込
みゲート型ＳＩサイリスタを示し、基本的な構造は図３
と同様である。

【００３３】即ち、波型バッファ層（ｎ_ｂｕｆ）１２を
形成する複数のｎ型領域１４の各々に、同心状となるよ
うにボロンを拡散して接合深さが６μｍ、表面ピーク濃
度が１×１０^１９ｃｍ^−３のｐ型エミッタ領域（ｐ_Ｅ）
１７１を形成し、前記ｐ型エミッタ領域１７１と前記波
型バッファ層１２とに亘ってアノード電極１８を設けて
いる。このようなｐ型エミッタ構造を採用することによ
り、図３のｐ型エミッタ構造よりも正孔の注入を抑える
ことができる。これにより、ターンオフ損失はライフタ
イムコントロールをより少なく行うとしても低減できる
こととなる。

【００３４】本発明による波型バッファ層を埋め込みゲ
ート型ＳＩサイリスタに適用した実施例を説明したが、
主電極間に流れる主電流をゲート電極に印加される電圧
によりオン・オフ制御するゲート・ターン・オフ・サイ
リスタ（ＧＴＯサイリスタ）、ＭＯＳ制御サイリスタ
（ＭＣＴ）、ＩＧＢＴ等の半導体パワーデバイスのアノ
ード電極側にも同様に適用できることは明らかである。

【００３５】なお、ＳＩサイリスタには、ゲート構造に
より、アノード電極・カソード電極間に電圧を印加する
と、ゲート電極が零バイアスで通常のダイオードと同様
の順電流が流れてオン状態となるノーマリオン型と、ア
ノード電極・カソード電極間に電圧を印加しても電流は
流れず、ゲート電極に順バイアス電圧を加えることによ
ってオン状態となるノーマリオフ型とがあるが、本発明
がどちらの型のＳＩサイリスタにも適用できることは明
らかである。

【００３６】

【発明の効果】ＳＩサイリスタ、ＧＴＯサイリスタ、Ｍ
ＯＳ制御サイリスタ、ＩＧＢＴ等の半導体パワーデバイ
スにおける一導電型の第１半導体層のアノード電極側に
は、前記第１半導体層よりも大きい不純物濃度を有する
と共に所定のピッチを有する一導電型の複数の領域から
なる波型断面形状を有するバッファ層が形成されてい
る。この波型断面形状を有するバッファ層は互いに隣接
する領域が重なる中央位置に窪みを有しているので、デ
バイスのターンオン時には、局所的な電流増倍作用によ
り良好なターンオンが達成され、また、ターンオフ時に
は、局所的にキャリアの再結合、消滅する効果が生じて
大電流が速やかに遮断されて、ターンオン損失、ターン
オフ損失および導通損失が総合的に減少される。

【図面の簡単な説明】

【図１】本発明による半導体パワーデバイスにおけるア
ノード電極側に形成された波型バッファ層の一部拡大断
面図を示す断面図である。

【図２】本発明によるｎ型ベース層、前記波型バッファ
層を形成するｎ型領域およびｐ型エミッタ層に関し、前
記ｎ型ベース層の主表面からの深さ（μｍ）に対する不
純物濃度分布を示す図である。

【図３】本発明による前記波型バッファ層を有する埋め
込みゲート型ＳＩサイリスタを示す断面図である。

【図４】ゲート電極に正および負のゲート信号Ｉｇを印
加したときのＳＩサイリスタの時間ｔに対する順方向電
流Ｉ_Ｔおよび順方向電圧Ｖ_Ｄ特性を示す図である。

【図５】本発明による分割されたｐ型エミッタ領域を有
し、前記波型バッファ層を有する埋め込みゲート型ＳＩ
サイリスタを示す断面図である。

【図６】従来のノン・パンチスルー型ＳＩサイリスタを
示す断面図である。

【図７】従来のパンチスルー型ＳＩサイリスタを示す断
面図である。

【符号の説明】

１１…ｎ型ベース層（ｎ_Ｂ）、１２…波型バッファ層
（ｎ_ｂｕｆ） １３…シリコン酸化膜、１４…ｎ型領域、１５…窪み １６…ｎ型領域の頂部、１７…ｐ型エミッタ層、１８…
アノード電極 １９…チャンネル部、２０…ｐ型ベース領域（ｐ_Ｂ） ２１…ｎ型エミッタ層（ｎ_Ｅ）、２２…ゲート電極 ２３…カソード電極、１７１…ｐ型エミッタ領域
（ｐ_Ｅ）

フロントページの続き (56)参考文献 特開 平４−357875（ＪＰ，Ａ) 特開 平２−214161（ＪＰ，Ａ) 特開 昭56−10970（ＪＰ，Ａ) 特開 平５−152566（ＪＰ，Ａ) 特開 平５−347413（ＪＰ，Ａ) 特開 平６−85244（ＪＰ，Ａ) 特開 平５−218400（ＪＰ，Ａ) 特開 平１−91465（ＪＰ，Ａ) 特開 平１−91462（ＪＰ，Ａ) 特開 昭51−89682（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 主電極間に流れる主電流をゲート電極に
   印加される電圧によりオン・オフ制御する半導体装置に
   おいて、 一導電型の第1半導体層の一方の主電極側に形成され、
   前記第1半導体層よりも大きい不純物濃度を有すると共
   に所定のピッチｐを有する一導電型の複数の領域からな
   る波型断面形状を有するバッファ層と、 前記バッファ層に設けられた反対導電型の第２半導体層
   とを含み、 前記バッファ層は、隣接する前記複数の領域が互いに重
   なり、その中央位置に窪みを有し、 前記ピッチｐは、キャリアの拡散長をＬ＝（Ｄτ） ^1/2
   （Ｄ：キャリアの拡散係数、τ：キャリアのライフタイ
   ム）とすると、ｐ≦２×Ｌで与えられる ことを特徴とす
   る波型バッファ構造を有する半導体装置。
2. 【請求項２】 前記第1半導体層の一方の主面からの前
   記窪みの深さｄｘは、前記複数の領域における前記第1
   半導体層の前記一方の主面からの最大深さをｄ_bufとす
   ると、ほぼ（２／３）×ｄ_bufで与えられることを特徴
   とする請求項１記載の波型バッファ構造を有する半導体
   装置。
3. 【請求項３】 前記第２半導体層の前記一方の主面から
   の深さは前記窪みの深さより浅いことを特徴とする請求
   項１記載の波型バッファ構造を有する半導体装置。
4. 【請求項４】 主電極間に流れる主電流をゲート電極に
   印加される電圧によりオン・オフ制御する半導体装置に
   おいて、 一導電型の第1半導体層の一方の主電極側に形成され、
   前記第1半導体層よりも高い不純物濃度を有すると共に
   所定のピッチを有する一導電型の複数の領域からなる波
   型断面形状を有するバッファ層と、 前記複数の領域の各々に設けられた反対導電型の第2半
   導体領域とを含むことを特徴とする波型バッファ構造を
   有する半導体装置。
5. 【請求項５】 前記一方の主電極は、前記複数の領域か
   らなる波型断面形状を有するバッファ層と前記複数の領
   域の各々に設けられた反対導電型の第2半導体領域とに
   亘って設けられていることを特徴とする請求項４記載の
   波型バッファ構造を有する半導体装置。