JPS60152063A - 静電誘導サイリスタ - Google Patents
静電誘導サイリスタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
-
- H—ELECTRICITY
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は静電誘導サイリスタ、とくに半導体層の一側面
側に設けた第１高濃度層と、他側面側に設けた第２高濃
度層と、この半導体層中に設けた埋込ゲート領域と、前
述の一側面に設けたカソード電極と、前述の他側面に設
けたアノード電極とを有する埋込ゲート構造の静電誘導
サイリスタに関するものである。
側に設けた第１高濃度層と、他側面側に設けた第２高濃
度層と、この半導体層中に設けた埋込ゲート領域と、前
述の一側面に設けたカソード電極と、前述の他側面に設
けたアノード電極とを有する埋込ゲート構造の静電誘導
サイリスタに関するものである。
本発明の静電誘導サイリスタにつき説明するに先立ち、
まず、従来提案されている埋込ゲート構造を有する静電
誘導サイリスタにつき第１図〜第８図を用いて説明する
。
まず、従来提案されている埋込ゲート構造を有する静電
誘導サイリスタにつき第１図〜第８図を用いて説明する
。
第１図は従来の埋込ゲート構造を有する静電誘導サイリ
スタを示す略図的断面を示す図である。
スタを示す略図的断面を示す図である。
また第２図は第１図のサイリスタの概略的等価図である
。第１図において、１は静電誘導サイリスタを示し、こ
れは例えばｎ型の半導体層２の一側面８の側に設けた第
１高濃度層、例えばｎ 層４と、他側面５の側に設けた
第２高濃度層、例えばｐ＋層６と、この半導体層２の一
側面８の側に設けられているゲート領域７と共にこの半
導体層２中にも埋込まれて設けられている埋込ゲート領
域８とを有しており、両ゲート領域７および８が相俟っ
てゲートとして作用する。さらに第１高濃度層番上にカ
ソード電極９を設け、第２高濃度層６の向上にはアノー
ドＸ’ｆｆ１ｏを設け、さらにゲート領１′□域７上に
はゲート電極１１を設けている。これら各電極を例えば
アルミニウムで形成し得る。さらにアノード電＠１ｉｌ
ｏの下側に支持電極１２が設けられており、これら両者
が相俟ってアノードとして作用し得る。第１図のＡ−Ａ
＃ｌｌ上の断面構造は１）−ｎ−１）−ｎ４層構造の従
来型のサイリスタであり、Ｂ−Ｂ線上の断面構造はｐ”
−ｎ −ｎ＋構造のダイオード部である。
。第１図において、１は静電誘導サイリスタを示し、こ
れは例えばｎ型の半導体層２の一側面８の側に設けた第
１高濃度層、例えばｎ 層４と、他側面５の側に設けた
第２高濃度層、例えばｐ＋層６と、この半導体層２の一
側面８の側に設けられているゲート領域７と共にこの半
導体層２中にも埋込まれて設けられている埋込ゲート領
域８とを有しており、両ゲート領域７および８が相俟っ
てゲートとして作用する。さらに第１高濃度層番上にカ
ソード電極９を設け、第２高濃度層６の向上にはアノー
ドＸ’ｆｆ１ｏを設け、さらにゲート領１′□域７上に
はゲート電極１１を設けている。これら各電極を例えば
アルミニウムで形成し得る。さらにアノード電＠１ｉｌ
ｏの下側に支持電極１２が設けられており、これら両者
が相俟ってアノードとして作用し得る。第１図のＡ−Ａ
＃ｌｌ上の断面構造は１）−ｎ−１）−ｎ４層構造の従
来型のサイリスタであり、Ｂ−Ｂ線上の断面構造はｐ”
−ｎ −ｎ＋構造のダイオード部である。
このサイリスタの等価回路は概略的には第２図に示すよ
うにｐ−ｎ−ｐトランジスタＴ□とｎチヤンネル静電誘
導トランジスタ（以下単にＳＩ）ランジスタと称する）
Ｔ２のソースＳがカソード電極９に、ゲートＧがゲート
電極１１およびトランジスタＴ□のコレクタＣに、ドレ
インＤがトランジスタＴ のベースＢにおよびこのトラ
ンジスタＴ□のエミッタＥをアノード電極１０に接続す
る構成となっている。ここで第１図の各領域と第２図と
の間において、エミッタＥは第２高濃度層（ｐ＋層）６
に、ベースＢおよびドレインＤは基板（ｎ層）２ａに、
コレクタＣはｐ 領域７，８に、ソースＳは第１高濃度
層（ｎ層層）４に対応し、またゲートＧはｐ＋領域７，
８にそれぞれ対応している。図示のサイリスタ１は第２
図の回路図より明らかなように、電流増幅作用をもった
ｐ−ｎ−ｐトランジスタＴ□と、電流増幅作用のないＳ
ＩトランジスタＴ２とを直列に接続しているため、静電
誘導サイリスタ１は従来型のｐ−ｎ−ｐ−ｎ４層構造サ
イリスタすなわち基本的に電流増幅作用のあるｐ−ｎ−
ｐトランジスタと、ｎ層−ｐ−ｎトランジスタとを直列
接続して成るサイリスタよｖ りもターンオフ直後の■耐量の大きいサイリスタである
。
うにｐ−ｎ−ｐトランジスタＴ□とｎチヤンネル静電誘
導トランジスタ（以下単にＳＩ）ランジスタと称する）
Ｔ２のソースＳがカソード電極９に、ゲートＧがゲート
電極１１およびトランジスタＴ□のコレクタＣに、ドレ
インＤがトランジスタＴ のベースＢにおよびこのトラ
ンジスタＴ□のエミッタＥをアノード電極１０に接続す
る構成となっている。ここで第１図の各領域と第２図と
の間において、エミッタＥは第２高濃度層（ｐ＋層）６
に、ベースＢおよびドレインＤは基板（ｎ層）２ａに、
コレクタＣはｐ 領域７，８に、ソースＳは第１高濃度
層（ｎ層層）４に対応し、またゲートＧはｐ＋領域７，
８にそれぞれ対応している。図示のサイリスタ１は第２
図の回路図より明らかなように、電流増幅作用をもった
ｐ−ｎ−ｐトランジスタＴ□と、電流増幅作用のないＳ
ＩトランジスタＴ２とを直列に接続しているため、静電
誘導サイリスタ１は従来型のｐ−ｎ−ｐ−ｎ４層構造サ
イリスタすなわち基本的に電流増幅作用のあるｐ−ｎ−
ｐトランジスタと、ｎ層−ｐ−ｎトランジスタとを直列
接続して成るサイリスタよｖ りもターンオフ直後の■耐量の大きいサイリスタである
。
しかしながら、実際に第１図に示す構成のサイリスタを
製作するに当り、ｎ型基板２ａにｐ＋アゲート域７およ
び８を拡散法で形成し、その後このｐ＋アゲート域８を
埋込ゲート領域とするため基板２ａ上にｎ型エピタキシ
ャル層２ｂを成長させて半導体Ｊｖ４２を形成してサイ
リスタを製作する。
製作するに当り、ｎ型基板２ａにｐ＋アゲート域７およ
び８を拡散法で形成し、その後このｐ＋アゲート域８を
埋込ゲート領域とするため基板２ａ上にｎ型エピタキシ
ャル層２ｂを成長させて半導体Ｊｖ４２を形成してサイ
リスタを製作する。
このサイリスタのチャンネル面積とゲート面積との間に
チャンネル面積（ゲート面積
の関係が得られ、具体例で示せばチャンネル面積１に対
しゲート面積は６〜１０倍となる。ゲートとチャンネル
とがこのような面積関係にあるので、第１図に示した静
電誘導トランジスタの等価回路゛は第２図に示すような
単純な回路とはならず、第３図に示すような第２図のＳ
ＩトランジスタＴ２に寄生的なｎ−ｐ−ｎトランジス々
Ｔ８が並列接続された回路となる。すなわち、本来電流
増幅作用のないＳエトランジスタテ２に電流増幅作用の
あるゲート面積の大きい寄生ｎ−ｐ−ｎ１−ランジスタ
Ｔ が並列接続されていることとなる。これ力；ため、
主電流しゃ断接の再印加電圧（アノード°−カソード間
）によって生ずる空乏層の静電容量を充電するための充
電電流によって寄生ｎ−ｐ−ｎトランジスタＴ８がオン
状態となり、静電誘導サイリスクが再点弧してしまうと
いう問題があった。
しゲート面積は６〜１０倍となる。ゲートとチャンネル
とがこのような面積関係にあるので、第１図に示した静
電誘導トランジスタの等価回路゛は第２図に示すような
単純な回路とはならず、第３図に示すような第２図のＳ
ＩトランジスタＴ２に寄生的なｎ−ｐ−ｎトランジス々
Ｔ８が並列接続された回路となる。すなわち、本来電流
増幅作用のないＳエトランジスタテ２に電流増幅作用の
あるゲート面積の大きい寄生ｎ−ｐ−ｎ１−ランジスタ
Ｔ が並列接続されていることとなる。これ力；ため、
主電流しゃ断接の再印加電圧（アノード°−カソード間
）によって生ずる空乏層の静電容量を充電するための充
電電流によって寄生ｎ−ｐ−ｎトランジスタＴ８がオン
状態となり、静電誘導サイリスクが再点弧してしまうと
いう問題があった。
そして上述した原因によって第１図に示す従来既知の構
成の静電誘導サイリスタはターンオフ直後の叫耐量が予
想された程には大きくならなし・とｌｔ いう欠点があった。
成の静電誘導サイリスタはターンオフ直後の叫耐量が予
想された程には大きくならなし・とｌｔ いう欠点があった。
さらに、サイリスタをオン状態にするためゲートを正バ
イアスしたときを考えるならば半導体層ｚ中に埋込まれ
た埋込ゲート領域８の真上に高濃度層（ｎ層層）が存在
するので、サイリスタのゲニトとカソードとの間はｐ−
ｎ−ｎ”ダイオードとなっている。このため高周波動作
時のターンオン時のゲート損失（ゲート・ターンオン電
流）が大きいという欠点があった。
イアスしたときを考えるならば半導体層ｚ中に埋込まれ
た埋込ゲート領域８の真上に高濃度層（ｎ層層）が存在
するので、サイリスタのゲニトとカソードとの間はｐ−
ｎ−ｎ”ダイオードとなっている。このため高周波動作
時のターンオン時のゲート損失（ゲート・ターンオン電
流）が大きいという欠点があった。
さらに上述したエピタキシャル成長を大面積の基板上に
行なうと、エピタキシャル成長層に欠陥部分が生じ、こ
の欠陥部分の所では無欠陥部分の所よりもｎ＋不純物原
子の拡散速度が速く深く拡散するので、例えばｐ＋埋込
ゲート領域と短絡したりしてサイリスタのゲートおよび
カソード間耐圧が低下するおそれがある。このことは結
局サイリスタの製造歩留りを低下させる大きな原因とな
るＯ 〔発明の概要〕 本発明の目的は上述した如き従来の静電誘導サイリスタ
が有する諸欠点を除去すると共に、製造歩留りを著しく
向上させた新しい構造の静電誘導サイリスタを提供する
ことにある。
行なうと、エピタキシャル成長層に欠陥部分が生じ、こ
の欠陥部分の所では無欠陥部分の所よりもｎ＋不純物原
子の拡散速度が速く深く拡散するので、例えばｐ＋埋込
ゲート領域と短絡したりしてサイリスタのゲートおよび
カソード間耐圧が低下するおそれがある。このことは結
局サイリスタの製造歩留りを低下させる大きな原因とな
るＯ 〔発明の概要〕 本発明の目的は上述した如き従来の静電誘導サイリスタ
が有する諸欠点を除去すると共に、製造歩留りを著しく
向上させた新しい構造の静電誘導サイリスタを提供する
ことにある。
この目的の達成を図るため、本発明によれば、前述の第
１高濃度層を、埋込ゲート領域から半導体層の一側面を
該−側面に垂直な方向にみて、この埋込ゲート領域の真
上の領域は第１高濃度層の接合深さを浅く、これ以外の
この半導体層には第１高濃度層の接合深さを深く設ける
ことを特徴と・する。
１高濃度層を、埋込ゲート領域から半導体層の一側面を
該−側面に垂直な方向にみて、この埋込ゲート領域の真
上の領域は第１高濃度層の接合深さを浅く、これ以外の
この半導体層には第１高濃度層の接合深さを深く設ける
ことを特徴と・する。
このように構成すれば、ターンオフ直後の鼾耐量を所要
の高い値に保つことができ、高周波動作時のターンオン
時のゲート損失を小さくできしかも製造歩留りを著しく
向上させることができるという効果を得る。
の高い値に保つことができ、高周波動作時のターンオン
時のゲート損失を小さくできしかも製造歩留りを著しく
向上させることができるという効果を得る。
本発明の実施に当ってはさらに前述の第２高濃度層を、
埋込ゲート領域から半導体層の他側面を該他側面に垂直
な方向にみて、この埋込ゲート領域の真下の領域は第２
高濃度層の接合深さを浅くこれ以外のこの半導体層には
第２高濃度層の接合深さを深く設けるのが好適である。
埋込ゲート領域から半導体層の他側面を該他側面に垂直
な方向にみて、この埋込ゲート領域の真下の領域は第２
高濃度層の接合深さを浅くこれ以外のこの半導体層には
第２高濃度層の接合深さを深く設けるのが好適である。
Ｖ
このように構成すれば、ターンオフ直後の五耐量をさら
に高める効果が得られる。
に高める効果が得られる。
さらに本発明の実施に当っては、上述した構成の静電誘
導サイリスタの各々において、上述したゲート領域の真
下の領域とアノード電極との間に絶縁膜を設けるのが好
適である。
導サイリスタの各々において、上述したゲート領域の真
下の領域とアノード電極との間に絶縁膜を設けるのが好
適である。
このように構成すれば、上述した諸効果を一層高めるこ
とができる。
とができる。
以下、図面を参照して本発明の実施例を詳述する。尚各
図面において同一の構成成分については同一符号を附し
て示す。また、図中各模成成分の寸法、幾何的形状、配
置は正確な縮尺によるものではなく、説明の理解を容易
にするため一部を誇張して示したものである。
図面において同一の構成成分については同一符号を附し
て示す。また、図中各模成成分の寸法、幾何的形状、配
置は正確な縮尺によるものではなく、説明の理解を容易
にするため一部を誇張して示したものである。
第４図は本発明の第１実施例を示す。
この実施例では、第１高濃度層例えばｎ Ｎ４をカソー
ド電極９と対向する半導体層２の領域全面にわたり一様
な接合深さに設けるのではなく、埋込ゲート領域８から
半導体Ｎ２の一側面８をこの一側面８に対し直交する方
向にみて、この埋込ゲート領域８の真上に存在する半導
体層２の部分的領域１８には接合深さの浅いｎ＋層４′
を、これ以外の半導体には接合深さの深いｎ＋層４を設
ける。この実施例のサイリスタを第１図に示す従来のサ
イリスタとの構成上の相違点をＡ／ ＋ Ａ／ 線およ
びＢ−１１１Ｊに沿って取った断面構造につき説明する
。
ド電極９と対向する半導体層２の領域全面にわたり一様
な接合深さに設けるのではなく、埋込ゲート領域８から
半導体Ｎ２の一側面８をこの一側面８に対し直交する方
向にみて、この埋込ゲート領域８の真上に存在する半導
体層２の部分的領域１８には接合深さの浅いｎ＋層４′
を、これ以外の半導体には接合深さの深いｎ＋層４を設
ける。この実施例のサイリスタを第１図に示す従来のサ
イリスタとの構成上の相違点をＡ／ ＋ Ａ／ 線およ
びＢ−１１１Ｊに沿って取った断面構造につき説明する
。
、ここで、従来のサイリスタでは第１高濃度層の接合深
さは一様であり、具体的な例で示せばエピタキシャル成
長層２ｂの厚み２０μｍに対して第１高濃度層４は１０
μｍに設計されていた。しかして、いまＢ−Ｂ線上の第
１高濃度層４．の接合深さは１０μｍであるのに対し、
Ａ１．、、Ａ１線上の第１高濃度層４／は１−２μｍで
あり、Ａ／ −Ａ／綿線上第１高濃度層の接合深さはＢ
−Ｂ線上のそれに対し只〜１／１ｏと小さくしている。
さは一様であり、具体的な例で示せばエピタキシャル成
長層２ｂの厚み２０μｍに対して第１高濃度層４は１０
μｍに設計されていた。しかして、いまＢ−Ｂ線上の第
１高濃度層４．の接合深さは１０μｍであるのに対し、
Ａ１．、、Ａ１線上の第１高濃度層４／は１−２μｍで
あり、Ａ／ −Ａ／綿線上第１高濃度層の接合深さはＢ
−Ｂ線上のそれに対し只〜１／１ｏと小さくしている。
これにより、第８図の等何回路の寄生ｎ−ｐ−ｎトラン
ジスタＴ８のエミッタ注入効率はＡ／ ＋ Ａ／綿線上
は、従来の構成に比べ非常に小さくなっている。従って
トランジスタＴ８のエミッタ注入効率が低下し、よって
電流増幅作用が低減する。この寄生トランジスタの電流
増幅作用の低下により静電誘導トランジスタＴ、の動作
が強調されることとなり、その結果静電誘導サイリスタ
は第１図に示す構造の従来の静電誘導サイリスタよりも
高ｖ いターンオフ後の…耐量を保有することになる。
ジスタＴ８のエミッタ注入効率はＡ／ ＋ Ａ／綿線上
は、従来の構成に比べ非常に小さくなっている。従って
トランジスタＴ８のエミッタ注入効率が低下し、よって
電流増幅作用が低減する。この寄生トランジスタの電流
増幅作用の低下により静電誘導トランジスタＴ、の動作
が強調されることとなり、その結果静電誘導サイリスタ
は第１図に示す構造の従来の静電誘導サイリスタよりも
高ｖ いターンオフ後の…耐量を保有することになる。
さらに、第４図に示す構成のサイリスタはＡ／−Ａ／綿
線上見ると、ｐ＋層である埋込ゲート領域８と Ａ／
−ＡＩ縁線上第１高濃度層４′までの距離はＢ−Ｂ線上
の第１高濃度層４よりも長いので、第１図に示す従来構
成の対応するｐ＋ ＋ ｎ −ｎ＋接合の場合よりもゲ
ートおよびカソード間の抵抗が高くなり従って電流量が
低減される。
線上見ると、ｐ＋層である埋込ゲート領域８と Ａ／
−ＡＩ縁線上第１高濃度層４′までの距離はＢ−Ｂ線上
の第１高濃度層４よりも長いので、第１図に示す従来構
成の対応するｐ＋ ＋ ｎ −ｎ＋接合の場合よりもゲ
ートおよびカソード間の抵抗が高くなり従って電流量が
低減される。
このため第４図に示す構成の本発明サイリスタは第１図
に示す構成の従来のサイリスタよりも高周波動作時のタ
ーンオン時のゲート損失が著しく小さくなるという利点
が得られる。
に示す構成の従来のサイリスタよりも高周波動作時のタ
ーンオン時のゲート損失が著しく小さくなるという利点
が得られる。
尚、上述した半導体層２の一側面８に選択的にｎ＋層４
およびｎ＋層４′を形成する方法は公知の酸化膜形成、
ホトリソグラフィ、拡散技術等を用いればよい。
およびｎ＋層４′を形成する方法は公知の酸化膜形成、
ホトリソグラフィ、拡散技術等を用いればよい。
ところで、第４図に示す構成では半導体層２のカソード
表面のｎ＋層４とｎ＋＃４’とがアルミ電極すなわちカ
ソード電極９によって短絡されているため、サイリスタ
のカソードとゲートとの間の耐圧がある程度制約を受け
ることがある。従ってこのゲートとカソードとの間の耐
圧を高める必要がある場合も生ずる。
表面のｎ＋層４とｎ＋＃４’とがアルミ電極すなわちカ
ソード電極９によって短絡されているため、サイリスタ
のカソードとゲートとの間の耐圧がある程度制約を受け
ることがある。従ってこのゲートとカソードとの間の耐
圧を高める必要がある場合も生ずる。
第５図に示す実施例はこのゲートとカソードとの間の耐
圧を高めた構造を示す。この実施例では第４図に示す構
造の半導体層２の領域、すなわち埋込ゲート領域８の真
上の領域１８とカソード電極９との間に絶縁層（または
絶縁膜ともいう）、例えば、酸化膜、窒化膜等１４を設
けている。この絶縁層１４を設けることによって、半導
体層２の一側面８、すなわちカソード表面のｎ＋層４と
交互に位置する１層１８からカソード電極９に直接至る
電流通路が電気的にしゃ断されることとなる。
圧を高めた構造を示す。この実施例では第４図に示す構
造の半導体層２の領域、すなわち埋込ゲート領域８の真
上の領域１８とカソード電極９との間に絶縁層（または
絶縁膜ともいう）、例えば、酸化膜、窒化膜等１４を設
けている。この絶縁層１４を設けることによって、半導
体層２の一側面８、すなわちカソード表面のｎ＋層４と
交互に位置する１層１８からカソード電極９に直接至る
電流通路が電気的にしゃ断されることとなる。
この絶縁層１４のこのような電気的絶縁作用により、ｎ
＋層４とｎ＋層４′とのカソード電極９を介する短絡回
路の形成が排除されるので、サイリスタのゲートとカソ
ードとの間の耐圧が向上する。
＋層４とｎ＋層４′とのカソード電極９を介する短絡回
路の形成が排除されるので、サイリスタのゲートとカソ
ードとの間の耐圧が向上する。
また、この絶縁Ｎ１４の絶縁作用により、第８図に示す
等価回路の寄生ｎ −ｐ −’ｎ ）ランリスクＴ８の
動作が防止され第２図に示すような等価回路となり、こ
れがためこの実施例に示すサイリスタのターンオフ直後
のπ耐量も第１図に示す従来のサイリスタのそれよりも
大となる。
等価回路の寄生ｎ −ｐ −’ｎ ）ランリスクＴ８の
動作が防止され第２図に示すような等価回路となり、こ
れがためこの実施例に示すサイリスタのターンオフ直後
のπ耐量も第１図に示す従来のサイリスタのそれよりも
大となる。
さらに、この絶縁層１４によって、埋込ゲート領域８か
らカソード電極９への全電流通路のうちｐ＋ −ｎ接合
のみを有する領域部分に対応する電流通路が絶縁される
ので、電流通路はｐ −ｎ−ｎ＋接合のみを有する領域
部分に対応する通路のみに実質的に限定される。
らカソード電極９への全電流通路のうちｐ＋ −ｎ接合
のみを有する領域部分に対応する電流通路が絶縁される
ので、電流通路はｐ −ｎ−ｎ＋接合のみを有する領域
部分に対応する通路のみに実質的に限定される。
第１図に示す従来構造ではこのような電流通路をしゃ断
する絶縁層を有していないので、第５図に示す実施例の
電流通路は第１図の従来構造の電流通路よりも幅狭とな
り、従ってサイリスタのゲートとカソード間を流れる電
流量が著しく低減する。換言すればサイリスタのゲート
とカソードとの間の抵抗が高くなる。これがため、第５
図の実施例に示すサイリスタは第１図の従来構造のサイ
リスタに比べて高周波動作時のターンオン時のゲート損
失が著しく小さくなるという利点がある。
する絶縁層を有していないので、第５図に示す実施例の
電流通路は第１図の従来構造の電流通路よりも幅狭とな
り、従ってサイリスタのゲートとカソード間を流れる電
流量が著しく低減する。換言すればサイリスタのゲート
とカソードとの間の抵抗が高くなる。これがため、第５
図の実施例に示すサイリスタは第１図の従来構造のサイ
リスタに比べて高周波動作時のターンオン時のゲート損
失が著しく小さくなるという利点がある。
さらに第５図に示す実施例では、チャンネル面積よりも
遥かに大きな面積を有するゲート面積（具体的には１：
６〜１０）を有している埋込ゲート領域８の真上の半導
体層２の領域１８に対して高濃度層すなわちｎ＋拡散層
を設けずに、この領域１８に絶縁層１４を設けて電気的
に不活性化しているのであるから、エピタキシャル成長
層２ｂ自体の欠陥に起因する障害の発生を回避し得、よ
ってサイリスタの製造歩留りを著しく向上させることが
できる。
遥かに大きな面積を有するゲート面積（具体的には１：
６〜１０）を有している埋込ゲート領域８の真上の半導
体層２の領域１８に対して高濃度層すなわちｎ＋拡散層
を設けずに、この領域１８に絶縁層１４を設けて電気的
に不活性化しているのであるから、エピタキシャル成長
層２ｂ自体の欠陥に起因する障害の発生を回避し得、よ
ってサイリスタの製造歩留りを著しく向上させることが
できる。
上述した絶縁層の選択的形成は公知の酸化技術、ホトリ
ソグラフィ技術、エツチング技術によって容易に達成し
得る。
ソグラフィ技術、エツチング技術によって容易に達成し
得る。
第６図は本発明サイリスタの他の実施例を示す。
この実施例では上述した第４図の実施例のサイリｖ
スタのターンオフ直後のπ耐量をさらに高めることがで
きる。
きる。
第４図の実施例のＡｔ−Ａｚ線上の断面構造はｐ＋−ｎ
−ｐ”−ｎの接合構造（４層サイリスタ構造）となって
おり、この４層サイリスタ構造が存在するｖ ため、ターンオフ直後の肌−耐量を静電誘導サイｖ リスク本来の高いπ耐量を得るのが固唾である。
−ｐ”−ｎの接合構造（４層サイリスタ構造）となって
おり、この４層サイリスタ構造が存在するｖ ため、ターンオフ直後の肌−耐量を静電誘導サイｖ リスク本来の高いπ耐量を得るのが固唾である。
これに対し第６図の実施例では第４図の構造をさらに発
展させて、さらに追加して第２高濃度層例えばｐ”ｕ６
を、埋込ゲート領域８から半導体Ｎ２の他側面５を該他
側面に垂直な方向にみて、この埋込ゲート領域８の真下
の領域１５に接合探極１０およびカソード電′Ｆｆ！９
に夫々対向する埋込ゲート領域８の真上および真下の半
導体層の面領域１３および１５には第１高濃度層である
接合深さの深いｎ＋層４および第２高−濃度層である接
合深さの深いｐ＋層６が設けられていない。一実施例で
示すならば第１高濃度層側では第４図と同様Ａ／ −Ａ
’線上のｎ＋層４′の接合深さは１〜２μｍであるのに
対し、Ｂ−Ｂｉ上のｎ＋＊４のそれは１０μｍである。
展させて、さらに追加して第２高濃度層例えばｐ”ｕ６
を、埋込ゲート領域８から半導体Ｎ２の他側面５を該他
側面に垂直な方向にみて、この埋込ゲート領域８の真下
の領域１５に接合探極１０およびカソード電′Ｆｆ！９
に夫々対向する埋込ゲート領域８の真上および真下の半
導体層の面領域１３および１５には第１高濃度層である
接合深さの深いｎ＋層４および第２高−濃度層である接
合深さの深いｐ＋層６が設けられていない。一実施例で
示すならば第１高濃度層側では第４図と同様Ａ／ −Ａ
’線上のｎ＋層４′の接合深さは１〜２μｍであるのに
対し、Ｂ−Ｂｉ上のｎ＋＊４のそれは１０μｍである。
他方第２高濃度層側ではＡＩ −ｈｌ線上のｐ＋層６１
の接合深さは１〜２μｍであるのに対し、Ｂ−Ｂ線上の
ｐ＋層６のそれは１５μｍである。
の接合深さは１〜２μｍであるのに対し、Ｂ−Ｂ線上の
ｐ＋層６のそれは１５μｍである。
第１高濃度層側はＡＩ ＋ Ａ／銀線上はＢ−Ｂ線上に
比し只〜暑。の接合深さとなっている。第２高？農度層
側ではＡ／−Ａ／縁線上Ｂ−Ｂ線上に比し／７乍１／、
５の接合深さとなっている。
比し只〜暑。の接合深さとなっている。第２高？農度層
側ではＡ／−Ａ／縁線上Ｂ−Ｂ線上に比し／７乍１／、
５の接合深さとなっている。
このような構成のためＡ／ −Ａｔ線上はｐ＋−ｎ−ｐ
−ｎ 接合構造であるけれども、第１高濃度層のｎ＋
層４′および第２高濃度層のｐ＋層６′はＢ−Ｂｉ上の
それよりも接合深さが著しく浅い。これによりＡ’ −
Ａ／縁線上第３図の等個目路で説明するならばトランジ
スタＴ□（１）” −ｎ −１）” ）および寄生トラ
ンジスタＴ８（ｎ −ｐ＋−ｎ層）の電流増幅作用は第
１図の従来構成のそれよりも著しく小さい。従って、ト
ランジスタＴ□およびＴ８のエミッタ注入効率が低下し
、よって電流増幅作用が低減する。
−ｎ 接合構造であるけれども、第１高濃度層のｎ＋
層４′および第２高濃度層のｐ＋層６′はＢ−Ｂｉ上の
それよりも接合深さが著しく浅い。これによりＡ’ −
Ａ／縁線上第３図の等個目路で説明するならばトランジ
スタＴ□（１）” −ｎ −１）” ）および寄生トラ
ンジスタＴ８（ｎ −ｐ＋−ｎ層）の電流増幅作用は第
１図の従来構成のそれよりも著しく小さい。従って、ト
ランジスタＴ□およびＴ８のエミッタ注入効率が低下し
、よって電流増幅作用が低減する。
第６図に示す実施例では半導体層２の他側面であるアノ
ード表面におけるｐ＋層６およびｐ＋層６′とゲート領
域７の真下の１層１５とがアノード電極例えばアルミニ
ウムで短絡される。従ってこのサイリスタの等個目路は
第７図に示すようになり、この回路は第３図の等個目路
のｐ −ｎ −ｐトランジスタＴ のエミッターベース
間に抵抗Ｒが接続された構成となっている。この実施例
におけるｐ＋層６およびｐ＋層６′とｎＪｊ’ｊ １５
との短絡比はアノード表面でのｐ＋層とｎ層との面積比
でほぼ１となる。従って、第７図のこの等個目路間から
も明らかなように、この実施例のサイリスタはエミッタ
注入効率が抑制されたｐ−ｎ−ｐ トランジスタＴ□と
、静電誘導トランジスタＴ２およびエミッタ注入効率の
低減された寄生トランジスタＴ８とが「Ｌ列に接続され
た構成となっているので、このサイリスタは電流増幅作
用の影響を受け難＜、従ってｌｖ ターンオフ直後の一託耐量を高くすることができる。ま
た高周波時のターンオン時のゲート損失も第４図の実施
例と同様に小さくなっている。
ード表面におけるｐ＋層６およびｐ＋層６′とゲート領
域７の真下の１層１５とがアノード電極例えばアルミニ
ウムで短絡される。従ってこのサイリスタの等個目路は
第７図に示すようになり、この回路は第３図の等個目路
のｐ −ｎ −ｐトランジスタＴ のエミッターベース
間に抵抗Ｒが接続された構成となっている。この実施例
におけるｐ＋層６およびｐ＋層６′とｎＪｊ’ｊ １５
との短絡比はアノード表面でのｐ＋層とｎ層との面積比
でほぼ１となる。従って、第７図のこの等個目路間から
も明らかなように、この実施例のサイリスタはエミッタ
注入効率が抑制されたｐ−ｎ−ｐ トランジスタＴ□と
、静電誘導トランジスタＴ２およびエミッタ注入効率の
低減された寄生トランジスタＴ８とが「Ｌ列に接続され
た構成となっているので、このサイリスタは電流増幅作
用の影響を受け難＜、従ってｌｖ ターンオフ直後の一託耐量を高くすることができる。ま
た高周波時のターンオン時のゲート損失も第４図の実施
例と同様に小さくなっている。
尚、上述した半導体層２の一側「１１３に選択的にｎ＋
＃４およびｎ＋層４′を形成すること、および他の一側
面５に選択的にｐ＋層６およびｐ＋層６′をｎ層２に形
成する方法は公知の酸化膜形成、ホトリソグラフィ、拡
散技術等を用いればよい。
＃４およびｎ＋層４′を形成すること、および他の一側
面５に選択的にｐ＋層６およびｐ＋層６′をｎ層２に形
成する方法は公知の酸化膜形成、ホトリソグラフィ、拡
散技術等を用いればよい。
第８図に示す実施例は第６図の実施例の効果をさらに高
めたものである。
めたものである。
この実施例では第６図に示す構造の半導体層２の領域、
ずなわち、埋込ゲート領域８の真上の領域１３とカソー
ド電ｇｊ ９との間にまた埋込ゲート領域８の真下の領
域１５とアノード電極ニ極１０との間に絶縁層（または
絶縁膜ともいう）、例えば、酸化膜、窒化膜等の絶縁層
１４および１４′を設けている。このＩＪ＋縁ｆｆ１ｔ
１４を設けることによって、半導体層２の一側面８、す
ブよりちカソード表面のｎ＋層４と交互に位置するｎ層
４／からカソード電Ｈ１９にｉＨ接至る電流通路が電気
的にしゃ断されることとなる。
ずなわち、埋込ゲート領域８の真上の領域１３とカソー
ド電ｇｊ ９との間にまた埋込ゲート領域８の真下の領
域１５とアノード電極ニ極１０との間に絶縁層（または
絶縁膜ともいう）、例えば、酸化膜、窒化膜等の絶縁層
１４および１４′を設けている。このＩＪ＋縁ｆｆ１ｔ
１４を設けることによって、半導体層２の一側面８、す
ブよりちカソード表面のｎ＋層４と交互に位置するｎ層
４／からカソード電Ｈ１９にｉＨ接至る電流通路が電気
的にしゃ断されることとなる。
この絶縁層１４のこのような電気的絶縁作用により、ｎ
” ＩＭ ４と０層４１とのカソード電極９を介する短
絡回路の形成が排除されるので、サイリスタのゲートと
カソードとの間の耐圧が向上する。
” ＩＭ ４と０層４１とのカソード電極９を介する短
絡回路の形成が排除されるので、サイリスタのゲートと
カソードとの間の耐圧が向上する。
また、この絶縁層１４の絶縁作用により、第８図に示す
等個目路の寄生ｎ−ｐ−ｎ トランジスタＴ の動作が
防止され第２図に示すような等個目路となり、これがた
めこの実施例に示すサイリスｖ 夕のターンオフ直後の醇耐量も第１図に示す従来のサイ
リスタのそれよりも犬となる。
等個目路の寄生ｎ−ｐ−ｎ トランジスタＴ の動作が
防止され第２図に示すような等個目路となり、これがた
めこの実施例に示すサイリスｖ 夕のターンオフ直後の醇耐量も第１図に示す従来のサイ
リスタのそれよりも犬となる。
さらに、このＭ２ ＜４層１４によって、埋込ゲート領
域８からカソード電断９への全ｉｌｌ流通路のうちｐ＋
−ｎ接合のみを有する領域部分に対応する電流通路が
絶縁されるので、ｌ流ＪＩＴＪ路はｐ −ｎ−ｎ＋接合
のみを有する領域部分に対応する通路のみに実質的に限
定される。第１図に示す従来構造ではこのような電流通
路をしゃ断する絶縁層を有していないので、第８ｒＡに
示す実施例の’ｌ’ｌＬ流通路は第１図の従来構造の一
錐−流−通路よりも幅狭となり、従ってサイリスタのゲ
ートとカソード間を流れる電流量が著しく低減する。換
言すればサイリスタのゲートとカソードとの間の抵抗が
高くなる。これがため、＠８図の実施例に示すサイリス
タは第１図の従来構造のサイリスタに比べて高周波動作
時のターンオン時のゲート損失が咎しく小さくなるとい
う利点がある。
域８からカソード電断９への全ｉｌｌ流通路のうちｐ＋
−ｎ接合のみを有する領域部分に対応する電流通路が
絶縁されるので、ｌ流ＪＩＴＪ路はｐ −ｎ−ｎ＋接合
のみを有する領域部分に対応する通路のみに実質的に限
定される。第１図に示す従来構造ではこのような電流通
路をしゃ断する絶縁層を有していないので、第８ｒＡに
示す実施例の’ｌ’ｌＬ流通路は第１図の従来構造の一
錐−流−通路よりも幅狭となり、従ってサイリスタのゲ
ートとカソード間を流れる電流量が著しく低減する。換
言すればサイリスタのゲートとカソードとの間の抵抗が
高くなる。これがため、＠８図の実施例に示すサイリス
タは第１図の従来構造のサイリスタに比べて高周波動作
時のターンオン時のゲート損失が咎しく小さくなるとい
う利点がある。
さらに第８図に示す実施例でＬｔ 、チャンネル面積よ
りも遥かに大きな面積を有するゲート而１ｌｌ（具体的
には１：６〜１０）を有している埋込ゲ−ト領域８の真
上の半導体層２の領域１８に対して高儂度層すなわちｎ
＋拡散層を設けずに、この領域１８に絶縁層１４を設け
て電気的に不活性化しているのであるから、エピタキシ
ャル成長層２ｂ自体の欠陥に起因する障害の発生を回避
し得、よってサイリスタの製造歩留りを著しく向上させ
ることができる。さらに発展させて、本実施例では第２
高濃度層例えばｐ＋層６を、埋込ゲート領域８から半導
体層２の他側面５を該他側面に垂直な方向にみて、この
埋込ゲート領域８の真下の領域１５に絶縁層１４′を設
け、これ以外の半導体層２にｐ＋層６を設けてし・る。
りも遥かに大きな面積を有するゲート而１ｌｌ（具体的
には１：６〜１０）を有している埋込ゲ−ト領域８の真
上の半導体層２の領域１８に対して高儂度層すなわちｎ
＋拡散層を設けずに、この領域１８に絶縁層１４を設け
て電気的に不活性化しているのであるから、エピタキシ
ャル成長層２ｂ自体の欠陥に起因する障害の発生を回避
し得、よってサイリスタの製造歩留りを著しく向上させ
ることができる。さらに発展させて、本実施例では第２
高濃度層例えばｐ＋層６を、埋込ゲート領域８から半導
体層２の他側面５を該他側面に垂直な方向にみて、この
埋込ゲート領域８の真下の領域１５に絶縁層１４′を設
け、これ以外の半導体層２にｐ＋層６を設けてし・る。
この第８図の実施例に示す構造では結局、アンード側ｌ
Ｏおよびカソード電極９にそれぞれ対向する埋込ゲート
領域８の真上および真下の半導体層の面領域１３および
１５には第１高濃度層であるｎ＋層４および第２高濃度
層であるｐ” ＩｔＶ ａが設けられていないので、Ａ
ｌ−Ａｌ線上の断面構造はｎ −ｐ” −ｎ接合構造（
８層トランジスタ構造）となる。従ってこの実施例では
埋込ゲート領域８の真上および真下の半導体層の領域１
３および１５に注入効果のある接合は存在しない。その
結果、第８図に示す実施例では、サイリスタを縦方向断
ｍｔ １ｒ−Ｔ造でみると、ｎ−ｐ −ｎトランジスタ
とｐ” −ｎ −ｎ ダイオードとのみで構成されてい
ることとなる。また半導体層２の他側面であるアノード
表面におけるｐ＋層６と８層１５とがアノード電極例え
ばアルミニウムで短絡される。従ってこのサイリスタの
等価回路は第７図に示すようになり、この回路は第２図
の等価回路のｐ−ｎ−ｐｈランジリスＴ２のエミッター
ベース間に゛抵抗Ｒが接続された構成となっている。こ
の実施例におけるｐ＋層６と８層１５との短絡比はアノ
ード表面でのｐ＋層とｎ層との面積比（ｐ＋層の面積＜
ｎ ＪＭ （Ｄ ｒ／＋ｉ ＋ｊｌ ）となるので、
短絡比率ｎ／Ｉ）＋は従来の短絡比率が１以下であった
のに対し６〜１（ｌｄ度という極めて大きな値となる。
Ｏおよびカソード電極９にそれぞれ対向する埋込ゲート
領域８の真上および真下の半導体層の面領域１３および
１５には第１高濃度層であるｎ＋層４および第２高濃度
層であるｐ” ＩｔＶ ａが設けられていないので、Ａ
ｌ−Ａｌ線上の断面構造はｎ −ｐ” −ｎ接合構造（
８層トランジスタ構造）となる。従ってこの実施例では
埋込ゲート領域８の真上および真下の半導体層の領域１
３および１５に注入効果のある接合は存在しない。その
結果、第８図に示す実施例では、サイリスタを縦方向断
ｍｔ １ｒ−Ｔ造でみると、ｎ−ｐ −ｎトランジスタ
とｐ” −ｎ −ｎ ダイオードとのみで構成されてい
ることとなる。また半導体層２の他側面であるアノード
表面におけるｐ＋層６と８層１５とがアノード電極例え
ばアルミニウムで短絡される。従ってこのサイリスタの
等価回路は第７図に示すようになり、この回路は第２図
の等価回路のｐ−ｎ−ｐｈランジリスＴ２のエミッター
ベース間に゛抵抗Ｒが接続された構成となっている。こ
の実施例におけるｐ＋層６と８層１５との短絡比はアノ
ード表面でのｐ＋層とｎ層との面積比（ｐ＋層の面積＜
ｎ ＪＭ （Ｄ ｒ／＋ｉ ＋ｊｌ ）となるので、
短絡比率ｎ／Ｉ）＋は従来の短絡比率が１以下であった
のに対し６〜１（ｌｄ度という極めて大きな値となる。
従って、この等価回路図からも明らかなように、この実
施例のサイリスタはエミッタ法人効率が抑制されたｐ−
ｎ−ｐ トランジスタＴ０と、静電誘導トランジスタＴ
２とが直列に接続された４７’／成となっているので、
このサイリスタは電流増幅作用の影響を受け難く、従っ
てターンオフ直後ｖ のπ耐量を高くすることができる。また高周波時のター
ンオン時のゲート損失も第４図の実施例と同様に小さく
なっている。
施例のサイリスタはエミッタ法人効率が抑制されたｐ−
ｎ−ｐ トランジスタＴ０と、静電誘導トランジスタＴ
２とが直列に接続された４７’／成となっているので、
このサイリスタは電流増幅作用の影響を受け難く、従っ
てターンオフ直後ｖ のπ耐量を高くすることができる。また高周波時のター
ンオン時のゲート損失も第４図の実施例と同様に小さく
なっている。
上述した絶縁層の選択的形成および選択的な拡散は公知
の酸化技術、ホトリソグラフィ技術、エツチング技術に
よって容易に達成し得る。
の酸化技術、ホトリソグラフィ技術、エツチング技術に
よって容易に達成し得る。
上述した如く、本発明は埋込ゲート構造を有する静電誘
導サイリス々の特性の改善を行なったものである〇 尚、上述した実施例ではｎチャンネル型のサイリスタに
つき説明したが、本発明をｐチャンネル型のサイリス々
に適用しても同様の効果を達成し得ること明らかである
。
導サイリス々の特性の改善を行なったものである〇 尚、上述した実施例ではｎチャンネル型のサイリスタに
つき説明したが、本発明をｐチャンネル型のサイリス々
に適用しても同様の効果を達成し得ること明らかである
。
さらに、ｔ（Ｓ９図に示す実施例の如く、アｆ−ド表面
上のｐ＋層をとり囲むようにアノード電極とｎ層との間
に低抵抗層（ｎ層層）１６を挾んだ構造に本実施例を適
用した静ｍ誘導サイリスタとしても、上述した実施例と
同様の効果を達成しくＪる。
上のｐ＋層をとり囲むようにアノード電極とｎ層との間
に低抵抗層（ｎ層層）１６を挾んだ構造に本実施例を適
用した静ｍ誘導サイリスタとしても、上述した実施例と
同様の効果を達成しくＪる。
さらにこのサイリスタを構成する各領域とかＩ・〆；そ
の他の構成成分に用いる材料は従来公知の材料を使用す
ることができること明らかである。
の他の構成成分に用いる材料は従来公知の材料を使用す
ることができること明らかである。
第１図は従来の静電誘導サイリスクの構造を示す略図的
断面図、 第２図および第８図は第１図のサイリスタの等価回路図
、 第４図〜第６図は本発明の静電誘導サイリスタの実施例
をそれぞれ示す略図的断面図、第７図は第６図のサイリ
スタの等価回路図、第８図は本発明の静電誘導サイリス
タのさらに他の実施例を示す略図的断面図、 第９図はさらに本発明の静電誘導サイリスクの変更例を
示す略図的断面図である。 −１・・・静電誘導サイリスタ素子 ２・・・半導体層（またはｎ層曽） ２ａ・・・基板 ２ｂ・・・エビクキシャル層８・・・
（半導体Ｉ・ごの）−側面 ４・１４′・・・第１高濃度層（またはｎ 層）５・・
・（半導体層の）他側面 ６．６／・・・第２高濃度層（ｐ＋層）７・・・ゲート
領域 ８・・・埋込ゲート領域（ｐ＋領領域 ９・・・カソード電極 １０・・・アノード電極 １１ ・・・ ゲ − ト 電極 １２・・・支持電極 １８・・・（埋込ゲート領域の真上の半導体層の）−領
域（またはｎ層） １４’、 １４・・・絶縁層 １６・・・（埋込ゲート領域の真下の半導体層の）領域
（またはｎＦｌ’７ ） Ｔ、、 Ｔ、・・・トランジスタ Ｔ２・・・ＳＩトランジリス １６・・・低抵抗層（ｎ”Ｍ）。 Ｂ 第２図 第４図 第５図 Ａ２Ｂ 第６図 第７図 第８図 第９図 手続補正書 昭和５９年４ 月 １２日 １、事件の表示 昭和５９年特 許 願第７２７０ 号 ２、発明の名称 静電誘導サイリスク ３、補正をする者 事件との関係 特許出願人 （３１１） 東洋電機製造株式会社 ５゜ ６、補正の対象 １特許請求の範囲を次の如く訂正する。 （第５項追加） 「２特ｉ′１′請求の範囲 １ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域には接合深さの浅い第１高濃度層を設け、こ
れ以外の前記半導体層には接合深さの深い第１高濃度層
を設けてなることを特徴とする静電誘導サイリスタ。 ２ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の前記半導体層に設け、また該埋込ゲー
ト領域の真上の領域と前記カソード電極との間に絶縁膜
を設けてなることを特徴とする静電誘導サイリスタ。 ８ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスクにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域には接合深さの浅い第１高濃度層を設け、こ
れ以外の前記半導体層には接合深さの深い第１高濃度層
を設け、また前記第２高濃度層を、前記埋込ゲート領域
から前記他側面を該他側面に垂直な方向にみて、該埋込
ゲート領域の真下の領域には接合深さの浅い第２高濃度
層を設けこれ以外の前記半導体層には接合深さの深い第
２高濃度層を設けてなることを特徴とする静電誘導サイ
リスタ。 瓜 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する、静電誘導
サイリ・スタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の前記半導体層に設け、前記第２高濃度
層を、前記埋込ゲート領域から前記他側面を該他側面に
垂直な方向にみて、該埋込ゲート領域の真下の領域以外
の前記半導体層に設け、さらに前記埋込ゲート領域の真
上の領域と前記カソード電極との間に絶縁膜を、さらに
、前記埋込ゲート領域の真下の領域と前記アノード電極
との間に絶縁膜を設けてなることを特徴とする静電誘導
サイリスタ。 イ リ ス タ 。 」 ２、明＃Ｉｌ書第１３頁第１０行の次に次を加入する。 ［ＳＩプサイスクのゲート面積はチャネル面積の６〜Ｉ
Ｏ倍と大きいので、このように構成することにより、埋
込みゲート上のエピタキシャル成長層に欠陥部分が生じ
ていたとしても第１高濃度Ｎ４・′は１〜２μｍと浅い
ので、ｎ＋不純物原子の拡散によって、欠陥部分に異常
拡散が生じたとしてもゲート、カソード間耐圧に影響を
与える確率が非常に小さくなる。よってゲート、カッ−
１間耐圧の歩留りを向上することができる。」 ３同第１４頁第２０行中１耐圧が、」の次に次を加入す
る。 「エピタキシャル成長層の欠陥によってＪ４同第１−５
頁第１行中１耐圧を」の次に次を加入する。 「さらに」 ５同第１７頁第７行中Ｕよって」の次に次を加入する。 「ゲート、カソード間耐圧が改善されるので」６同第２
０頁第１３行の次に次を加入する。 「ゲート、カソード間耐圧は第４図実施伊１と同様に改
善されており、第１図構成のものよりも製造歩留りが高
まっている。」 ７同第２３頁第６行中の「よって」の次に次をカロヘ入
する。 「ゲルト、カソード間耐圧が改善されるので」。
断面図、 第２図および第８図は第１図のサイリスタの等価回路図
、 第４図〜第６図は本発明の静電誘導サイリスタの実施例
をそれぞれ示す略図的断面図、第７図は第６図のサイリ
スタの等価回路図、第８図は本発明の静電誘導サイリス
タのさらに他の実施例を示す略図的断面図、 第９図はさらに本発明の静電誘導サイリスクの変更例を
示す略図的断面図である。 −１・・・静電誘導サイリスタ素子 ２・・・半導体層（またはｎ層曽） ２ａ・・・基板 ２ｂ・・・エビクキシャル層８・・・
（半導体Ｉ・ごの）−側面 ４・１４′・・・第１高濃度層（またはｎ 層）５・・
・（半導体層の）他側面 ６．６／・・・第２高濃度層（ｐ＋層）７・・・ゲート
領域 ８・・・埋込ゲート領域（ｐ＋領領域 ９・・・カソード電極 １０・・・アノード電極 １１ ・・・ ゲ − ト 電極 １２・・・支持電極 １８・・・（埋込ゲート領域の真上の半導体層の）−領
域（またはｎ層） １４’、 １４・・・絶縁層 １６・・・（埋込ゲート領域の真下の半導体層の）領域
（またはｎＦｌ’７ ） Ｔ、、 Ｔ、・・・トランジスタ Ｔ２・・・ＳＩトランジリス １６・・・低抵抗層（ｎ”Ｍ）。 Ｂ 第２図 第４図 第５図 Ａ２Ｂ 第６図 第７図 第８図 第９図 手続補正書 昭和５９年４ 月 １２日 １、事件の表示 昭和５９年特 許 願第７２７０ 号 ２、発明の名称 静電誘導サイリスク ３、補正をする者 事件との関係 特許出願人 （３１１） 東洋電機製造株式会社 ５゜ ６、補正の対象 １特許請求の範囲を次の如く訂正する。 （第５項追加） 「２特ｉ′１′請求の範囲 １ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域には接合深さの浅い第１高濃度層を設け、こ
れ以外の前記半導体層には接合深さの深い第１高濃度層
を設けてなることを特徴とする静電誘導サイリスタ。 ２ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の前記半導体層に設け、また該埋込ゲー
ト領域の真上の領域と前記カソード電極との間に絶縁膜
を設けてなることを特徴とする静電誘導サイリスタ。 ８ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスクにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域には接合深さの浅い第１高濃度層を設け、こ
れ以外の前記半導体層には接合深さの深い第１高濃度層
を設け、また前記第２高濃度層を、前記埋込ゲート領域
から前記他側面を該他側面に垂直な方向にみて、該埋込
ゲート領域の真下の領域には接合深さの浅い第２高濃度
層を設けこれ以外の前記半導体層には接合深さの深い第
２高濃度層を設けてなることを特徴とする静電誘導サイ
リスタ。 瓜 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する、静電誘導
サイリ・スタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の前記半導体層に設け、前記第２高濃度
層を、前記埋込ゲート領域から前記他側面を該他側面に
垂直な方向にみて、該埋込ゲート領域の真下の領域以外
の前記半導体層に設け、さらに前記埋込ゲート領域の真
上の領域と前記カソード電極との間に絶縁膜を、さらに
、前記埋込ゲート領域の真下の領域と前記アノード電極
との間に絶縁膜を設けてなることを特徴とする静電誘導
サイリスタ。 イ リ ス タ 。 」 ２、明＃Ｉｌ書第１３頁第１０行の次に次を加入する。 ［ＳＩプサイスクのゲート面積はチャネル面積の６〜Ｉ
Ｏ倍と大きいので、このように構成することにより、埋
込みゲート上のエピタキシャル成長層に欠陥部分が生じ
ていたとしても第１高濃度Ｎ４・′は１〜２μｍと浅い
ので、ｎ＋不純物原子の拡散によって、欠陥部分に異常
拡散が生じたとしてもゲート、カソード間耐圧に影響を
与える確率が非常に小さくなる。よってゲート、カッ−
１間耐圧の歩留りを向上することができる。」 ３同第１４頁第２０行中１耐圧が、」の次に次を加入す
る。 「エピタキシャル成長層の欠陥によってＪ４同第１−５
頁第１行中１耐圧を」の次に次を加入する。 「さらに」 ５同第１７頁第７行中Ｕよって」の次に次を加入する。 「ゲート、カソード間耐圧が改善されるので」６同第２
０頁第１３行の次に次を加入する。 「ゲート、カソード間耐圧は第４図実施伊１と同様に改
善されており、第１図構成のものよりも製造歩留りが高
まっている。」 ７同第２３頁第６行中の「よって」の次に次をカロヘ入
する。 「ゲルト、カソード間耐圧が改善されるので」。
Claims (1)
- 【特許請求の範囲】 １ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電誘導サ
イリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から６＋７記
−側面を該−側面に垂直な方向にみて、該埋込ゲート領
域の真上の領域には接合深さの浅い第１高濃度層を設け
、これ以外の前記半導体層には接合深さの深い第１高濃
度層を設けてなることを特徴とする静電誘導サイリスタ
。 ２ 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する静電訴）ｔ
メサイリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の前記半導体層に設け、また該埋込ゲー
ト領域の真上の領域と前記カソード電極との間に絶縁膜
を設けてなることを特徴とする静電誘導サイリスタ。 ＆ 半導体層の一側面側に設けた第１高一度ＪＶｔ・と
、他側面側に設けた第２高濃度層と、該半導体層中に設
けた埋込ゲート領域と、前記−側面に設けたカソード電
極と、前記他側１ｎ１に設けたアノード電極とを有する
静電誘導サイリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域には接合深さの浅い第１高濃度層を設け、こ
れ以外の前記半導体層には接合深さの深い第１高濃度層
を設け、また前記第２高濃度層を、前記埋１込ゲート領
域から１′ＪＯ記他側面を該他側面に垂直な方向にみて
、該埋込ゲート領域の真下の領域には接合深さの浅い第
２高濃度層を設け、これ以外の前記半導体層には接合深
さの探し第２高濃度層を設けてなることを特徴とする静
電誘導サイリスタ。 表 半導体層の一側面側に設けた第１高濃度層と、他側
面側に設けた第２高濃度層と、該半導体層中に設けた埋
込ゲート領域と、前記−側面に設けたカソード電極と、
前記他側面に設けたアノード電極とを有する、静電誘導
サイリスタにおいて、 前記第１高濃度層を、前記埋込ゲート領域から前記−側
面を該−側面に垂直な方向にみて、該埋込ゲート領域の
真上の領域以外の０１１記半導体層に設け、前記第２高
濃度層を、前記埋込ゲート領域から前記他側面を該他側
面に垂直な方向にみて、該埋込ゲート領域の真下の領域
以外の前記半導体層に設け、さらに前記埋込ゲート領域
の真上の領域とｎｆＪ記カツカソード電極間に絶縁膜を
、さらに、前記埋込ゲート領域の真下の領域と前記アノ
ード電極との間に絶縁膜を設けてなることを牛５徴とす
る静電誘導サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP727084A JPS60152063A (ja) | 1984-01-20 | 1984-01-20 | 静電誘導サイリスタ |
| US06/656,581 US4654679A (en) | 1983-10-05 | 1984-10-01 | Static induction thyristor with stepped-doping gate region |
| DE8484306785T DE3475859D1 (en) | 1983-10-05 | 1984-10-04 | Static induction thyristor |
| EP84306785A EP0141538B1 (en) | 1983-10-05 | 1984-10-04 | Static induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP727084A JPS60152063A (ja) | 1984-01-20 | 1984-01-20 | 静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152063A true JPS60152063A (ja) | 1985-08-10 |
Family
ID=11661334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP727084A Pending JPS60152063A (ja) | 1983-10-05 | 1984-01-20 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191474A (ja) * | 1987-10-02 | 1989-04-11 | Toyota Autom Loom Works Ltd | 半導体スイッチング素子 |
| US5545905A (en) * | 1993-04-19 | 1996-08-13 | Toyo Denki Seizo Kabushiki Kaisha | Static induction semiconductor device with a static induction schottky shorted structure |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368178A (en) * | 1976-11-30 | 1978-06-17 | Handotai Kenkyu Shinkokai | Fet transistor |
| JPS545680A (en) * | 1977-06-15 | 1979-01-17 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5441083A (en) * | 1977-09-07 | 1979-03-31 | Mitsubishi Electric Corp | Electrostatic induction type semiconductor device and production of the same |
| JPS54131885A (en) * | 1978-04-04 | 1979-10-13 | Meidensha Electric Mfg Co Ltd | Gate turn-off thyristor |
| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| JPS5756780A (en) * | 1980-09-22 | 1982-04-05 | Seiko Instr & Electronics Ltd | Electronic clock |
| JPS5799772A (en) * | 1980-12-12 | 1982-06-21 | Meidensha Electric Mfg Co Ltd | Semiconductor rectifying device |
| JPS5835973A (ja) * | 1981-08-28 | 1983-03-02 | Meidensha Electric Mfg Co Ltd | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
-
1984
- 1984-01-20 JP JP727084A patent/JPS60152063A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368178A (en) * | 1976-11-30 | 1978-06-17 | Handotai Kenkyu Shinkokai | Fet transistor |
| JPS545680A (en) * | 1977-06-15 | 1979-01-17 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5441083A (en) * | 1977-09-07 | 1979-03-31 | Mitsubishi Electric Corp | Electrostatic induction type semiconductor device and production of the same |
| JPS54131885A (en) * | 1978-04-04 | 1979-10-13 | Meidensha Electric Mfg Co Ltd | Gate turn-off thyristor |
| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| JPS5756780A (en) * | 1980-09-22 | 1982-04-05 | Seiko Instr & Electronics Ltd | Electronic clock |
| JPS5799772A (en) * | 1980-12-12 | 1982-06-21 | Meidensha Electric Mfg Co Ltd | Semiconductor rectifying device |
| JPS5835973A (ja) * | 1981-08-28 | 1983-03-02 | Meidensha Electric Mfg Co Ltd | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191474A (ja) * | 1987-10-02 | 1989-04-11 | Toyota Autom Loom Works Ltd | 半導体スイッチング素子 |
| US5545905A (en) * | 1993-04-19 | 1996-08-13 | Toyo Denki Seizo Kabushiki Kaisha | Static induction semiconductor device with a static induction schottky shorted structure |
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