JPH0191474A - 半導体スイッチング素子 - Google Patents
半導体スイッチング素子Info
- Publication number
- JPH0191474A JPH0191474A JP24956487A JP24956487A JPH0191474A JP H0191474 A JPH0191474 A JP H0191474A JP 24956487 A JP24956487 A JP 24956487A JP 24956487 A JP24956487 A JP 24956487A JP H0191474 A JPH0191474 A JP H0191474A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cathode
- turn
- cathodes
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000012535 impurity Substances 0.000 abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 5
- 230000006698 induction Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、埋め込みゲート間に形成されるチャネルの上
方にのみカソードまたはソースとなる半導体領域を設け
て、 ゲート−カソード間またはゲート−ソース間の容量を小
さくすることによりチャネル電流を低減することなくス
イッチング速度を向上させたものである。
方にのみカソードまたはソースとなる半導体領域を設け
て、 ゲート−カソード間またはゲート−ソース間の容量を小
さくすることによりチャネル電流を低減することなくス
イッチング速度を向上させたものである。
埋め込みゲート構造を有する半導体スイッチング素子、
例えば静電誘導サイリスク（以後、Ｓｌサイリスクと記
す）、静電誘導トランジスタ（以後ＳＩＴと記す）は、
ゲート−カソード間またはゲート−ソース間に印加する
電圧の制御により、チャネルを流れる電流を制御してス
イッチの０Ｎ１０ＦＦを行うものである。
例えば静電誘導サイリスク（以後、Ｓｌサイリスクと記
す）、静電誘導トランジスタ（以後ＳＩＴと記す）は、
ゲート−カソード間またはゲート−ソース間に印加する
電圧の制御により、チャネルを流れる電流を制御してス
イッチの０Ｎ１０ＦＦを行うものである。
第３図に、従来のＳｌサイリスクの模式断面図を示す。
同図において、低不純物濃度のｎ形半導体層であるベー
ス１の一方の主面に高不純物濃度のｎ形半導体層である
カソード２が形成され、他方の主面に高不純物濃度のｐ
形半導体層であるアノード３が形成されている。さらに
、ベース１内には高不純物濃度のｐ形半導体層であるゲ
ート４が所定間隔で埋め込まれている。また、図示して
はいないが、カソード２、アノード３および素子の端部
のゲート４には、それぞれＡ１等から成るカソード電極
、アノード電極、ゲート電極が形成されている。また、
図中破線で囲まれたゲート４．４間の領域はチャネル５
を形成しており、ゲート４とカソード３の間に正のゲー
ト電圧■ を印加することによりカソード３から注入さ
れる電子が、チャネル５を通過しベース１に注入される
ようになる。すると、カソード３からアノード２へ電子
がアノード２からカソード３へ正孔が流れるようになり
、この電流が一定値以上になると、ランチアンプが起こ
りゲート電圧Ｖ６Ｌの値に関係なくＳＩサイリスクはＯ
Ｎ状態となる（ターンオン）。
ス１の一方の主面に高不純物濃度のｎ形半導体層である
カソード２が形成され、他方の主面に高不純物濃度のｐ
形半導体層であるアノード３が形成されている。さらに
、ベース１内には高不純物濃度のｐ形半導体層であるゲ
ート４が所定間隔で埋め込まれている。また、図示して
はいないが、カソード２、アノード３および素子の端部
のゲート４には、それぞれＡ１等から成るカソード電極
、アノード電極、ゲート電極が形成されている。また、
図中破線で囲まれたゲート４．４間の領域はチャネル５
を形成しており、ゲート４とカソード３の間に正のゲー
ト電圧■ を印加することによりカソード３から注入さ
れる電子が、チャネル５を通過しベース１に注入される
ようになる。すると、カソード３からアノード２へ電子
がアノード２からカソード３へ正孔が流れるようになり
、この電流が一定値以上になると、ランチアンプが起こ
りゲート電圧Ｖ６Ｌの値に関係なくＳＩサイリスクはＯ
Ｎ状態となる（ターンオン）。
一方、ゲート４とカソード３の間に適当な負のゲート電
圧Ｖｅｃを印加するとチャネル５が遮断されカソード３
からベース１へ電子の注入が中止されると共にベース１
内にある過剰の正孔はゲート４から引き抜かれ、また過
剰の電子はアノード２から引き抜かれるので、ＳＩサイ
リスクはＯＦＦ状態となる（ターンオフ）。
圧Ｖｅｃを印加するとチャネル５が遮断されカソード３
からベース１へ電子の注入が中止されると共にベース１
内にある過剰の正孔はゲート４から引き抜かれ、また過
剰の電子はアノード２から引き抜かれるので、ＳＩサイ
リスクはＯＦＦ状態となる（ターンオフ）。
このように、ＳＩサイリスクはゲート４とカソード３間
に印加されるゲート電圧ＶＧｔの制御により、ターンオ
ン、ターンオフの制御を行っているが、ゲート電圧ＶＱ
Ｋの伝播時間はゲート４とカソード３間の接合容Ｅｔｃ
ｅｉ＝及びゲート４の抵抗ｒ）から成る時定数ｒ） ・
Ｃ４μに比例する。従って、時定数ｒ、・ＣＧＫの値を
小さくすれば、ゲート電圧Ｖ、にがゲート電極から遠く
離れたゲート４にも速やかに伝播する″ようになり、ゲ
ート電圧■、に正の電圧を印加した場合のターンオン、
負の電圧を印加した場合のターンオフが素子全体でより
一層同時に起きるようになり、スイッチング速度が向上
する。
に印加されるゲート電圧ＶＧｔの制御により、ターンオ
ン、ターンオフの制御を行っているが、ゲート電圧ＶＱ
Ｋの伝播時間はゲート４とカソード３間の接合容Ｅｔｃ
ｅｉ＝及びゲート４の抵抗ｒ）から成る時定数ｒ） ・
Ｃ４μに比例する。従って、時定数ｒ、・ＣＧＫの値を
小さくすれば、ゲート電圧Ｖ、にがゲート電極から遠く
離れたゲート４にも速やかに伝播する″ようになり、ゲ
ート電圧■、に正の電圧を印加した場合のターンオン、
負の電圧を印加した場合のターンオフが素子全体でより
一層同時に起きるようになり、スイッチング速度が向上
する。
上述したように、スイッチング速度を高速にするために
は時定数ｒ８ ・０９にの値を小さくすればよい。と
ころで、周知のようにゲート４とカソード３間の接合容
Ｍ Ｃｃ、＊は、ゲート４とカソード３の間の接合面積
に比例する。ところが、従来のＳ■サイリスクではカソ
ード３の全面にｎ形半導体層を形成していたため、接合
容量ＣＱＫの値が大きくスイッチング速度が遅かった。
は時定数ｒ８ ・０９にの値を小さくすればよい。と
ころで、周知のようにゲート４とカソード３間の接合容
Ｍ Ｃｃ、＊は、ゲート４とカソード３の間の接合面積
に比例する。ところが、従来のＳ■サイリスクではカソ
ード３の全面にｎ形半導体層を形成していたため、接合
容量ＣＱＫの値が大きくスイッチング速度が遅かった。
本発明は、上記従来の問題点に鑑み、ターンオン、ター
ンオフ速度の速い高速スイッチングを可能にする半導体
スイッチング素子を提供することを目的とする。
ンオフ速度の速い高速スイッチングを可能にする半導体
スイッチング素子を提供することを目的とする。
本発明は上記目的を達成するために、埋め込みゲート構
造を有する半導体スイッチング素子において、カソード
またはソースとなる半導体領域をゲート間に形成される
チャネルの上方にのみ配設するようにしたことを特徴と
するものである。
造を有する半導体スイッチング素子において、カソード
またはソースとなる半導体領域をゲート間に形成される
チャネルの上方にのみ配設するようにしたことを特徴と
するものである。
カソード領域またはソース領域となる高不純物濃度の半
導体領域を、埋め込みゲート間に形成されるチャネル領
域の上方にのみ配設したので、ゲートとカソード領域ま
たはソース領域間の接合容量は従来よりも減少する。従
って、ゲート抵抗と前記接合容量の積から成る時定数は
従来よりも小さ（なり、ゲート−カソード間電圧または
ゲートニソース間電圧がゲート電極から離れたゲートに
伝播する速度は従来よりも速くなる。この結果、ターン
オン時間、ターンオフ時間は減少し、高速スイッチング
が可能となる。
導体領域を、埋め込みゲート間に形成されるチャネル領
域の上方にのみ配設したので、ゲートとカソード領域ま
たはソース領域間の接合容量は従来よりも減少する。従
って、ゲート抵抗と前記接合容量の積から成る時定数は
従来よりも小さ（なり、ゲート−カソード間電圧または
ゲートニソース間電圧がゲート電極から離れたゲートに
伝播する速度は従来よりも速くなる。この結果、ターン
オン時間、ターンオフ時間は減少し、高速スイッチング
が可能となる。
以下、図面を参照しながら本発明の実施例について説明
する。
する。
第１図は、本発明の一実施例のＳＩサイリスクの模式断
面図である。同図において、前述した筆画に示す従来の
ＳＩサイリスクと同一の領域には同一符号を記し、詳し
い説明は省略する。すなわち、本実施例のＳＩサイリス
クでは高不純物濃度のｎ形半導体領域であるカソード１
１を高不純物濃度のｐ形半導体領域であるゲート４間に
形成されるチャネル領域５の上方にのみ配設した。この
ように、カソード１１をチャネル領域５の上方にのみ形
成しても、カソード１１から供給されるキャリア（電子
）がベース１内に注入されるのはチャネル５を介してで
あるから、ベース１内に注入されるキャリアの量は従来
のＳＩサイリスクとほとんど変わらない。すなわち、Ｏ
Ｎ電圧はほとんど変化しない。一方、カソード１１の接
合面積は従来よりも小さくなるのでゲート４とカソード
１１間の接合容量ＣＩｒＫは従来よりも減少する。また
、ゲート４の抵抗ｒ８ は従来と同一なので時定数ｒ
、・ＣＩＪｋは従来よりも小さ（なる。前述したように
、ＳｌサイリスクのスイッチのＯＮ１０ Ｆ Ｆは適当
なゲート電圧■４．を印加して順方向電流を流したりま
たは遮断することによって行う。Ｓｌサイリスクをオフ
状態からターンオンさせるためには、所定値以上のゲー
ト電圧■ｃｊにを所定時間以上印加する必要がある。ゲ
ート容ｉ１ｃｅｇすなわち時定数ｒ、・ｃｉｔｂが小さ
いと、ゲート電圧Ｖ（、Ｋが所定電圧に立ち上がるまで
の遅延時間が減少するので、ターンオン時間も短縮され
る。
面図である。同図において、前述した筆画に示す従来の
ＳＩサイリスクと同一の領域には同一符号を記し、詳し
い説明は省略する。すなわち、本実施例のＳＩサイリス
クでは高不純物濃度のｎ形半導体領域であるカソード１
１を高不純物濃度のｐ形半導体領域であるゲート４間に
形成されるチャネル領域５の上方にのみ配設した。この
ように、カソード１１をチャネル領域５の上方にのみ形
成しても、カソード１１から供給されるキャリア（電子
）がベース１内に注入されるのはチャネル５を介してで
あるから、ベース１内に注入されるキャリアの量は従来
のＳＩサイリスクとほとんど変わらない。すなわち、Ｏ
Ｎ電圧はほとんど変化しない。一方、カソード１１の接
合面積は従来よりも小さくなるのでゲート４とカソード
１１間の接合容量ＣＩｒＫは従来よりも減少する。また
、ゲート４の抵抗ｒ８ は従来と同一なので時定数ｒ
、・ＣＩＪｋは従来よりも小さ（なる。前述したように
、ＳｌサイリスクのスイッチのＯＮ１０ Ｆ Ｆは適当
なゲート電圧■４．を印加して順方向電流を流したりま
たは遮断することによって行う。Ｓｌサイリスクをオフ
状態からターンオンさせるためには、所定値以上のゲー
ト電圧■ｃｊにを所定時間以上印加する必要がある。ゲ
ート容ｉ１ｃｅｇすなわち時定数ｒ、・ｃｉｔｂが小さ
いと、ゲート電圧Ｖ（、Ｋが所定電圧に立ち上がるまで
の遅延時間が減少するので、ターンオン時間も短縮され
る。
またＳｌサイリスクをターンオフさせるためには、ゲー
ト電圧７杯に適当な負の電圧を印加してチャネル領域５
を空乏層化してカソード２からベース１への電子の注入
を防止する。この時、ベース１内にはＯＮ状態において
蓄積された過剰なキャリアが存在するため、チャネル領
域５を遮断しても、過渡的に逆電流が流れる。この逆電
流は、ベース１内の過剰な電子が正孔との再結合または
アノード３に引き抜かれることにより消滅し、さらに過
剰な正孔がゲート４に引き抜かれて消滅するまで流れる
。
ト電圧７杯に適当な負の電圧を印加してチャネル領域５
を空乏層化してカソード２からベース１への電子の注入
を防止する。この時、ベース１内にはＯＮ状態において
蓄積された過剰なキャリアが存在するため、チャネル領
域５を遮断しても、過渡的に逆電流が流れる。この逆電
流は、ベース１内の過剰な電子が正孔との再結合または
アノード３に引き抜かれることにより消滅し、さらに過
剰な正孔がゲート４に引き抜かれて消滅するまで流れる
。
逆電流が流れなくなった時点でＳｒサイリスクは、オン
状態からオフ状態へ移行する（ターンオフ）。
状態からオフ状態へ移行する（ターンオフ）。
従って、ターンオフ時間を短縮するためには、ゲート電
圧７杯が全てのゲート４に速やかに印加されるようにし
て、全てのチャネル領域５が素早く遮断されるようにす
ればよい。本実施例のｓｒサイリスクでは上述のような
カソード構造とすることによりＣｃ、Ｋを減少させたの
でターンオフ速度は向上する。
圧７杯が全てのゲート４に速やかに印加されるようにし
て、全てのチャネル領域５が素早く遮断されるようにす
ればよい。本実施例のｓｒサイリスクでは上述のような
カソード構造とすることによりＣｃ、Ｋを減少させたの
でターンオフ速度は向上する。
また、キャリア（電子）がベース１に流れるのはチャネ
ル５を介してであり、キャリア（電子）の流れる量はチ
ャネル領域５の上方に設けられたカソードの不純物濃度
のみによって決定されるので、チャネル５の上方にのみ
カソード１１を設けても、ＯＮ電圧の大きさは従来と変
わらない。
ル５を介してであり、キャリア（電子）の流れる量はチ
ャネル領域５の上方に設けられたカソードの不純物濃度
のみによって決定されるので、チャネル５の上方にのみ
カソード１１を設けても、ＯＮ電圧の大きさは従来と変
わらない。
次に、第２図は本発明の第２の実施例であるＳＩＴの模
式断面図である。
式断面図である。
同図において、低不純物濃度のｎ形半導体領域であるベ
ース２１の内部には、高不純物濃度のｐ半導体領域であ
るゲート２２が所定間隔で形成されており、その互いに
隣り合うゲート２２間に形成されるチャネル２３の上方
にのみ高不純物濃度のｎ形半導体領域であるソース２４
が形成されている。また、ベース２１のソース２４が形
成された側と反対の面には高不純物濃度のｎ形半導体領
域であるドレイン２５が全面に形成されている。
ース２１の内部には、高不純物濃度のｐ半導体領域であ
るゲート２２が所定間隔で形成されており、その互いに
隣り合うゲート２２間に形成されるチャネル２３の上方
にのみ高不純物濃度のｎ形半導体領域であるソース２４
が形成されている。また、ベース２１のソース２４が形
成された側と反対の面には高不純物濃度のｎ形半導体領
域であるドレイン２５が全面に形成されている。
上述のように構成されたＳＩＴのスイッチング動作は前
述のＳｌサイリスクとほぼ同様であり、ＯＮ状態におい
てゲート２２とソース２４間に適当な負の電圧■Ｉ、≦
を印加することによりチャネル２３が遮断され、ドレイ
ン２５−ソース２４間に電流が流れなくなる。すなわち
、ターンオフする。
述のＳｌサイリスクとほぼ同様であり、ＯＮ状態におい
てゲート２２とソース２４間に適当な負の電圧■Ｉ、≦
を印加することによりチャネル２３が遮断され、ドレイ
ン２５−ソース２４間に電流が流れなくなる。すなわち
、ターンオフする。
また、ＯＦＦ状態において、ゲート２２とソース２４間
に加えら、鉄る電圧ＶｏｆをＯにすることにより、チャ
ネル２３が導通しドレイン２５からソース２４に電流が
流れる（ターンオン）。このように、ＳＩＴにおいては
ゲート電圧Ｖｅｓ’の制御によりチャネル２３を遮断ま
たは導通させ、ターンオン／ターンオフを行っている。
に加えら、鉄る電圧ＶｏｆをＯにすることにより、チャ
ネル２３が導通しドレイン２５からソース２４に電流が
流れる（ターンオン）。このように、ＳＩＴにおいては
ゲート電圧Ｖｅｓ’の制御によりチャネル２３を遮断ま
たは導通させ、ターンオン／ターンオフを行っている。
ゲート電圧■牡がゲート２２に印加される速度は、ゲー
ト２２とソース２４間の容＊ｃｔｔｓ及びゲート抵抗ｒ
、の積から成る時定数ｒ３・ＣＧ＊に比例する。本実施
例のＳＩＴでは、チャネル２３の上方にのみソース２４
を設けたので、従来のＳＩＴよりもゲートとソース間の
容ＷｔＣｅＩが小さい。従って、時定数Ｑ・Ｃｂｔが小
さくなるので、ターンオフ時間およびターンオン時間が
短（なりスイッチング速度が向上する。
ト２２とソース２４間の容＊ｃｔｔｓ及びゲート抵抗ｒ
、の積から成る時定数ｒ３・ＣＧ＊に比例する。本実施
例のＳＩＴでは、チャネル２３の上方にのみソース２４
を設けたので、従来のＳＩＴよりもゲートとソース間の
容ＷｔＣｅＩが小さい。従って、時定数Ｑ・Ｃｂｔが小
さくなるので、ターンオフ時間およびターンオン時間が
短（なりスイッチング速度が向上する。
尚、本発明は上述のｎチャネルのＳｌサイリスク、ＳＩ
Ｔに限定されることなくｐチャンネルのＳｌサイリスク
、ＳＩＴにも適用できる。
Ｔに限定されることなくｐチャンネルのＳｌサイリスク
、ＳＩＴにも適用できる。
以上説明したように本発明によれば、ゲートとカソード
間またはゲートとソース間の容量が減少するので、ター
ンオン時間、ターンオフ時間が短くなり、スイッチング
速度が著しく向上する。
間またはゲートとソース間の容量が減少するので、ター
ンオン時間、ターンオフ時間が短くなり、スイッチング
速度が著しく向上する。
第１図は本発明の一実施例であるＳｌサイリスクの模式
断面図、 第２図は本発明の他の実施例であるＳＩＴの模武断面図
、 第３図は従来のＳＩサイリスクの模式断面図である。 １１・・・カソード、 ２４・・・ソース。 特許出願人 株式会社豊田自動１１１ｉ ＮＭ 、１
作所同 上 財団法人 半導体研究振興会串溌１
月の一寅元例め５１サイリスタの模式等面図第１ｒＭ 卆定明のイ亡の寅方七例のＳＩＴ 、）オ莫戎劃１面図
第２図
断面図、 第２図は本発明の他の実施例であるＳＩＴの模武断面図
、 第３図は従来のＳＩサイリスクの模式断面図である。 １１・・・カソード、 ２４・・・ソース。 特許出願人 株式会社豊田自動１１１ｉ ＮＭ 、１
作所同 上 財団法人 半導体研究振興会串溌１
月の一寅元例め５１サイリスタの模式等面図第１ｒＭ 卆定明のイ亡の寅方七例のＳＩＴ 、）オ莫戎劃１面図
第２図
Claims (1)
- 埋め込みゲート構造を有する半導体スイッチング素子
において、カソードまたはソースとなる半導体領域を前
記埋め込みゲート間に形成されるチャネルの上方にのみ
配設したことを特徴とする半導体スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249564A JP2719914B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249564A JP2719914B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191474A true JPH0191474A (ja) | 1989-04-11 |
| JP2719914B2 JP2719914B2 (ja) | 1998-02-25 |
Family
ID=17194878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249564A Expired - Fee Related JP2719914B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719914B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545905A (en) * | 1993-04-19 | 1996-08-13 | Toyo Denki Seizo Kabushiki Kaisha | Static induction semiconductor device with a static induction schottky shorted structure |
| US5608244A (en) * | 1992-04-28 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor diode with reduced recovery current |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143078A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Field effect switching element |
| JPS6013310A (ja) * | 1983-06-30 | 1985-01-23 | Nec Home Electronics Ltd | 磁気ヘツド |
| JPS60152063A (ja) * | 1984-01-20 | 1985-08-10 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ |
-
1987
- 1987-10-02 JP JP62249564A patent/JP2719914B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143078A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Field effect switching element |
| JPS6013310A (ja) * | 1983-06-30 | 1985-01-23 | Nec Home Electronics Ltd | 磁気ヘツド |
| JPS60152063A (ja) * | 1984-01-20 | 1985-08-10 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608244A (en) * | 1992-04-28 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor diode with reduced recovery current |
| US5545905A (en) * | 1993-04-19 | 1996-08-13 | Toyo Denki Seizo Kabushiki Kaisha | Static induction semiconductor device with a static induction schottky shorted structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719914B2 (ja) | 1998-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489787A (en) | Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action | |
| KR20030086355A (ko) | 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 | |
| US11349018B2 (en) | Semiconductor device and semiconductor circuit | |
| US5585650A (en) | Semiconductor bidirectional switch and method of driving the same | |
| GB2305777A (en) | Base resistance controlled thyristor structure with high density layout for increased current capacity | |
| JPH08213617A (ja) | 半導体装置およびその駆動方法 | |
| JPH01218067A (ja) | バイポーラ型半導体スイッチング装置 | |
| JPH08236754A (ja) | ｐチャネル型高耐圧ＭＯＳＦＥＴ | |
| WO2022193656A1 (zh) | 降低开关损耗的半导体器件及其制作方法 | |
| CN109585445B (zh) | 功率mosfet | |
| US20240258413A1 (en) | Semiconductor device and semiconductor circuit | |
| CN106887451A (zh) | 超结器件及其制造方法 | |
| KR19990006170A (ko) | 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP2003068758A (ja) | 半導体装置 | |
| JPH0191474A (ja) | 半導体スイッチング素子 | |
| US5757036A (en) | Semiconductor device with improved turn-off capability | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| JP2022145318A (ja) | 半導体装置及び半導体回路 | |
| CA1186072A (en) | High voltage metal oxide semiconductor transistors | |
| EP0361589B1 (en) | Segmented-anode lateral insulated-gate bipolar transistor devices | |
| JPS59161871A (ja) | 高電圧金属オキサイド半導体トランジスタ | |
| JPH0349266A (ja) | Ｍｏｓ型半導体装置 | |
| US20230031686A1 (en) | Semiconductor device and semiconductor circuit | |
| JPH0418763A (ja) | デュアルゲート型絶縁ゲートバイポーラトランジスタ | |
| JPH0521800A (ja) | Ｓｏｉｍｏｓｆｅｔ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |