JP2000058819A - 電力用半導体装置 - Google Patents
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】
【課題】 電力用半導体装置の電力損失の低減化を図
る。 【解決手段】 ＩＧＢＴ５１は、低濃度Ｎ型シリコン基
板１と、シリコン基板１の第１主面１Ｓ１から所定の深
さの領域内に形成された約１０18／ｃｍ3の不純物濃度
のＮ型シリコン層２と、第１主面１Ｓ１上に形成された
ＳｉＧｅより成る高濃度Ｐ型コレクタ領域２０と、コレ
クタ領域２０のＮ型シリコン層２とは反対側の表面上に
形成されたコレクタ電極６Ｃとを備え、シリコン基板１
の第２主面１Ｓ２からそれぞれ所定の深さの領域内に形
成された低濃度Ｐ型ベース領域７，エミッタ領域８及び
高濃度Ｐ型シリコン領域９と、第２主面１Ｓ２からＰベ
ース領域７を越えてＮベース領域１Ａの内部に至るトレ
ンチ３０と、トレンチ３０の内部に充填されたゲート電
極１０と、ゲート電極１０に接続された金属電極６Ｇと
を備える。コレクタ接合はヘテロ接合（Ｐ+−ＳｉＧｅ
／Ｎ-−Ｓｉ）より成る。
る。 【解決手段】 ＩＧＢＴ５１は、低濃度Ｎ型シリコン基
板１と、シリコン基板１の第１主面１Ｓ１から所定の深
さの領域内に形成された約１０18／ｃｍ3の不純物濃度
のＮ型シリコン層２と、第１主面１Ｓ１上に形成された
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クタ領域２０のＮ型シリコン層２とは反対側の表面上に
形成されたコレクタ電極６Ｃとを備え、シリコン基板１
の第２主面１Ｓ２からそれぞれ所定の深さの領域内に形
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高濃度Ｐ型シリコン領域９と、第２主面１Ｓ２からＰベ
ース領域７を越えてＮベース領域１Ａの内部に至るトレ
ンチ３０と、トレンチ３０の内部に充填されたゲート電
極１０と、ゲート電極１０に接続された金属電極６Ｇと
を備える。コレクタ接合はヘテロ接合（Ｐ+−ＳｉＧｅ
／Ｎ-−Ｓｉ）より成る。
Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体装置
（パワーデバイス）に関するものであり、特に、電力用
半導体装置の低消費電力化の技術に関する。
（パワーデバイス）に関するものであり、特に、電力用
半導体装置の低消費電力化の技術に関する。
【０００２】
【従来の技術】一般に、パワーデバイスは大きな電源電
圧及び定格電流を取り扱うので、動作時に大きな発熱を
生じる。かかる発熱が大きい時には当該半導体素子（以
下、単に「素子」とも呼ぶ）ないしはチップやそのパッ
ケージにクラックが生じる場合があるため、パワーデバ
イスでの電力損失を抑制することによって発熱量自体を
小さくしたり、パッケージあるいはシステム（モジュー
ル）全体として素子の発熱量に対応しうる（又はそれ以
上の）能力の冷却手段を設けている。
圧及び定格電流を取り扱うので、動作時に大きな発熱を
生じる。かかる発熱が大きい時には当該半導体素子（以
下、単に「素子」とも呼ぶ）ないしはチップやそのパッ
ケージにクラックが生じる場合があるため、パワーデバ
イスでの電力損失を抑制することによって発熱量自体を
小さくしたり、パッケージあるいはシステム（モジュー
ル）全体として素子の発熱量に対応しうる（又はそれ以
上の）能力の冷却手段を設けている。
【０００３】ここでは、まず、パワーデバイスないしは
その半導体素子での電力損失について説明をする。
その半導体素子での電力損失について説明をする。
【０００４】電力損失には、素子がオン状態にある場
合の素子抵抗及び素子内を流れる電流によって定義され
る損失と素子がオフ状態にある場合のリーク電流及び素
子に印加されている電圧によって定義される損失との和
である定常損失と、素子がオン状態からオフ状態へ、
又は、オフ状態からオン状態へと移り変わる際の遷移期
間での電流・電圧積に対応するスイッチング損失とがあ
る。
合の素子抵抗及び素子内を流れる電流によって定義され
る損失と素子がオフ状態にある場合のリーク電流及び素
子に印加されている電圧によって定義される損失との和
である定常損失と、素子がオン状態からオフ状態へ、
又は、オフ状態からオン状態へと移り変わる際の遷移期
間での電流・電圧積に対応するスイッチング損失とがあ
る。
【０００５】一般的に、定常損失とスイッチング損失と
はトレードオフの関係にある。例えば素子内のキャリア
濃度を大きくした場合には、素子のオン抵抗を小さくす
ることができるので定常損失を抑制できる一方、スイッ
チング時において多くのキャリアを充放電しなければな
らないのでスイッチング損失は大きくなる。
はトレードオフの関係にある。例えば素子内のキャリア
濃度を大きくした場合には、素子のオン抵抗を小さくす
ることができるので定常損失を抑制できる一方、スイッ
チング時において多くのキャリアを充放電しなければな
らないのでスイッチング損失は大きくなる。
【０００６】さて、例えば２レベルインバータ方式によ
る動作において、定常損失による発熱量Ｐ０とスイッチ
ング損失による発熱量Ｐ１とはそれぞれ、 Ｐ０＝Ａ０１・Ｉｏｎ・Ｖｏｎ＋Ａ００・Ｉｏｆｆ・Ｖｃｃ （数式１） Ｐ１＝（Ａ１１・Ｅｏｎ＋Ａ１０・Ｅｏｆｆ）・ｆ （数式２） と表される。ここで、Ｖｃｃは電源電圧、Ｖｏｎは素子
がオン状態にある時の素子抵抗により素子に発生する電
圧、Ｉｏｎは素子がオン状態にある時に素子内を流れる
電流、Ｉｏｆｆは素子がオフ状態にある時のリーク電流
である。また、Ｅｏｎは素子がオフ状態からオン状態へ
移り変わる際の遷移期間でのターンオン損失に対応する
スイッチング損失、Ｅｏｆｆは素子がオン状態からオフ
状態へ移り変わる際の遷移期間でのターンオフ損失に対
応するスイッチング損失である。また、Ａ０１，Ａ０
０，Ａ１１，Ａ１０はそれぞれ出力波型によって決まる
１周期の分担割合等に対応する係数、ｆはスイッチング
周波数である。
る動作において、定常損失による発熱量Ｐ０とスイッチ
ング損失による発熱量Ｐ１とはそれぞれ、 Ｐ０＝Ａ０１・Ｉｏｎ・Ｖｏｎ＋Ａ００・Ｉｏｆｆ・Ｖｃｃ （数式１） Ｐ１＝（Ａ１１・Ｅｏｎ＋Ａ１０・Ｅｏｆｆ）・ｆ （数式２） と表される。ここで、Ｖｃｃは電源電圧、Ｖｏｎは素子
がオン状態にある時の素子抵抗により素子に発生する電
圧、Ｉｏｎは素子がオン状態にある時に素子内を流れる
電流、Ｉｏｆｆは素子がオフ状態にある時のリーク電流
である。また、Ｅｏｎは素子がオフ状態からオン状態へ
移り変わる際の遷移期間でのターンオン損失に対応する
スイッチング損失、Ｅｏｆｆは素子がオン状態からオフ
状態へ移り変わる際の遷移期間でのターンオフ損失に対
応するスイッチング損失である。また、Ａ０１，Ａ０
０，Ａ１１，Ａ１０はそれぞれ出力波型によって決まる
１周期の分担割合等に対応する係数、ｆはスイッチング
周波数である。
【０００７】上記の数式１及び２において、例えば、Ｖ
ｃｃ＝３ｋＶ，Ｖｏｎ＝３．２Ｖ，Ｉｏｎ＝２ｋＡ，Ｉ
ｏｆｆ＝０Ａ，Ｅｏｎ＝Ｅｏｆｆ＝１Ｊ，Ａ００＝Ａ０
１＝Ａｌ０＝Ａ１１＝０．２５とすると、総発熱量Ｐ
（Ｗ）は、 Ｐ＝Ｐ１＋Ｐ２＝１６００＋０．５×ｆ （数式３） として求められる。
ｃｃ＝３ｋＶ，Ｖｏｎ＝３．２Ｖ，Ｉｏｎ＝２ｋＡ，Ｉ
ｏｆｆ＝０Ａ，Ｅｏｎ＝Ｅｏｆｆ＝１Ｊ，Ａ００＝Ａ０
１＝Ａｌ０＝Ａ１１＝０．２５とすると、総発熱量Ｐ
（Ｗ）は、 Ｐ＝Ｐ１＋Ｐ２＝１６００＋０．５×ｆ （数式３） として求められる。
【０００８】特に、インバータの発生する雑音は周波数
が高くなるほど人間の耳には聞き取りにくくなるため、
より高周波動作ができる素子を用いることが望ましい
が、上記の数式３より分かるように、周波数ｆが高くな
るほど素子の発する総発熱量は大きくなってしまうとい
う問題点がある。
が高くなるほど人間の耳には聞き取りにくくなるため、
より高周波動作ができる素子を用いることが望ましい
が、上記の数式３より分かるように、周波数ｆが高くな
るほど素子の発する総発熱量は大きくなってしまうとい
う問題点がある。
【０００９】かかる発熱量の増大に対応して、素子のパ
ッケージやシステム（モジュール）全体としての冷却能
力を高くする必要性が生じる。しかしながら、これらの
冷却能力には、ヒートシンク側と素子との間に介在する
パッケージ材やベース基板材等の熱抵抗に依存する限界
があるため、結果的に、素子の定常損失及びスイッチン
グ損失の観点から、そのパワーデバイスで使用できる最
大周波数が限定されてしまうことになる。
ッケージやシステム（モジュール）全体としての冷却能
力を高くする必要性が生じる。しかしながら、これらの
冷却能力には、ヒートシンク側と素子との間に介在する
パッケージ材やベース基板材等の熱抵抗に依存する限界
があるため、結果的に、素子の定常損失及びスイッチン
グ損失の観点から、そのパワーデバイスで使用できる最
大周波数が限定されてしまうことになる。
【００１０】他方、インバータの発生する雑音の軽減策
としては、上述の周波数を高くするという方法以外に、
波型歪を抑制する方法として３レベルインバータ方式が
挙げられる。しかしながら、かかる方法は使用される素
子数が２倍になることに起因して、デバイスの高コスト
化、大型化という別途の問題を惹起させてしまうため、
到底採用に値しない技術であると言わざるを得ない。
としては、上述の周波数を高くするという方法以外に、
波型歪を抑制する方法として３レベルインバータ方式が
挙げられる。しかしながら、かかる方法は使用される素
子数が２倍になることに起因して、デバイスの高コスト
化、大型化という別途の問題を惹起させてしまうため、
到底採用に値しない技術であると言わざるを得ない。
【００１１】以上のように、互いにトレードオフの関係
にある低消費電力化（省エネルギー化）と低雑音化（即
ち、高周波駆動）とを実現しうるパワーデバイス、即
ち、互いにトレードオフの関係にある定常損失及びスイ
ッチング損失の両方が低減されたパワーデバイスの開発
が望まれている。
にある低消費電力化（省エネルギー化）と低雑音化（即
ち、高周波駆動）とを実現しうるパワーデバイス、即
ち、互いにトレードオフの関係にある定常損失及びスイ
ッチング損失の両方が低減されたパワーデバイスの開発
が望まれている。
【００１２】以下に、定常損失又はスイッチング損失の
低減を目的として開発されたパワーデバイスを第１乃至
第４の従来技術として説明する。
低減を目的として開発されたパワーデバイスを第１乃至
第４の従来技術として説明する。
【００１３】図９は、第１の従来技術に係るダイオード
の要部を模式的に示す縦断面図であり、かかる構造は特
開平６−３２６３１７号公報に提案されるものである。
の要部を模式的に示す縦断面図であり、かかる構造は特
開平６−３２６３１７号公報に提案されるものである。
【００１４】図９において、１０１は低濃度Ｎ型シリコ
ン基板、１０３は透過型エミッタを採用した低濃度Ｐ型
シリコン層よりなるアノード領域、１０４は高濃度Ｐ型
アノード領域、１０５は高濃度Ｎ型シリコン層よりなる
カソード領域である。また、１０６Ａ，１０６Ｋはそれ
ぞれアノード領域１０３及び１０４、カソード領域１０
５に設けられた金属電極（それぞれ、「アノード電極１
０６Ａ」，「カソード電極１０６Ｋ」とも呼ぶ）であ
る。
ン基板、１０３は透過型エミッタを採用した低濃度Ｐ型
シリコン層よりなるアノード領域、１０４は高濃度Ｐ型
アノード領域、１０５は高濃度Ｎ型シリコン層よりなる
カソード領域である。また、１０６Ａ，１０６Ｋはそれ
ぞれアノード領域１０３及び１０４、カソード領域１０
５に設けられた金属電極（それぞれ、「アノード電極１
０６Ａ」，「カソード電極１０６Ｋ」とも呼ぶ）であ
る。
【００１５】次に、図１０は、第２の従来技術に係る、
コレクタ領域２０３側に透過型エミッタ構造を有する絶
縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢ
Ｔ」と呼ぶ）の要部を模式的に示す縦断面図であり、か
かる構造は上記の特開平６−３２６３１７号公報に提案
されるものである。
コレクタ領域２０３側に透過型エミッタ構造を有する絶
縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢ
Ｔ」と呼ぶ）の要部を模式的に示す縦断面図であり、か
かる構造は上記の特開平６−３２６３１７号公報に提案
されるものである。
【００１６】図１０において、２０１は低濃度Ｎ型シリ
コン基板、２０２はシリコン基板２０１の裏面付近に拡
散によって形成された約１０18／ｃｍ3の不純物濃度の
Ｎ型シリコン層、２０３は透過型エミッタを採用した低
濃度Ｐ型シリコン層よりなるコレクタ領域、２０４は高
濃度Ｐ型コレクタ領域、２０７は低濃度Ｐ型シリコン層
よりなるＰベース領域であり、２０８は高濃度Ｎ型シリ
コンよりなるエミッタ領域、２０９はＰベース領域への
コンタクトをとるための高濃度Ｐ領域、２１０は通常、
高濃度Ｎ型多結晶シリコン膜よりなるゲート電極、２１
１はゲート絶縁膜である。また、２０６Ｅ，２０６Ｇ，
２０６Ｃはそれぞれエミッタ領域２０８、ゲート電極２
１０、コレクタ領域２０３，２０４に設けられた金属電
極（金属電極２０６Ｅ，２０６Ｃをそれぞれ「エミッタ
電極２０６Ｅ」，「コレクタ電極２０６Ｃ」とも呼ぶ）
である。
コン基板、２０２はシリコン基板２０１の裏面付近に拡
散によって形成された約１０18／ｃｍ3の不純物濃度の
Ｎ型シリコン層、２０３は透過型エミッタを採用した低
濃度Ｐ型シリコン層よりなるコレクタ領域、２０４は高
濃度Ｐ型コレクタ領域、２０７は低濃度Ｐ型シリコン層
よりなるＰベース領域であり、２０８は高濃度Ｎ型シリ
コンよりなるエミッタ領域、２０９はＰベース領域への
コンタクトをとるための高濃度Ｐ領域、２１０は通常、
高濃度Ｎ型多結晶シリコン膜よりなるゲート電極、２１
１はゲート絶縁膜である。また、２０６Ｅ，２０６Ｇ，
２０６Ｃはそれぞれエミッタ領域２０８、ゲート電極２
１０、コレクタ領域２０３，２０４に設けられた金属電
極（金属電極２０６Ｅ，２０６Ｃをそれぞれ「エミッタ
電極２０６Ｅ」，「コレクタ電極２０６Ｃ」とも呼ぶ）
である。
【００１７】ここで、図１０及び図１０中のＩ１−Ｉ２
線の部分におけるエネルギーバンド図である図１１に示
すように、透過型コレクタ構造では、Ｎ型シリコン層２
０２を含めた基板２０１中の中性領域（基板２０１，２
０２中のエミッタ領域２０８側から延びる空乏層のコレ
クタ領域２０３側の端部から、コレクタ領域２０３に至
る領域）に存在する電子がコレクタ領域２０３を「透
過」して、金属電極２０６Ｃに到達する。なお、図９の
ダイオードでは、基板１０１と低濃度Ｐ型シリコン層１
０３とによって透過型エミッタ構造が構成されており、
その作用は図１０及び図１１のＩＧＢＴと同様である。
線の部分におけるエネルギーバンド図である図１１に示
すように、透過型コレクタ構造では、Ｎ型シリコン層２
０２を含めた基板２０１中の中性領域（基板２０１，２
０２中のエミッタ領域２０８側から延びる空乏層のコレ
クタ領域２０３側の端部から、コレクタ領域２０３に至
る領域）に存在する電子がコレクタ領域２０３を「透
過」して、金属電極２０６Ｃに到達する。なお、図９の
ダイオードでは、基板１０１と低濃度Ｐ型シリコン層１
０３とによって透過型エミッタ構造が構成されており、
その作用は図１０及び図１１のＩＧＢＴと同様である。
【００１８】このように、透過型エミッタ構造によれ
ば、アノード側又はコレクタ側から注入される電子は、
アノード領域１０３又はコレクタ領域２０３を透過して
アノード電極１０６Ａ又はコレクタ電極２０６Ｃに到達
するので、アノード領域１０３又はコレクタ領域２０３
と基板１０１，２０１，２０２中の中性領域との界面
（接合）付近に電子が蓄積することがない。このため、
かかる電子によって、ターンオフ時におけるホールの注
入が抑制されるので、アノード電流又はコレクタ電流を
速やかに遮断することができる。つまり、透過型エミッ
タ構造によれば、高速で且つ低損失なスイッチング動作
を実現しうるという効果を奏する。
ば、アノード側又はコレクタ側から注入される電子は、
アノード領域１０３又はコレクタ領域２０３を透過して
アノード電極１０６Ａ又はコレクタ電極２０６Ｃに到達
するので、アノード領域１０３又はコレクタ領域２０３
と基板１０１，２０１，２０２中の中性領域との界面
（接合）付近に電子が蓄積することがない。このため、
かかる電子によって、ターンオフ時におけるホールの注
入が抑制されるので、アノード電流又はコレクタ電流を
速やかに遮断することができる。つまり、透過型エミッ
タ構造によれば、高速で且つ低損失なスイッチング動作
を実現しうるという効果を奏する。
【００１９】特に、かかる効果は、透過型エミッタ構造
において、低濃度アノード領域１０３又は低濃度コレク
タ領域２０３の不純物濃度が低いほど、又は、当該領域
１０３，２０３の厚みが薄いほど顕著である。
において、低濃度アノード領域１０３又は低濃度コレク
タ領域２０３の不純物濃度が低いほど、又は、当該領域
１０３，２０３の厚みが薄いほど顕著である。
【００２０】次に、図１２は、第３の従来技術の係るへ
テロ接合を有するダイオードの要部の縦断面を模式的に
示す図である。かかる構造は、IEEE Electron Device L
etters,vol.17(12),P589(1996)に掲載される、F Chen,
B.A.Orner,D.Guerin,A.Khan,P.R.Berger,S.Ismat Shah,
and J.Kolodzeyによる、"Current Transport Character
istics of SiGeC/Si Heterojunction Diode"と題された
論文中に提案されるものである。
テロ接合を有するダイオードの要部の縦断面を模式的に
示す図である。かかる構造は、IEEE Electron Device L
etters,vol.17(12),P589(1996)に掲載される、F Chen,
B.A.Orner,D.Guerin,A.Khan,P.R.Berger,S.Ismat Shah,
and J.Kolodzeyによる、"Current Transport Character
istics of SiGeC/Si Heterojunction Diode"と題された
論文中に提案されるものである。
【００２１】図１２において、３０１はＮ型シリコン基
板、３１２はシリコン基板３０１の表面上に形成された
Ｐ型ＳｉＧｅＣ領域、３０６Ａ及び３０６Ｋはそれぞれ
シリコン基板３０１の同じ側の表面上に設けられてアノ
ード電極及びカソード電極を成す金属電極である。
板、３１２はシリコン基板３０１の表面上に形成された
Ｐ型ＳｉＧｅＣ領域、３０６Ａ及び３０６Ｋはそれぞれ
シリコン基板３０１の同じ側の表面上に設けられてアノ
ード電極及びカソード電極を成す金属電極である。
【００２２】かかる構造のダイオードによれば、Ｓｉと
ＳｉＧｅＣ（Ｓｉよりもバンドギャップは小さい）との
へテロ接合を用いることによりダイオードの順方向電圧
降下Ｖｆを小さくすることができる。ここで、順方向電
圧降下Ｖｆとは、オン状態の素子（ダイオード）に発生
する電圧であり、既述の数式１中のオン電圧Ｖｏｎに相
当する物理量である。従って、かかるダイオードによれ
ば、オン状態における定常損失を低減することができ
る。
ＳｉＧｅＣ（Ｓｉよりもバンドギャップは小さい）との
へテロ接合を用いることによりダイオードの順方向電圧
降下Ｖｆを小さくすることができる。ここで、順方向電
圧降下Ｖｆとは、オン状態の素子（ダイオード）に発生
する電圧であり、既述の数式１中のオン電圧Ｖｏｎに相
当する物理量である。従って、かかるダイオードによれ
ば、オン状態における定常損失を低減することができ
る。
【００２３】図１３は、第４の従来技術に係るへテロ接
合を用いたＮＰＮ型ヘテロバイポーラトランジスタ（Ｈ
ＢＴ）の要部の縦断面を模式的に示す図である。かかる
構造は、IEEE Transaction on Electron Devices,ED-3
7,P2331(1990)に掲載される、T.Sugiiらによる"Si Hete
ro-Bipolar Transistor with a Fluorine-Doped SiC Em
itter and Thin,Highly Doped Epitaxial Base"と題さ
れた論文中に提案されているものである。
合を用いたＮＰＮ型ヘテロバイポーラトランジスタ（Ｈ
ＢＴ）の要部の縦断面を模式的に示す図である。かかる
構造は、IEEE Transaction on Electron Devices,ED-3
7,P2331(1990)に掲載される、T.Sugiiらによる"Si Hete
ro-Bipolar Transistor with a Fluorine-Doped SiC Em
itter and Thin,Highly Doped Epitaxial Base"と題さ
れた論文中に提案されているものである。
【００２４】図１３において、４０１は高濃度Ｎ型シリ
コン基板、４１３はシリコン基板４０１の表面上にエビ
タキシャル成長法によって形成された低濃度Ｎ型シリコ
ン層、４１７は第１の絶縁膜、４１８は高融点金属又は
そのシリサイド膜、４１４はエピタキシャル成長法によ
って形成されたＰ型シリコン層よりなるベース領域（Ｐ
ベース層）である。かかるベース領域４１４は、低濃度
Ｎ型シリコン層４１３上及びその近傍では単結晶に近い
結晶性を備え、それ以外の部分では多結晶の結晶性を備
えている。
コン基板、４１３はシリコン基板４０１の表面上にエビ
タキシャル成長法によって形成された低濃度Ｎ型シリコ
ン層、４１７は第１の絶縁膜、４１８は高融点金属又は
そのシリサイド膜、４１４はエピタキシャル成長法によ
って形成されたＰ型シリコン層よりなるベース領域（Ｐ
ベース層）である。かかるベース領域４１４は、低濃度
Ｎ型シリコン層４１３上及びその近傍では単結晶に近い
結晶性を備え、それ以外の部分では多結晶の結晶性を備
えている。
【００２５】更に、図１３において、４１５はＮ型シリ
コンカーバイト（ＳｉＣ）よりなるエミッタ領域、４１
６はＮ型多結晶シリコンである。４１９は例えばシリコ
ン酸化膜よりなる第２の絶縁膜である。かかる第２絶縁
層４１９は、その開口部を介して、ＳｉＣよりなるエミ
ッタ領域４１５とベース領域４１４の内で上述の単結晶
の領域のみとを接合させるために設けられている。ま
た、４０６Ｅ，４０６Ｂ，４０６Ｃはそれぞれエミッタ
領域４１５上、ベース領域４１４上、コレクタ領域４０
１上に設けられた金属電極である。
コンカーバイト（ＳｉＣ）よりなるエミッタ領域、４１
６はＮ型多結晶シリコンである。４１９は例えばシリコ
ン酸化膜よりなる第２の絶縁膜である。かかる第２絶縁
層４１９は、その開口部を介して、ＳｉＣよりなるエミ
ッタ領域４１５とベース領域４１４の内で上述の単結晶
の領域のみとを接合させるために設けられている。ま
た、４０６Ｅ，４０６Ｂ，４０６Ｃはそれぞれエミッタ
領域４１５上、ベース領域４１４上、コレクタ領域４０
１上に設けられた金属電極である。
【００２６】一般的に、バイポーラトランジスタでは、
ベース層（図１３中のＰベース層４１４に該当）を狭く
することにより動作の高速化を図ることができるが、Ｐ
ベース層を狭くするとパンチスルーを起こしやすくなる
ため、Ｐベース層の濃度を高くする必要がある。ところ
が、Ｐベース層の濃度を高くする場合には、エミッタ領
域からの電子の注入効率が低下するため、エミッタ接地
電流増幅率ｈｆｅが低くなってしまう。
ベース層（図１３中のＰベース層４１４に該当）を狭く
することにより動作の高速化を図ることができるが、Ｐ
ベース層を狭くするとパンチスルーを起こしやすくなる
ため、Ｐベース層の濃度を高くする必要がある。ところ
が、Ｐベース層の濃度を高くする場合には、エミッタ領
域からの電子の注入効率が低下するため、エミッタ接地
電流増幅率ｈｆｅが低くなってしまう。
【００２７】これに対して、図１３のＨＢＴでは、ベー
ス領域からエミッタ領域ヘの少数キャリア（ホール）の
注入を抑制できるので、電子のエミッタ領域への注入効
率を高く保ちつつ、ベース領域を高濃度化することでき
るという利点がある。
ス領域からエミッタ領域ヘの少数キャリア（ホール）の
注入を抑制できるので、電子のエミッタ領域への注入効
率を高く保ちつつ、ベース領域を高濃度化することでき
るという利点がある。
【００２８】なお、ＨＢＴの構造としては、エミッタ領
域に上述のＳｉＣのように広バンドギャッブ材料を用い
た構造の他に、例えばTechnical Digest of 1990 Sympo
siumon VLSI Technology,p49(1990)に記載される、G.L.
Pattonらによる、"63-75GHzfT SiGe-Base Heterojuncti
on Bipolar Technology"と題され発表された、ベース領
域に狭バンドギャップ材料を用いた構造がある。
域に上述のＳｉＣのように広バンドギャッブ材料を用い
た構造の他に、例えばTechnical Digest of 1990 Sympo
siumon VLSI Technology,p49(1990)に記載される、G.L.
Pattonらによる、"63-75GHzfT SiGe-Base Heterojuncti
on Bipolar Technology"と題され発表された、ベース領
域に狭バンドギャップ材料を用いた構造がある。
【００２９】
【発明が解決しようとする課題】既述のように、第１及
び第２の従来技術のそれぞれに係るパワーデバイスはア
ノード領域１０３側及びカソード２０３側に透過型エミ
ッタ構造を備えており、これによってアノード領域１０
３又はコレクタ領域２０３からのホールの注入を抑制し
て、スイッチング動作の高速化及びターンオフ時の低損
失化を図るろうとするものである。しかしながら、第１
及び第２の従来技術に係るパワーデバイスは、以下の問
題点を有している。
び第２の従来技術のそれぞれに係るパワーデバイスはア
ノード領域１０３側及びカソード２０３側に透過型エミ
ッタ構造を備えており、これによってアノード領域１０
３又はコレクタ領域２０３からのホールの注入を抑制し
て、スイッチング動作の高速化及びターンオフ時の低損
失化を図るろうとするものである。しかしながら、第１
及び第２の従来技術に係るパワーデバイスは、以下の問
題点を有している。
【００３０】まず、図９及び図１０の各パワーデバイス
における透過型エミッタ構造に起因する上記の効果を十
分に発揮させるためには、低濃度アノード領域１０３又
は低濃度コレクタ領域２０３の不純物濃度をできる限り
低く設定する、又は、当該領域１０３，２０３の厚みを
できる限り薄く形成する必要がある。ところが、このよ
うな製造条件を満たすデバイスにおいては、アノード電
極１０６Ａ又はコレクタ電極２０６Ｃを成す金属と低濃
度アノード領域１０３又は低濃度コレクタ領域２０３と
の間に良好なオーミックコンタクトを形成することが困
難であるという問題点がある。
における透過型エミッタ構造に起因する上記の効果を十
分に発揮させるためには、低濃度アノード領域１０３又
は低濃度コレクタ領域２０３の不純物濃度をできる限り
低く設定する、又は、当該領域１０３，２０３の厚みを
できる限り薄く形成する必要がある。ところが、このよ
うな製造条件を満たすデバイスにおいては、アノード電
極１０６Ａ又はコレクタ電極２０６Ｃを成す金属と低濃
度アノード領域１０３又は低濃度コレクタ領域２０３と
の間に良好なオーミックコンタクトを形成することが困
難であるという問題点がある。
【００３１】更に、厚い基板ウェハ（例えば５００μｍ
〜６００μｍ）が使用される現在の製造プロセスに起因
して、以下のような問題点がある。
〜６００μｍ）が使用される現在の製造プロセスに起因
して、以下のような問題点がある。
【００３２】まず、例えば耐圧が２０００Ｖ以下のクラ
スの素子（パワーデバイス）の場合、低濃度Ｎ型半導体
層１０１，２０１及び２０２の厚みによって所定の耐圧
レベルが規定されるので、オン状態における素子全体の
電圧降下を抑制して電力損失（定常損失）を減少させる
ためには、上記Ｎ型半導体層１０１，２０１及び２０２
以外の部分における電圧降下を低減する必要がある。こ
のため、アノード領域及びカソード領域の不純物濃度を
高く設定する必要がある。
スの素子（パワーデバイス）の場合、低濃度Ｎ型半導体
層１０１，２０１及び２０２の厚みによって所定の耐圧
レベルが規定されるので、オン状態における素子全体の
電圧降下を抑制して電力損失（定常損失）を減少させる
ためには、上記Ｎ型半導体層１０１，２０１及び２０２
以外の部分における電圧降下を低減する必要がある。こ
のため、アノード領域及びカソード領域の不純物濃度を
高く設定する必要がある。
【００３３】しかしながら、厚い基板ウェハを用いて素
子を製造する場合には、低濃度Ｎ型半導体層１０１，２
０１及び２０２以外の部分にあたるアノード領域及びコ
レクタ領域の膜厚は厚く（深く）ならざるを得ない。従
って、できる限り不純物濃度が低く且つ薄いことが要求
される、既述の透過型エミッタ構造のアノード領域１０
３又はコレクタ領域２０３を、かかるパワーデバイスに
対して適用することはできないのである。即ち、かかる
耐圧レベルのパワーデバイスでは、既述の透過型エミッ
タ構造によって、素子のスイッチング損失の低損失化を
実現することはできないと考えられる。
子を製造する場合には、低濃度Ｎ型半導体層１０１，２
０１及び２０２以外の部分にあたるアノード領域及びコ
レクタ領域の膜厚は厚く（深く）ならざるを得ない。従
って、できる限り不純物濃度が低く且つ薄いことが要求
される、既述の透過型エミッタ構造のアノード領域１０
３又はコレクタ領域２０３を、かかるパワーデバイスに
対して適用することはできないのである。即ち、かかる
耐圧レベルのパワーデバイスでは、既述の透過型エミッ
タ構造によって、素子のスイッチング損失の低損失化を
実現することはできないと考えられる。
【００３４】仮に、厚い基板ウェハを母材として透過型
エミッタ構造を成す極低濃度の深い（例えば１００μｍ
を越えるような厚さ）のコレクタ領域を形成した場合に
は、コレクタ領域内の抵抗による電圧降下が大きくな
り、素子の電力損失（定常損失）の増加を招いてしま
う。
エミッタ構造を成す極低濃度の深い（例えば１００μｍ
を越えるような厚さ）のコレクタ領域を形成した場合に
は、コレクタ領域内の抵抗による電圧降下が大きくな
り、素子の電力損失（定常損失）の増加を招いてしま
う。
【００３５】また、ノンパンチスルー型の素子として、
厚い基板ウェハを用いて、既述の低不純物濃度で且つ薄
いアノード領域又はコレクタ領域を有する透過型エミッ
タ構造を形成した場合には、低濃度Ｎ型半導体層が必要
以上に厚くなってしまう。このため、素子の性能（電力
損失等）を著しく低下させてしまう。
厚い基板ウェハを用いて、既述の低不純物濃度で且つ薄
いアノード領域又はコレクタ領域を有する透過型エミッ
タ構造を形成した場合には、低濃度Ｎ型半導体層が必要
以上に厚くなってしまう。このため、素子の性能（電力
損失等）を著しく低下させてしまう。
【００３６】これらの問題点に対しては、例えば１００
μｍ厚という薄い基板ウェハをを用いて素子の製造を行
うという対策が考えられるが、かかる薄い基板ウェハで
は、ウェハの反りや割れが生じやすいという製造技術上
の問題点がある。更に、現行の一般的な仕様の量産装置
に対して上記の薄い基板ウェハを使用して素子の製造を
行う場合には、新たな投資が必要になるという問題点が
生じてしまう。
μｍ厚という薄い基板ウェハをを用いて素子の製造を行
うという対策が考えられるが、かかる薄い基板ウェハで
は、ウェハの反りや割れが生じやすいという製造技術上
の問題点がある。更に、現行の一般的な仕様の量産装置
に対して上記の薄い基板ウェハを使用して素子の製造を
行う場合には、新たな投資が必要になるという問題点が
生じてしまう。
【００３７】他方、厚い基板ウェハを用いて所定の製造
工程まで素子を製造し、その後に当該基板ウェハを研磨
して薄くするという製造方法も考えられるが、かかる方
法は基板ウェハの反りや割れを根本的に抑制することが
できる製造方法ではないし、研磨工程が増加する分だけ
コストが高くなるという別途の問題点が惹起されてしま
う。
工程まで素子を製造し、その後に当該基板ウェハを研磨
して薄くするという製造方法も考えられるが、かかる方
法は基板ウェハの反りや割れを根本的に抑制することが
できる製造方法ではないし、研磨工程が増加する分だけ
コストが高くなるという別途の問題点が惹起されてしま
う。
【００３８】次に、図９に示すダイオードでは、アノー
ド領域１０３と基板１０１とにより形成されるＰＮ接合
が順バイアスされることによって順方向電流が流れる。
このとき、アノード領域１０３を成すＰ型Ｓｉと基板１
０３を成すＮ型Ｓｉとの仕事関数の差に起因にして、お
よそ０．６Ｖの電圧降下が生じてしまう。即ち、この電
圧降下は、オン状態におけるダイオード全体に発生する
電圧（オン電圧）の一部であるので、ＰＮ接合部分で
は、かかる電圧降下に起因して定常損失が発生してしま
うという問題点がある。この点は、オン状態における図
１０のＩＧＢＴ内のコレクタ接合（Ｐ型Ｓｉ２０３／Ｎ
型Ｓｉ２０２）においても同様である。
ド領域１０３と基板１０１とにより形成されるＰＮ接合
が順バイアスされることによって順方向電流が流れる。
このとき、アノード領域１０３を成すＰ型Ｓｉと基板１
０３を成すＮ型Ｓｉとの仕事関数の差に起因にして、お
よそ０．６Ｖの電圧降下が生じてしまう。即ち、この電
圧降下は、オン状態におけるダイオード全体に発生する
電圧（オン電圧）の一部であるので、ＰＮ接合部分で
は、かかる電圧降下に起因して定常損失が発生してしま
うという問題点がある。この点は、オン状態における図
１０のＩＧＢＴ内のコレクタ接合（Ｐ型Ｓｉ２０３／Ｎ
型Ｓｉ２０２）においても同様である。
【００３９】次に、オン状態におけるＰＮ接合近傍のキ
ャリアの分布を制御（均一化）する手段として、ライフ
タイム制御により接合部分でのホールの発生・注入を抑
制するという一般的に行われる手段がある。
ャリアの分布を制御（均一化）する手段として、ライフ
タイム制御により接合部分でのホールの発生・注入を抑
制するという一般的に行われる手段がある。
【００４０】しかしながら、ライフタイム制御によって
ＰＮ接合近傍の領域のホール密度が低下するので、かか
る領域での電圧降下はライフタイム制御をしない場合に
比べて大きくなってしまい、定常損失が増大してしまう
という問題点がある。（上述のように、ＰＮ接合部分で
は仕事関数差に起因する電圧降下に対応した損失が生じ
る）。
ＰＮ接合近傍の領域のホール密度が低下するので、かか
る領域での電圧降下はライフタイム制御をしない場合に
比べて大きくなってしまい、定常損失が増大してしまう
という問題点がある。（上述のように、ＰＮ接合部分で
は仕事関数差に起因する電圧降下に対応した損失が生じ
る）。
【００４１】本発明は、以上の問題点を解消して、電力
用半導体装置の損失ないしは総熱量をより一層に低減し
ようとするものであり、この主目的を達成すべく、以下
のより詳細な副目的を有する。
用半導体装置の損失ないしは総熱量をより一層に低減し
ようとするものであり、この主目的を達成すべく、以下
のより詳細な副目的を有する。
【００４２】まず、本発明の第１の目的は、現行の製造
プロセスにより形成可能な透過型エミッタ構造を備え、
これによってスイッチング損失が低減された電力半導体
装置を提供することにある。
プロセスにより形成可能な透過型エミッタ構造を備え、
これによってスイッチング損失が低減された電力半導体
装置を提供することにある。
【００４３】更に、本発明は、オン状態の素子における
電圧降下又はＰＮ接合をオンするのに必要な電圧が低減
され、これによって定常損失が低減された電力用半導体
装置を提供することを第２の目的とする。
電圧降下又はＰＮ接合をオンするのに必要な電圧が低減
され、これによって定常損失が低減された電力用半導体
装置を提供することを第２の目的とする。
【００４４】
【課題を解決するための手段】（１）請求項１記載の発
明に係る電力用半導体装置は、半導体と、前記半導体の
第１主面側に設けられた第１電極と、前記第１主面の反
対側の第２主面側に設けられた第２電極とを備え、前記
第１電極と前記第２電極との間に主電流経路を有する電
力用半導体装置であって、前記半導体は、前記第１電極
に接して、前記主電流経路の第１部分を成すと共に、少
なくとも前記第１電極に接した部分は第１導電型の層を
有する第１半導体層と、前記第１半導体層に接して、前
記主電流経路の第２部分を成す第２導電型の第２半導体
層と、前記第２半導体層と前記第２電極とに挟まれた第
３半導体層とを備え、前記第１半導体層を成す半導体材
料の第１バンドギャップと前記第２半導体層を成す半導
体材料の第２バンドギャップとは異なることを特徴とす
る。
明に係る電力用半導体装置は、半導体と、前記半導体の
第１主面側に設けられた第１電極と、前記第１主面の反
対側の第２主面側に設けられた第２電極とを備え、前記
第１電極と前記第２電極との間に主電流経路を有する電
力用半導体装置であって、前記半導体は、前記第１電極
に接して、前記主電流経路の第１部分を成すと共に、少
なくとも前記第１電極に接した部分は第１導電型の層を
有する第１半導体層と、前記第１半導体層に接して、前
記主電流経路の第２部分を成す第２導電型の第２半導体
層と、前記第２半導体層と前記第２電極とに挟まれた第
３半導体層とを備え、前記第１半導体層を成す半導体材
料の第１バンドギャップと前記第２半導体層を成す半導
体材料の第２バンドギャップとは異なることを特徴とす
る。
【００４５】（２）請求項２記載の発明に係る電力用半
導体装置は、請求項１に記載の電力用半導体装置であっ
て、前記第１バンドギャップは、前記第２バンドギャッ
プよりも小さいことを特徴とする。
導体装置は、請求項１に記載の電力用半導体装置であっ
て、前記第１バンドギャップは、前記第２バンドギャッ
プよりも小さいことを特徴とする。
【００４６】（３）請求項３記載の発明に係る電力用半
導体装置は、請求項２に記載の電力用半導体装置であっ
て、前記第２半導体層の内で前記第１電極に接した部分
以外の部分を成す第４半導体層は、前記第２導電型の層
であることを特徴とする。
導体装置は、請求項２に記載の電力用半導体装置であっ
て、前記第２半導体層の内で前記第１電極に接した部分
以外の部分を成す第４半導体層は、前記第２導電型の層
であることを特徴とする。
【００４７】（４）請求項４記載の発明に係る電力用半
導体装置は、請求項１に記載の電力用半導体装置であっ
て、前記第１バンドギャップは前記第２バンドギャップ
よりも大きく、前記第１半導体層は有効状態密度が大き
い半導体材料からなることを特徴とする。
導体装置は、請求項１に記載の電力用半導体装置であっ
て、前記第１バンドギャップは前記第２バンドギャップ
よりも大きく、前記第１半導体層は有効状態密度が大き
い半導体材料からなることを特徴とする。
【００４８】（５）請求項５記載の発明に係る電力用半
導体装置は、半導体と、前記半導体の第１主面側に設け
られた第１電極と、前記第１主面の反対側の第２主面側
に設けられた第２電極とを備え、前記第１電極と前記第
２電極との間に主電流経路を有する電力用半導体装置で
あって、前記半導体は、前記第１電極に接して、前記主
電流経路の第１部分を成すと共に、少なくとも前記第１
電極に接した部分は第１導電型の層を有する第１半導体
層と、前記第１半導体層に接して、前記主電流経路の第
２部分を成す第２導電型の第２半導体層と、前記第２半
導体層と前記第２電極とに挟まれた第３半導体層とを備
え、前記第１半導体層は、低不純物濃度及び薄い膜厚を
有し、前記第１電極を成す電極材料の仕事関数は前記第
１半導体層を成す半導体材料の仕事関数よりも大きいこ
とを特徴とする。
導体装置は、半導体と、前記半導体の第１主面側に設け
られた第１電極と、前記第１主面の反対側の第２主面側
に設けられた第２電極とを備え、前記第１電極と前記第
２電極との間に主電流経路を有する電力用半導体装置で
あって、前記半導体は、前記第１電極に接して、前記主
電流経路の第１部分を成すと共に、少なくとも前記第１
電極に接した部分は第１導電型の層を有する第１半導体
層と、前記第１半導体層に接して、前記主電流経路の第
２部分を成す第２導電型の第２半導体層と、前記第２半
導体層と前記第２電極とに挟まれた第３半導体層とを備
え、前記第１半導体層は、低不純物濃度及び薄い膜厚を
有し、前記第１電極を成す電極材料の仕事関数は前記第
１半導体層を成す半導体材料の仕事関数よりも大きいこ
とを特徴とする。
【００４９】
【発明の実施の形態】以下の実施の形態１〜４での説明
では、電力用半導体装置の一例としてトレンチゲート構
造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジ
スタ）を挙げて説明をする。
では、電力用半導体装置の一例としてトレンチゲート構
造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジ
スタ）を挙げて説明をする。
【００５０】（実施の形態１）図１は、実施の形態１に
係るＩＧＢＴ５１の要部の縦断面を模式的に示す縦断面
図である。以下に、図１を用いて、本ＩＧＢＴ５１の構
造を説明する。
係るＩＧＢＴ５１の要部の縦断面を模式的に示す縦断面
図である。以下に、図１を用いて、本ＩＧＢＴ５１の構
造を説明する。
【００５１】本ＩＧＢＴ５１は、シリコンウェハを母材
とする、Ｎ型（第２導電型）の不純物、例えばヒ素（Ａ
ｓ）やリン（Ｐ）を含む低濃度Ｎ型シリコン基板１（以
下、「（シリコン）基板１」とも呼ぶ）を備える。
とする、Ｎ型（第２導電型）の不純物、例えばヒ素（Ａ
ｓ）やリン（Ｐ）を含む低濃度Ｎ型シリコン基板１（以
下、「（シリコン）基板１」とも呼ぶ）を備える。
【００５２】そして、シリコン基板１の第１主面１Ｓ１
の全面に亘って、第１主面１Ｓ１から所定の深さの領域
内に、約１０18／ｃｍ3の不純物濃度のＮ型シリコン層
（第２半導体層）２が拡散によって形成されている。
の全面に亘って、第１主面１Ｓ１から所定の深さの領域
内に、約１０18／ｃｍ3の不純物濃度のＮ型シリコン層
（第２半導体層）２が拡散によって形成されている。
【００５３】更に、上記第１主面１Ｓ１上に全面的に、
そのバンドギャップＥ２０（後述の図２参照）がＮ型シ
リコン層２を成すシリコン（Ｓｉ）のバンドギャップＥ
２（図２参照）よりも小さい半導体材料（例えば、Ｓｉ
ＧｅやＧｅ等。ここではＳｉＧｅを用いる）を母材と
し、Ｐ型（第１導電型）の不純物、例えばホウ素（Ｂ）
を有する高濃度Ｐ型コレクタ領域（第１半導体層）２０
（以下、単に「コレクタ領域２０」とも呼ぶ）が、所定
の膜厚で以て形成されている。
そのバンドギャップＥ２０（後述の図２参照）がＮ型シ
リコン層２を成すシリコン（Ｓｉ）のバンドギャップＥ
２（図２参照）よりも小さい半導体材料（例えば、Ｓｉ
ＧｅやＧｅ等。ここではＳｉＧｅを用いる）を母材と
し、Ｐ型（第１導電型）の不純物、例えばホウ素（Ｂ）
を有する高濃度Ｐ型コレクタ領域（第１半導体層）２０
（以下、単に「コレクタ領域２０」とも呼ぶ）が、所定
の膜厚で以て形成されている。
【００５４】特に、互いに接合されてへテロ接合を形成
する２つの半導体層２，２０との間の関係において、両
半導体層に所定の不純物濃度を設定した場合に互いに同
程度の仕事関数になるように、コレクタ領域２０を成す
半導体材料の仕事関数は選択又は設定される。換言すれ
ば、ヘテロ接合面におけるエネルギーバンドの変化を緩
やかにして、へテロ接合部分に特有のトンネル障壁がで
きないように、コレクタ領域２０を成す半導体材料を選
択し、また、不純物濃度等の諸条件を設定する。このた
め、後述の図２に示すエネルギーバンド図においてバン
ドオフセットは図示していない。かかる点については、
後述の実施の形態２〜４に係るＩＧＢＴ５２〜５４にお
いても同様である。
する２つの半導体層２，２０との間の関係において、両
半導体層に所定の不純物濃度を設定した場合に互いに同
程度の仕事関数になるように、コレクタ領域２０を成す
半導体材料の仕事関数は選択又は設定される。換言すれ
ば、ヘテロ接合面におけるエネルギーバンドの変化を緩
やかにして、へテロ接合部分に特有のトンネル障壁がで
きないように、コレクタ領域２０を成す半導体材料を選
択し、また、不純物濃度等の諸条件を設定する。このた
め、後述の図２に示すエネルギーバンド図においてバン
ドオフセットは図示していない。かかる点については、
後述の実施の形態２〜４に係るＩＧＢＴ５２〜５４にお
いても同様である。
【００５５】そして、コレクタ領域２０のＮ型シリコン
層２とは反対側の表面上には、全面的に、金属電極（第
１電極）６Ｃ（以下、「コレクタ電極６Ｃ」とも呼ぶ）
が形成されている。
層２とは反対側の表面上には、全面的に、金属電極（第
１電極）６Ｃ（以下、「コレクタ電極６Ｃ」とも呼ぶ）
が形成されている。
【００５６】他方、シリコン基板１の上記第１主面１Ｓ
１とは反対側の第２主面１Ｓ２の全面に亘って、第２主
面１Ｓ２から所定の深さの領域内に、比較的に低濃度の
Ｐ型の不純物を有するシリコン層７（以下、「Ｐベース
領域７」とも呼ぶ）が形成されている。なお、以下の説
明において、上記第２主面１Ｓ２を「Ｐベース領域７の
第２主面１Ｓ２」とも表現し、また、当該Ｐベース領域
７に対応して、シリコン基板１の内でＰベース領域７と
Ｎ型シリコン層２とに挟まれた領域を、特に「Ｎベース
領域１Ａ」とも呼ぶ。
１とは反対側の第２主面１Ｓ２の全面に亘って、第２主
面１Ｓ２から所定の深さの領域内に、比較的に低濃度の
Ｐ型の不純物を有するシリコン層７（以下、「Ｐベース
領域７」とも呼ぶ）が形成されている。なお、以下の説
明において、上記第２主面１Ｓ２を「Ｐベース領域７の
第２主面１Ｓ２」とも表現し、また、当該Ｐベース領域
７に対応して、シリコン基板１の内でＰベース領域７と
Ｎ型シリコン層２とに挟まれた領域を、特に「Ｎベース
領域１Ａ」とも呼ぶ。
【００５７】更に、第２主面１Ｓ２内の所定の位置から
シリコン基板１の内部に向けて、同基板１の複数の箇所
が穿設されており、これによりＰベース領域７を越えて
シリコン基板１ないしはＮベース領域１Ａの内部に至る
トレンチ３０が形成されている。そして、各トレンチ３
０の底面３０Ｂ及び当該底面３０Ｂ上を取り囲むトレン
チ３０の壁面ないし側面３０Ｗ上に、更には、シリコン
基板１の第２主面１Ｓ２ないしは後述のエミッタ領域８
の第２主面８Ｓ２上の内でトレンチ３０の入口にあたる
開口部近傍に、シリコン酸化膜（ＳｉＯ2）から成るゲ
ート酸化膜（以後、単に「酸化膜」とも呼ぶ）１１が全
面的に形成されている。
シリコン基板１の内部に向けて、同基板１の複数の箇所
が穿設されており、これによりＰベース領域７を越えて
シリコン基板１ないしはＮベース領域１Ａの内部に至る
トレンチ３０が形成されている。そして、各トレンチ３
０の底面３０Ｂ及び当該底面３０Ｂ上を取り囲むトレン
チ３０の壁面ないし側面３０Ｗ上に、更には、シリコン
基板１の第２主面１Ｓ２ないしは後述のエミッタ領域８
の第２主面８Ｓ２上の内でトレンチ３０の入口にあたる
開口部近傍に、シリコン酸化膜（ＳｉＯ2）から成るゲ
ート酸化膜（以後、単に「酸化膜」とも呼ぶ）１１が全
面的に形成されている。
【００５８】更に、各トレンチ３０の入口近傍のＰベー
ス領域７の角部３０Ｃの一部分、即ち、Ｐベース領域７
の第２主面１Ｓ２からその内部に向けて、且つ、トレン
チ３０の壁面３０Ｗに沿って、高濃度のＮ型不純物を有
するＮ型シリコンよりなるエミッタ領域８が形成されて
いる。なお、以下の説明において、第２主面１Ｓ２の内
で、その深さ方向に当該エミッタ領域８が形成されてい
る部分を「エミッタ領域の第２主面８Ｓ２」と呼ぶ。
ス領域７の角部３０Ｃの一部分、即ち、Ｐベース領域７
の第２主面１Ｓ２からその内部に向けて、且つ、トレン
チ３０の壁面３０Ｗに沿って、高濃度のＮ型不純物を有
するＮ型シリコンよりなるエミッタ領域８が形成されて
いる。なお、以下の説明において、第２主面１Ｓ２の内
で、その深さ方向に当該エミッタ領域８が形成されてい
る部分を「エミッタ領域の第２主面８Ｓ２」と呼ぶ。
【００５９】そして、トレンチ３０の内部には、上記壁
面３０Ｗに接するように、例えば高い不純物濃度のＮ型
多結晶シリコンが充填されており、且つ、トレンチ３０
の上方及びエミッタ領域８の第２主面８Ｓ２上に形成さ
れた酸化膜１１の一部を成すシリコン酸化膜の表面上
に、上記のＮ型多結晶シリコンが連続的に形成されてい
る。当該多結晶シリコンは、本ＩＧＢＴのゲート電極１
０を成す。更に、ゲート電極１０の上記第２主面１Ｓ２
より外側に突出している部分の表面上に、金属電極６Ｇ
が形成されている。
面３０Ｗに接するように、例えば高い不純物濃度のＮ型
多結晶シリコンが充填されており、且つ、トレンチ３０
の上方及びエミッタ領域８の第２主面８Ｓ２上に形成さ
れた酸化膜１１の一部を成すシリコン酸化膜の表面上
に、上記のＮ型多結晶シリコンが連続的に形成されてい
る。当該多結晶シリコンは、本ＩＧＢＴのゲート電極１
０を成す。更に、ゲート電極１０の上記第２主面１Ｓ２
より外側に突出している部分の表面上に、金属電極６Ｇ
が形成されている。
【００６０】更に、シリコン基板１ないしはＰベース領
域７の第２主面１Ｓ２から所定の深さの領域内に、エミ
ッタ領域８に隣接するように、Ｐべース領域７と後述の
エミッタ電極（第２電極）６Ｅとの間のコンタクトをと
るための高濃度不純物領域であるＰ型シリコン領域９
が、形成されている。なお、以下の説明において、シリ
コン基板１の第２主面１Ｓ２の内で、その深さ方向に当
該Ｐ型シリコン領域９が形成されている部分を「Ｐ型シ
リコン領域９の第２主面９Ｓ２」と呼ぶ。
域７の第２主面１Ｓ２から所定の深さの領域内に、エミ
ッタ領域８に隣接するように、Ｐべース領域７と後述の
エミッタ電極（第２電極）６Ｅとの間のコンタクトをと
るための高濃度不純物領域であるＰ型シリコン領域９
が、形成されている。なお、以下の説明において、シリ
コン基板１の第２主面１Ｓ２の内で、その深さ方向に当
該Ｐ型シリコン領域９が形成されている部分を「Ｐ型シ
リコン領域９の第２主面９Ｓ２」と呼ぶ。
【００６１】そして、Ｐ型シリコン領域９の第２主面９
Ｓ２の全面、及び、エミッタ領域８の第２主面８Ｓ２の
内で当該第２主面９Ｓ２に隣接する部分の近傍に亘って
（但し、ゲート電極１０とは接触しないように）金属電
極（第２電極）６Ｅ（以下、「エミッタ電極６Ｅ」とも
呼ぶ）が形成されている。なお、上記Ｎベース層１Ａの
コレクタ領域２０側の表面から第２主面１Ｓ２に至る部
分を「第３半導体層」と呼ぶ。
Ｓ２の全面、及び、エミッタ領域８の第２主面８Ｓ２の
内で当該第２主面９Ｓ２に隣接する部分の近傍に亘って
（但し、ゲート電極１０とは接触しないように）金属電
極（第２電極）６Ｅ（以下、「エミッタ電極６Ｅ」とも
呼ぶ）が形成されている。なお、上記Ｎベース層１Ａの
コレクタ領域２０側の表面から第２主面１Ｓ２に至る部
分を「第３半導体層」と呼ぶ。
【００６２】以上の構造を有するＩＧＢＴ５１は、エミ
ッタ電極６Ｅとコレクタ電極６Ｃとの間に主電流経路を
有する電力用半導体装置である。
ッタ電極６Ｅとコレクタ電極６Ｃとの間に主電流経路を
有する電力用半導体装置である。
【００６３】本ＩＧＢＴ５１によれば、以下の効果を得
ることができる。なお、図２は、図１中のＡ１−Ａ２線
におけるエネルギーバンド図であり、同図２中の”ｅ”
は電子を表し、”ｈ”はホールを表している。この点
は、後述の図４，図６，図８のそれぞれのエネルギーバ
ンド図においても同様である。
ることができる。なお、図２は、図１中のＡ１−Ａ２線
におけるエネルギーバンド図であり、同図２中の”ｅ”
は電子を表し、”ｈ”はホールを表している。この点
は、後述の図４，図６，図８のそれぞれのエネルギーバ
ンド図においても同様である。
【００６４】まず、図２に示すように、コレクタ領域２
０の材料として高濃度のＰ型ＳｉＧｅを用いているの
で、コレクタ接合（Ｐ+−ＳｉＧｅ／Ｎ-−Ｓｉ接合）で
の電子に対する障壁の高さを従来よりも低くすることが
できる。このため、その動作時において、シリコン基板
１中の中性領域（Ｎベース層１Ａ内及びＮ型シリコン層
２内に形成される空乏層のコレクタ領域２０側の端部か
らコレクタ領域２０に至る領域）に存在する電子は、Ｐ
Ｎ接合付近に蓄積することなく、コレクタ領域２０を透
過してコレクタ電極６Ｃに到達する。即ち、本ＩＧＢＴ
５１の構造によれば、透過型エミッタ構造を有するＩＧ
ＢＴを実現することができる。このため、透過型エミッ
タ構造に起因する効果（コレクタショート効果）を得る
ことができる。
０の材料として高濃度のＰ型ＳｉＧｅを用いているの
で、コレクタ接合（Ｐ+−ＳｉＧｅ／Ｎ-−Ｓｉ接合）で
の電子に対する障壁の高さを従来よりも低くすることが
できる。このため、その動作時において、シリコン基板
１中の中性領域（Ｎベース層１Ａ内及びＮ型シリコン層
２内に形成される空乏層のコレクタ領域２０側の端部か
らコレクタ領域２０に至る領域）に存在する電子は、Ｐ
Ｎ接合付近に蓄積することなく、コレクタ領域２０を透
過してコレクタ電極６Ｃに到達する。即ち、本ＩＧＢＴ
５１の構造によれば、透過型エミッタ構造を有するＩＧ
ＢＴを実現することができる。このため、透過型エミッ
タ構造に起因する効果（コレクタショート効果）を得る
ことができる。
【００６５】従って、本ＩＧＢＴ５１によれば、素子の
駆動の高速化を図ることができるので、同じ定常損失量
を有するＩＧＢＴと比較して、スイッチング損失を低減
することができる。つまり、ＩＧＢＴとしての総電力損
失ないしは総熱量を低減化することができる。
駆動の高速化を図ることができるので、同じ定常損失量
を有するＩＧＢＴと比較して、スイッチング損失を低減
することができる。つまり、ＩＧＢＴとしての総電力損
失ないしは総熱量を低減化することができる。
【００６６】なお、既述のようにＩＧＢＴの総電力損失
を与える定常損失とスイッチング損失とは互いにトレー
ドオフの関係にあり、例えばＮベース層１Ａの不純物濃
度の制御により両者の損失量の調整をすることが可能で
ある。このため、本ＩＧＢＴ５１において各層の不純物
濃度や膜厚を適切に設定することにより、その使用され
る環境や目的に合わせて柔軟にＩＧＢＴの性能を設計す
ることができる。例えば高速動作が必要とされない環境
においては、本ＩＧＢＴ５１において低減された上述の
スイッチング損失を定常損失の低減化に活用することが
できる。この点は、後述の実施の形態２乃至実施の形態
４に係るＩＧＢＴ５２，５３，５４においても同様であ
る。
を与える定常損失とスイッチング損失とは互いにトレー
ドオフの関係にあり、例えばＮベース層１Ａの不純物濃
度の制御により両者の損失量の調整をすることが可能で
ある。このため、本ＩＧＢＴ５１において各層の不純物
濃度や膜厚を適切に設定することにより、その使用され
る環境や目的に合わせて柔軟にＩＧＢＴの性能を設計す
ることができる。例えば高速動作が必要とされない環境
においては、本ＩＧＢＴ５１において低減された上述の
スイッチング損失を定常損失の低減化に活用することが
できる。この点は、後述の実施の形態２乃至実施の形態
４に係るＩＧＢＴ５２，５３，５４においても同様であ
る。
【００６７】更に、コレクタ領域２０（Ｐ+−ＳｉＧ
ｅ）の濃度が高いため、その深さが例えば１００μｍを
越えるような厚い（深い）コレクタ領域２０を形成した
場合であっても、コレクタ電極６Ｃとコレクタ領域２０
との間のオーミックコンタクトを容易に且つ確実に形成
することができる。このため、当該接合部分における電
圧降下を小さくすることができる。
ｅ）の濃度が高いため、その深さが例えば１００μｍを
越えるような厚い（深い）コレクタ領域２０を形成した
場合であっても、コレクタ電極６Ｃとコレクタ領域２０
との間のオーミックコンタクトを容易に且つ確実に形成
することができる。このため、当該接合部分における電
圧降下を小さくすることができる。
【００６８】他方、コレクタ領域２０の不純物濃度が高
いことに起因にして、上述のような厚い（深い）コレク
タ領域２０を形成した場合であっても、同領域２０での
電圧降下を抑制することができる。
いことに起因にして、上述のような厚い（深い）コレク
タ領域２０を形成した場合であっても、同領域２０での
電圧降下を抑制することができる。
【００６９】更に、本ＩＧＢＴ５１によれば、従来のノ
ンパンチスルー型ＩＧＢＴのように厚い基板ウェハを用
いて素子を製造する場合に生じる性能（損失）を有効に
回避することができるので、厚い基板ウェハを用いて、
しかも、従来の製造装置及び製造方法をそのまま活用し
て、透過型エミッタ構造による効果（コレクタショート
効果）を発揮しうる高性能なＩＧＢＴを容易に製造する
ことができるという利点がある。
ンパンチスルー型ＩＧＢＴのように厚い基板ウェハを用
いて素子を製造する場合に生じる性能（損失）を有効に
回避することができるので、厚い基板ウェハを用いて、
しかも、従来の製造装置及び製造方法をそのまま活用し
て、透過型エミッタ構造による効果（コレクタショート
効果）を発揮しうる高性能なＩＧＢＴを容易に製造する
ことができるという利点がある。
【００７０】また、既述の第３の従来技術に係る論文
（IEEE Electron Device Letters,vol.17(12),p589(199
6)）によれば、本ＩＧＢＴ５１は、Ｎ型ＳｉとＳｉより
もバンドギャップの小さい（ないしは仕事関数の差が小
さい）Ｐ型半導体材料とにより形成されるヘテロ接合で
は、コレクタ側ＰＮ接合（コレクタ接合）をオンさせる
ために必要な印加バイアスを軽減できるという効果を奏
する。
（IEEE Electron Device Letters,vol.17(12),p589(199
6)）によれば、本ＩＧＢＴ５１は、Ｎ型ＳｉとＳｉより
もバンドギャップの小さい（ないしは仕事関数の差が小
さい）Ｐ型半導体材料とにより形成されるヘテロ接合で
は、コレクタ側ＰＮ接合（コレクタ接合）をオンさせる
ために必要な印加バイアスを軽減できるという効果を奏
する。
【００７１】ここで、主電流経路中にヘテロ接合を有す
る電力用半導体装置としては、特開平５−３４７４０６
号公報に提案される構造がある。かかる構造は、あたか
も同種の半導体材料（Ｓｉ）により形成されるＰＮ接合
中に組成比の異なる２層のＰ型ＳｉＧｅ層が挿入された
構造を有しており、基本的には金属電極／Ｎ型Ｓｉ／Ｐ
型Ｓｉ／Ｐ型ＳｉＧｅ／Ｐ型Ｓｉ／金属電極から成る積
層構造の主電流経路を有している。これに対して、本Ｉ
ＧＢＴ５１では、Ｐ型ＳｉＧｅ／Ｎ型Ｓｉのヘテロ接合
を形成するＰ型ＳｉＧｅはコレクタ領域２０の全体を構
成するものであり、且つ、当該コレクタ領域２０は直接
にコレクタ電極６Ｃと結合している点で、上記公報に開
示される構造とは相違する。
る電力用半導体装置としては、特開平５−３４７４０６
号公報に提案される構造がある。かかる構造は、あたか
も同種の半導体材料（Ｓｉ）により形成されるＰＮ接合
中に組成比の異なる２層のＰ型ＳｉＧｅ層が挿入された
構造を有しており、基本的には金属電極／Ｎ型Ｓｉ／Ｐ
型Ｓｉ／Ｐ型ＳｉＧｅ／Ｐ型Ｓｉ／金属電極から成る積
層構造の主電流経路を有している。これに対して、本Ｉ
ＧＢＴ５１では、Ｐ型ＳｉＧｅ／Ｎ型Ｓｉのヘテロ接合
を形成するＰ型ＳｉＧｅはコレクタ領域２０の全体を構
成するものであり、且つ、当該コレクタ領域２０は直接
にコレクタ電極６Ｃと結合している点で、上記公報に開
示される構造とは相違する。
【００７２】特に、本ＩＧＢＴ５１では、ＰＮ接合を透
過し、コレクタ領域２０に到達した電子は、同領域２０
内では一切の障壁が無い状態のままコレクタ電極６Ｃま
で到達することができるので、上記公報に提案される構
造の電力用半導体装置に比較して、電子の透過率が高い
と考えられ、これによって上述の効果を確実に得ること
ができる。
過し、コレクタ領域２０に到達した電子は、同領域２０
内では一切の障壁が無い状態のままコレクタ電極６Ｃま
で到達することができるので、上記公報に提案される構
造の電力用半導体装置に比較して、電子の透過率が高い
と考えられ、これによって上述の効果を確実に得ること
ができる。
【００７３】なお、以上の説明において、ＩＧＢＴ５１
の一部を構成するシリコン基板（半導体基板）１は、図
１中のＮ型シリコン層２のコレクタ領域２０側の表面
（第１主面１Ｓ１）からエミッタ電極６Ｅ等が形成され
ている第２主面１Ｓ２に至る部分として説明をしたが、
シリコン基板の形態はこれに限られるものではない。例
えば、図１中のＮ型シリコン層２のコレクタ領域２０側
の表面（上記の第１主面１Ｓ１）からＮベース領域１Ａ
のエミッタ電極６Ｅ側の表面（第２主面１Ｓ２に該当す
る）に至る部分が形成されるシリコン基板を準備して、
上記のＮベース領域１Ａのエミッタ電極６Ｅ側の表面上
にＰベース領域７をなす層を積層しても良い。あるい
は、コレクタ領域２０を成すＰ型ＳｉＧｅの基板を準備
して、その一方の表面上（第２主面に該当）に各層１，
２，７等を成すシリコン膜を積層しても良い。
の一部を構成するシリコン基板（半導体基板）１は、図
１中のＮ型シリコン層２のコレクタ領域２０側の表面
（第１主面１Ｓ１）からエミッタ電極６Ｅ等が形成され
ている第２主面１Ｓ２に至る部分として説明をしたが、
シリコン基板の形態はこれに限られるものではない。例
えば、図１中のＮ型シリコン層２のコレクタ領域２０側
の表面（上記の第１主面１Ｓ１）からＮベース領域１Ａ
のエミッタ電極６Ｅ側の表面（第２主面１Ｓ２に該当す
る）に至る部分が形成されるシリコン基板を準備して、
上記のＮベース領域１Ａのエミッタ電極６Ｅ側の表面上
にＰベース領域７をなす層を積層しても良い。あるい
は、コレクタ領域２０を成すＰ型ＳｉＧｅの基板を準備
して、その一方の表面上（第２主面に該当）に各層１，
２，７等を成すシリコン膜を積層しても良い。
【００７４】（実施の形態２）次に、図３の縦断面図を
用いて、実施の形態２に係るＩＧＢＴ５２の構造を説明
する。なお、図３及び以下の説明において、実施の形態
１に係るＩＧＢＴ５１と同様の構成要素については同一
の参照符号を付し、その説明を省略する。この点は、後
述の実施の形態３及び４においても同様とする。
用いて、実施の形態２に係るＩＧＢＴ５２の構造を説明
する。なお、図３及び以下の説明において、実施の形態
１に係るＩＧＢＴ５１と同様の構成要素については同一
の参照符号を付し、その説明を省略する。この点は、後
述の実施の形態３及び４においても同様とする。
【００７５】本ＩＧＢＴ５２は、シリコン基板１の第１
主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギ
ャップＥ２（後述の図４参照）よりもバンドギャッブが
大きいＰ型半導体材料（ここでは、バンドギャップＥ２
１（＞Ｅ２）のＳｉＣを用いる）よりなるコレクタ領域
２１（以下、「ＳｉＣ層２１」とも呼ぶ）が形成されて
いる。そして、ＳｉＣ層２１のＮ型シリコン層２とは反
対側の表面上には、全面的に、金属電極ないしはコレク
タ電極６Ｃが形成されている。
主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギ
ャップＥ２（後述の図４参照）よりもバンドギャッブが
大きいＰ型半導体材料（ここでは、バンドギャップＥ２
１（＞Ｅ２）のＳｉＣを用いる）よりなるコレクタ領域
２１（以下、「ＳｉＣ層２１」とも呼ぶ）が形成されて
いる。そして、ＳｉＣ層２１のＮ型シリコン層２とは反
対側の表面上には、全面的に、金属電極ないしはコレク
タ電極６Ｃが形成されている。
【００７６】かかる構造のＩＧＢＴ５２によれば、図３
中のＢ１−Ｂ２線におけるエネルギーバンド図である図
４に示すように、ＰＮ接合（Ｐ型ＳｉＣ／Ｎ型Ｓｉ接
合）において電子に対する障壁の高さが高くなり、これ
らの電子はＰＮ接合近傍に蓄積される。このため、コレ
クタ領域２１側からホールをより効率的に注入すること
が可能になるので、オン状態の素子における電圧降下
（オン電圧）を低くすることができ、これによって定常
損失を低減することができる。
中のＢ１−Ｂ２線におけるエネルギーバンド図である図
４に示すように、ＰＮ接合（Ｐ型ＳｉＣ／Ｎ型Ｓｉ接
合）において電子に対する障壁の高さが高くなり、これ
らの電子はＰＮ接合近傍に蓄積される。このため、コレ
クタ領域２１側からホールをより効率的に注入すること
が可能になるので、オン状態の素子における電圧降下
（オン電圧）を低くすることができ、これによって定常
損失を低減することができる。
【００７７】特に、コレクタ領域２１に、Ｓｉよりもバ
ンドギャッブが大きく、且つ、有効状態密度が大きい半
導体材料を用いる場合には、図４に示すように、ＰＮ接
合においてホールに対する障壁の高さをも低くすること
ができる。かかる場合には、ＰＮ接合のコレクタ領域２
１をオン状態にするために必要なコレクタ電圧を低減す
ることができるので、接合における電力損失（定常損
失）を抑制することができる。
ンドギャッブが大きく、且つ、有効状態密度が大きい半
導体材料を用いる場合には、図４に示すように、ＰＮ接
合においてホールに対する障壁の高さをも低くすること
ができる。かかる場合には、ＰＮ接合のコレクタ領域２
１をオン状態にするために必要なコレクタ電圧を低減す
ることができるので、接合における電力損失（定常損
失）を抑制することができる。
【００７８】従って、本ＩＧＢＴ５２によれば、同じス
イッチング損失量を有するＩＧＢＴと比較して、素子全
体としての定常損失を低減することができる。つまり、
ＩＧＢＴとしての総電力損失ないしは総熱量を低減化す
ることができる。
イッチング損失量を有するＩＧＢＴと比較して、素子全
体としての定常損失を低減することができる。つまり、
ＩＧＢＴとしての総電力損失ないしは総熱量を低減化す
ることができる。
【００７９】ここで、主電流経路中にＳｉとＳｉＣによ
り形成されるヘテロ接合を有する半導体装置としては、
特開平２−３９３１号公報に提案される構造がある。か
かる半導体装置はＮ型β−ＳｉＣ（コレクタ）／Ｐ型Ｓ
ｉ（ベース）／Ｎ型Ｓｉ（エミッタ）の３層から成るバ
イポーラトランジスタであり、コレクタを成すＮ型β−
ＳｉＣはコレクタ電極と結合している。
り形成されるヘテロ接合を有する半導体装置としては、
特開平２−３９３１号公報に提案される構造がある。か
かる半導体装置はＮ型β−ＳｉＣ（コレクタ）／Ｐ型Ｓ
ｉ（ベース）／Ｎ型Ｓｉ（エミッタ）の３層から成るバ
イポーラトランジスタであり、コレクタを成すＮ型β−
ＳｉＣはコレクタ電極と結合している。
【００８０】しかしながら、シリコン基板（半導体基
板）の第１主面１Ｓ１側にコレクタ電極（第１電極）６
Ｃが形成され、第２主面１Ｓ２側にエミッタ電極（第２
電極）６Ｅ（及びゲート電極６Ｇ）形成されている本Ｉ
ＧＢＴ５２に対して、上記のバイポーラトランジスタで
は、コレクタ電極，エミッタ電極及びベース電極の全て
が半導体基板の一方の表面上に形成されている点におい
て、その構造を異にしている。
板）の第１主面１Ｓ１側にコレクタ電極（第１電極）６
Ｃが形成され、第２主面１Ｓ２側にエミッタ電極（第２
電極）６Ｅ（及びゲート電極６Ｇ）形成されている本Ｉ
ＧＢＴ５２に対して、上記のバイポーラトランジスタで
は、コレクタ電極，エミッタ電極及びベース電極の全て
が半導体基板の一方の表面上に形成されている点におい
て、その構造を異にしている。
【００８１】更に、本ＩＧＢＴ５２では、Ｓｉよりもバ
ンドギャップが大きく、Ｎ型Ｓｉとのヘテロ接合におい
て、電子に対する障壁の高さを大きくすると共に、ホー
ルに対する障壁の高さを小さくしうる半導体材料という
観点からＳｉＣ等の半導体材料が選択されているのに対
して、上記公報に提案されるバイポーラトランジスタで
は、飽和速度及び誘電率がＳｉよりも大きい半導体材料
という観点からＳｉＣが選定されている。このように、
本ＩＧＢＴ５２と上記バイポーラトランジスタとにおい
てＳｉＣが選択される着眼点は根本的に異なるので、上
記公報に係る構造は本ＩＧＢＴ５２の端緒とはなり得な
いと言える。
ンドギャップが大きく、Ｎ型Ｓｉとのヘテロ接合におい
て、電子に対する障壁の高さを大きくすると共に、ホー
ルに対する障壁の高さを小さくしうる半導体材料という
観点からＳｉＣ等の半導体材料が選択されているのに対
して、上記公報に提案されるバイポーラトランジスタで
は、飽和速度及び誘電率がＳｉよりも大きい半導体材料
という観点からＳｉＣが選定されている。このように、
本ＩＧＢＴ５２と上記バイポーラトランジスタとにおい
てＳｉＣが選択される着眼点は根本的に異なるので、上
記公報に係る構造は本ＩＧＢＴ５２の端緒とはなり得な
いと言える。
【００８２】特に、その構造の差に起因して、本ＩＧＢ
Ｔ５２は、上記公報に開示されるバイポーラトランジス
タよりも高電圧・大電流を扱うことができるという利点
がある。
Ｔ５２は、上記公報に開示されるバイポーラトランジス
タよりも高電圧・大電流を扱うことができるという利点
がある。
【００８３】（実施の形態３）次に、図５の縦断面図を
用いて、実施の形態３に係るＩＧＢＴ５３の構造を説明
する。
用いて、実施の形態３に係るＩＧＢＴ５３の構造を説明
する。
【００８４】本ＩＧＢＴ５３は、シリコン基板１の第１
主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギ
ャップＥ２（後述の図６参照）よりもバンドギャッブが
小さく、且つ、低濃度のＮ型半導体（例えば、ＳｉＧｅ
やＧｅ等。ここではバンドギャップＥ２０Ｎ（＜Ｅ２）
のＮ型ＳｉＧｅを用いる）よりなる低濃度Ｎ型領域２０
Ｎ（以下、「Ｎ型ＳｉＧｅ層２０Ｎ」とも呼ぶ）が形成
されており、更に、Ｎ型ＳｉＧｅ層２０ＮのＮ型シリコ
ン層２とは反対側の表面上に全面的に、基板１を成すＳ
ｉよりもバンドギャッブが小さく、且つ、高濃度のＮ型
半導体（例えば、ＳｉＧｅやＧｅ等。ここではバンドギ
ャップＥ２０Ｐ（＝Ｅ２０Ｎ＜Ｅ２）のＰ型ＳｉＧｅを
用いる）よりなる高濃度Ｐ型コレクタ領域２０Ｐ（以
下、「Ｐ型ＳｉＧｅ層２０Ｐ」とも呼ぶ）が形成されて
いる。そして、Ｐ型ＳｉＧｅ層２０ＰのＮ型ＳｉＧｅ層
２０Ｎとは反対側の表面上に全面的に、金属電極ないし
はコレクタ電極６Ｃが形成されている。
主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギ
ャップＥ２（後述の図６参照）よりもバンドギャッブが
小さく、且つ、低濃度のＮ型半導体（例えば、ＳｉＧｅ
やＧｅ等。ここではバンドギャップＥ２０Ｎ（＜Ｅ２）
のＮ型ＳｉＧｅを用いる）よりなる低濃度Ｎ型領域２０
Ｎ（以下、「Ｎ型ＳｉＧｅ層２０Ｎ」とも呼ぶ）が形成
されており、更に、Ｎ型ＳｉＧｅ層２０ＮのＮ型シリコ
ン層２とは反対側の表面上に全面的に、基板１を成すＳ
ｉよりもバンドギャッブが小さく、且つ、高濃度のＮ型
半導体（例えば、ＳｉＧｅやＧｅ等。ここではバンドギ
ャップＥ２０Ｐ（＝Ｅ２０Ｎ＜Ｅ２）のＰ型ＳｉＧｅを
用いる）よりなる高濃度Ｐ型コレクタ領域２０Ｐ（以
下、「Ｐ型ＳｉＧｅ層２０Ｐ」とも呼ぶ）が形成されて
いる。そして、Ｐ型ＳｉＧｅ層２０ＰのＮ型ＳｉＧｅ層
２０Ｎとは反対側の表面上に全面的に、金属電極ないし
はコレクタ電極６Ｃが形成されている。
【００８５】かかる構造のＩＧＢＴ５３によれば、共に
Ｓｉよりもバンドギャップが小さいＰ型ＳｉＧｅとＮ型
ＳｉＧｅとによってコレクタ接合（ＰＮ接合）が形成さ
れるので、図５中のＣ１−Ｃ２線におけるエネルギーバ
ンド図である図６に示すように、当該ＰＮ接合における
障壁の高さを電子及びホールの両方に対して低くするこ
とができる。従って、コレクタ接合は低バイアスで以て
オン状態にする（モデュレーションする）ことができる
ため、この結果として、Ｐ型Ｓｉ／Ｎ型Ｓｉ接合よりも
当該接合での損失（定常損失）を抑制することができ
る。このとき、へテロ接合部（Ｎ型Ｓｉ／Ｎ型ＳｉＧｅ
接合）における電圧降下が存在するので、コレクタ領域
全体が順バイアスされるために必要なコレクタ電圧自体
はさほど小さくならない場合もある。
Ｓｉよりもバンドギャップが小さいＰ型ＳｉＧｅとＮ型
ＳｉＧｅとによってコレクタ接合（ＰＮ接合）が形成さ
れるので、図５中のＣ１−Ｃ２線におけるエネルギーバ
ンド図である図６に示すように、当該ＰＮ接合における
障壁の高さを電子及びホールの両方に対して低くするこ
とができる。従って、コレクタ接合は低バイアスで以て
オン状態にする（モデュレーションする）ことができる
ため、この結果として、Ｐ型Ｓｉ／Ｎ型Ｓｉ接合よりも
当該接合での損失（定常損失）を抑制することができ
る。このとき、へテロ接合部（Ｎ型Ｓｉ／Ｎ型ＳｉＧｅ
接合）における電圧降下が存在するので、コレクタ領域
全体が順バイアスされるために必要なコレクタ電圧自体
はさほど小さくならない場合もある。
【００８６】特に、本ＩＧＢＴ５３ではコレクタ接合
（Ｐ型ＳｉＧｅ／Ｎ型ＳｉＧｅ）における電子に対する
障壁の高さが低いため、かかる部分は上述のＩＧＢＴ５
１と同様の透過型エミッタ構造を構成している。従っ
て、本ＩＧＢＴ５４によれば、ＩＧＢＴ５１と同様にス
イッチング損失を低減することができる。
（Ｐ型ＳｉＧｅ／Ｎ型ＳｉＧｅ）における電子に対する
障壁の高さが低いため、かかる部分は上述のＩＧＢＴ５
１と同様の透過型エミッタ構造を構成している。従っ
て、本ＩＧＢＴ５４によれば、ＩＧＢＴ５１と同様にス
イッチング損失を低減することができる。
【００８７】更に、Ｐ型ＳｉＧｅ層２０Ｐからホールが
注入されて、ホール密度が高くなるへテロ接合部（Ｎ型
Ｓｉ／Ｎ型ＳｉＧｅ）ないしはＮ型ＳｉＧｅ層２０Ｎを
エミッタ側寄りの位置に形成することができるので、タ
ーンオフ時において、ヘテロ接合部ないしはＮ型ＳｉＧ
ｅ層２０Ｎに蓄積されるホールをエミッタ側へ速やかに
移動させることができる。この結果として、ＩＧＢＴの
高速駆動化が可能となり、同じ定常損失量を有するＩＧ
ＢＴと比較して、スイッチング損失を低減することがで
きる。つまり、ＩＧＢＴとしての総電力損失ないしは総
熱量を低減化することができる。
注入されて、ホール密度が高くなるへテロ接合部（Ｎ型
Ｓｉ／Ｎ型ＳｉＧｅ）ないしはＮ型ＳｉＧｅ層２０Ｎを
エミッタ側寄りの位置に形成することができるので、タ
ーンオフ時において、ヘテロ接合部ないしはＮ型ＳｉＧ
ｅ層２０Ｎに蓄積されるホールをエミッタ側へ速やかに
移動させることができる。この結果として、ＩＧＢＴの
高速駆動化が可能となり、同じ定常損失量を有するＩＧ
ＢＴと比較して、スイッチング損失を低減することがで
きる。つまり、ＩＧＢＴとしての総電力損失ないしは総
熱量を低減化することができる。
【００８８】（実施の形態４）次に、図７の縦断面図を
用いて、実施の形態４に係るＩＧＢＴ５４の構造を説明
する。
用いて、実施の形態４に係るＩＧＢＴ５４の構造を説明
する。
【００８９】本ＩＧＢＴ５４は、シリコン基板１の第１
主面１Ｓ１上に全面的に、低不純物濃度のＰ型半導体材
料（ここでは、Ｐ型Ｓｉを用いる）から成る低濃度Ｐ型
コレクタ領域２２（以下、「Ｐ型シリコン層２２」とも
呼ぶ）が形成されている。特に、本ＩＧＢＴ５４では、
低濃度Ｐ型コレクタ領域２２を成す半導体材料のバンド
ギャッブＥ２２（後述の図８参照）は任意のもので構わ
ない。
主面１Ｓ１上に全面的に、低不純物濃度のＰ型半導体材
料（ここでは、Ｐ型Ｓｉを用いる）から成る低濃度Ｐ型
コレクタ領域２２（以下、「Ｐ型シリコン層２２」とも
呼ぶ）が形成されている。特に、本ＩＧＢＴ５４では、
低濃度Ｐ型コレクタ領域２２を成す半導体材料のバンド
ギャッブＥ２２（後述の図８参照）は任意のもので構わ
ない。
【００９０】そして、Ｐ型シリコン層２２のＮ型シリコ
ン層２とは反対側の表面上に、全面的に、例えば白金の
ように仕事関数がＳｉよりも格段に大きい（高い）金属
より成る金属電極ないしはコレクタ電極６Ｃｈが形成さ
れている。
ン層２とは反対側の表面上に、全面的に、例えば白金の
ように仕事関数がＳｉよりも格段に大きい（高い）金属
より成る金属電極ないしはコレクタ電極６Ｃｈが形成さ
れている。
【００９１】本ＩＧＢＴ５４ではコレクタ電極６Ｃｈを
成す金属の仕事関数が大きいので、図７中のＤ１−Ｄ２
線におけるエネルギーバンド図である図８に示すよう
に、低濃度Ｐ型コレクタ領域２２とＮ型シリコン層２と
のコレクタ接合及びＰ型コレクタ領域２２とコレクタ電
極６Ｃｈとの接合（界面）において、Ｐ型コレクタ領域
２２側のエネルギーバンド端が曲げられる。特に、本Ｉ
ＧＢＴ５４では、かかるエネルギーバンド端を大きく曲
げるために、Ｐ型コレクタ領域２２の膜厚は他の実施の
形態よりも薄く設定される。このため、かかる界面での
ホールに対する障壁の高さを小さくすることができるの
で、コレクタ接合をオン状態にするために必要なコレク
タ電圧を低減することができる。従って、コレクタ接合
部での損失（定常損失）を抑制できる。つまり、ＩＧＢ
Ｔとしての総電力損失ないしは総熱量を低減化すること
ができる。
成す金属の仕事関数が大きいので、図７中のＤ１−Ｄ２
線におけるエネルギーバンド図である図８に示すよう
に、低濃度Ｐ型コレクタ領域２２とＮ型シリコン層２と
のコレクタ接合及びＰ型コレクタ領域２２とコレクタ電
極６Ｃｈとの接合（界面）において、Ｐ型コレクタ領域
２２側のエネルギーバンド端が曲げられる。特に、本Ｉ
ＧＢＴ５４では、かかるエネルギーバンド端を大きく曲
げるために、Ｐ型コレクタ領域２２の膜厚は他の実施の
形態よりも薄く設定される。このため、かかる界面での
ホールに対する障壁の高さを小さくすることができるの
で、コレクタ接合をオン状態にするために必要なコレク
タ電圧を低減することができる。従って、コレクタ接合
部での損失（定常損失）を抑制できる。つまり、ＩＧＢ
Ｔとしての総電力損失ないしは総熱量を低減化すること
ができる。
【００９２】以上のように、実施の形態１〜４に係る各
ＩＧＢＴ５１，５２，５３，５４によれば、定常損失Ｐ
０又はスイッチング損失Ｐ１のいずれかを確実に低減す
ることができる。従って、第１乃至第４の従来技術に係
るパワーデバイスと比較して、各ＩＧＢＴ５１〜５４が
発生する総熱量（＝定常損失＋スイッチング損失）を大
幅に低減することができる。勿論、上述の各ＩＧＢＴ５
１〜５４における半導体材料の導電型を全て反対の導電
型にした素子であっても、上述の効果を得ることができ
る。
ＩＧＢＴ５１，５２，５３，５４によれば、定常損失Ｐ
０又はスイッチング損失Ｐ１のいずれかを確実に低減す
ることができる。従って、第１乃至第４の従来技術に係
るパワーデバイスと比較して、各ＩＧＢＴ５１〜５４が
発生する総熱量（＝定常損失＋スイッチング損失）を大
幅に低減することができる。勿論、上述の各ＩＧＢＴ５
１〜５４における半導体材料の導電型を全て反対の導電
型にした素子であっても、上述の効果を得ることができ
る。
【００９３】特に、実施の形態１〜４で提案した第１主
面１Ｓ１からコレクタ電極６Ｃ，６Ｃｈまでの構造は、
例えばダイオードやサイリスタやバイポーラ素子等の他
の電力用半導体装置にも適用することができ、かかる場
合にも同様の効果を得ることができる。
面１Ｓ１からコレクタ電極６Ｃ，６Ｃｈまでの構造は、
例えばダイオードやサイリスタやバイポーラ素子等の他
の電力用半導体装置にも適用することができ、かかる場
合にも同様の効果を得ることができる。
【００９４】
【発明の効果】（１）請求項１に係る発明によれば、第
１半導体層を成す半導体材料の第１バンドギャップと第
２半導体層を成す半導体材料の第２バンドギャップとは
異なるので、第１半導体層と第２半導体層とにより形成
される接合部の障壁の高さを制御・設定することができ
る。従って、かかる接合部における第１導電型又は（及
び）第２導電型のキャリアの注入量を制御することがで
きる。
１半導体層を成す半導体材料の第１バンドギャップと第
２半導体層を成す半導体材料の第２バンドギャップとは
異なるので、第１半導体層と第２半導体層とにより形成
される接合部の障壁の高さを制御・設定することができ
る。従って、かかる接合部における第１導電型又は（及
び）第２導電型のキャリアの注入量を制御することがで
きる。
【００９５】例えば、かかる接合での第２導電型のキャ
リアに対する障壁の高さを低く設定する場合には、第２
半導体層から第２半導体層に注入される第２導電型のキ
ャリアは、第１半導体層を透過して第１電極に到達する
ことができる。かかる場合には、透過型エミッタ構造を
備える電力用半導体装置を提供することができるので、
高速駆動が可能な、且つ、同じ定常損失を有する従来の
電力用半導体装置よりもスイッチング損失が低減された
電力用半導体装置を実現することができるという効果を
得ることができる。
リアに対する障壁の高さを低く設定する場合には、第２
半導体層から第２半導体層に注入される第２導電型のキ
ャリアは、第１半導体層を透過して第１電極に到達する
ことができる。かかる場合には、透過型エミッタ構造を
備える電力用半導体装置を提供することができるので、
高速駆動が可能な、且つ、同じ定常損失を有する従来の
電力用半導体装置よりもスイッチング損失が低減された
電力用半導体装置を実現することができるという効果を
得ることができる。
【００９６】更に、例えば上記の接合での第１導電型の
キャリアに対する障壁の高さを低く設定する場合には、
当該接合をオン状態にするために必要な印加電圧が低減
されるので、同じスイッチング損失量を有する従来の電
力用半導体装置と比較して、装置全体としての定常損失
を低減することができるという効果を得ることができ
る。
キャリアに対する障壁の高さを低く設定する場合には、
当該接合をオン状態にするために必要な印加電圧が低減
されるので、同じスイッチング損失量を有する従来の電
力用半導体装置と比較して、装置全体としての定常損失
を低減することができるという効果を得ることができ
る。
【００９７】（２）請求項２に係る発明によれば、第１
バンドギャップは第２バンドギャップよりも小さいの
で、第１半導体層と第２半導体層により形成される接合
ないしは界面において、第２導電型のキャリアに対する
障壁の高さを低く（小さく）することができる。このた
め、第２導電型のキャリアは、第１半導体層内を透過し
て第１電極に到達することができる。即ち、本発明によ
れば、透過型エミッタ構造を備える電力用半導体装置を
提供することができる。従って、本発明によれば、高速
駆動が可能な、且つ、同じ定常損失を有する従来の電力
用半導体装置よりもスイッチング損失が低減された電力
用半導体装置を実現することができる。
バンドギャップは第２バンドギャップよりも小さいの
で、第１半導体層と第２半導体層により形成される接合
ないしは界面において、第２導電型のキャリアに対する
障壁の高さを低く（小さく）することができる。このた
め、第２導電型のキャリアは、第１半導体層内を透過し
て第１電極に到達することができる。即ち、本発明によ
れば、透過型エミッタ構造を備える電力用半導体装置を
提供することができる。従って、本発明によれば、高速
駆動が可能な、且つ、同じ定常損失を有する従来の電力
用半導体装置よりもスイッチング損失が低減された電力
用半導体装置を実現することができる。
【００９８】特に、本発明によれば、第１半導体層と第
２半導体層により形成される接合は互いにバンドギャッ
プの異なる半導体による接合であるため、従来の同一の
バンドギャップを有する半導体同士の接合による透過型
エミッタ構造よりも、上記の障壁高さを制御し易くなる
という効果を有している。例えば、従来の透過型エミッ
タ構造では、第２導電型のキャリアが透過する第１導電
型の半導体層（本発明の第１半導体層に該当）の不純物
濃度は低く設定しなければならなかったが、本発明によ
れば、第２半導体層の不純物濃度が高い場合であって
も、確実に当該接合における上記の障壁高さを低くする
ことができ、上述の効果を得ることができる。
２半導体層により形成される接合は互いにバンドギャッ
プの異なる半導体による接合であるため、従来の同一の
バンドギャップを有する半導体同士の接合による透過型
エミッタ構造よりも、上記の障壁高さを制御し易くなる
という効果を有している。例えば、従来の透過型エミッ
タ構造では、第２導電型のキャリアが透過する第１導電
型の半導体層（本発明の第１半導体層に該当）の不純物
濃度は低く設定しなければならなかったが、本発明によ
れば、第２半導体層の不純物濃度が高い場合であって
も、確実に当該接合における上記の障壁高さを低くする
ことができ、上述の効果を得ることができる。
【００９９】（３）請求項３に係る発明によれば、上述
の第２半導体層中に形成される互いに異なる導電型の接
合は、第２バンドギャップよりも小さい第１バンドギャ
ップを有する半導体材料同士によって形成されるので、
かかる接合でのキャリアに対する障壁の高さを第２バン
ドギャップを有する半導体材料同士によって形成される
接合の場合よりも小さくすることができる。このため、
透過型エミッタ構造を備える電力用半導体装置を提供す
ることができる。従って、本発明によれば、高速駆動が
可能な、且つ、同じ定常損失を有する従来の電力用半導
体装置よりもスイッチング損失が低減された電力用半導
体装置を実現することができる。
の第２半導体層中に形成される互いに異なる導電型の接
合は、第２バンドギャップよりも小さい第１バンドギャ
ップを有する半導体材料同士によって形成されるので、
かかる接合でのキャリアに対する障壁の高さを第２バン
ドギャップを有する半導体材料同士によって形成される
接合の場合よりも小さくすることができる。このため、
透過型エミッタ構造を備える電力用半導体装置を提供す
ることができる。従って、本発明によれば、高速駆動が
可能な、且つ、同じ定常損失を有する従来の電力用半導
体装置よりもスイッチング損失が低減された電力用半導
体装置を実現することができる。
【０１００】更に、本発明によれば、第２半導体層内の
第４半導体層は第２導電型の層であるため、第２半導体
層中において互いに異なる導電型の接合が形成される。
しかも、第２半導体層（第４半導体層を含む）の第２バ
ンドギャップは第１半導体層の第１バンドギャップより
も小さいため、第１半導体層中の第１導電型のキャリア
は、第４半導体層中に注入されて蓄積される。このよう
に、本発明によれば、第１導電型のキャリアの密度が高
くなる領域を、従来の電力用半導体装置よりも第２電極
側に形成することができるので、ターンオフ時におい
て、第１導電型のキャリアを第２電極側へ速やかに移動
させることができる。従って、かかる作用・効果からも
電力用半導体装置の高速駆動化を図ることができ、同じ
定常損失量を有するＩＧＢＴと比較して、スイッチング
損失を低減することができる。
第４半導体層は第２導電型の層であるため、第２半導体
層中において互いに異なる導電型の接合が形成される。
しかも、第２半導体層（第４半導体層を含む）の第２バ
ンドギャップは第１半導体層の第１バンドギャップより
も小さいため、第１半導体層中の第１導電型のキャリア
は、第４半導体層中に注入されて蓄積される。このよう
に、本発明によれば、第１導電型のキャリアの密度が高
くなる領域を、従来の電力用半導体装置よりも第２電極
側に形成することができるので、ターンオフ時におい
て、第１導電型のキャリアを第２電極側へ速やかに移動
させることができる。従って、かかる作用・効果からも
電力用半導体装置の高速駆動化を図ることができ、同じ
定常損失量を有するＩＧＢＴと比較して、スイッチング
損失を低減することができる。
【０１０１】（４）請求項４に係る発明によれば、第１
バンドギャップは第２バンドギャップよりも大きく、且
つ、第１半導体層は有効状態密度が大きい半導体材料か
らなるので、第１半導体層と第２半導体層とにより形成
される接合において第２導電型に対する障壁の高さが高
くなる。このため、第２半導体層側から注入される第２
導電型のキャリアは、上記接合近傍に蓄積される。この
結果として、第１半導体層から第１導電型のキャリアを
より効率的に注入することが可能になるので、オン状態
の電力用半導体装置における電圧降下（オン電圧）を低
くすることができ、同じスイッチング損失量を有するＩ
ＧＢＴと比較して、素子全体としての定常損失を低減す
ることができる。
バンドギャップは第２バンドギャップよりも大きく、且
つ、第１半導体層は有効状態密度が大きい半導体材料か
らなるので、第１半導体層と第２半導体層とにより形成
される接合において第２導電型に対する障壁の高さが高
くなる。このため、第２半導体層側から注入される第２
導電型のキャリアは、上記接合近傍に蓄積される。この
結果として、第１半導体層から第１導電型のキャリアを
より効率的に注入することが可能になるので、オン状態
の電力用半導体装置における電圧降下（オン電圧）を低
くすることができ、同じスイッチング損失量を有するＩ
ＧＢＴと比較して、素子全体としての定常損失を低減す
ることができる。
【０１０２】特に、第１半導体層は有効状態密度が大き
い半導体材料からなるので、上記接合部における第１導
電型のキャリアに対する障壁の高さを低くすることがで
きる。従って、接合をオン状態にするために必要な印加
電圧が低減されるので、同じスイッチング損失量を有す
る従来の電力用半導体装置と比較して、装置全体として
の定常損失を低減することができる。
い半導体材料からなるので、上記接合部における第１導
電型のキャリアに対する障壁の高さを低くすることがで
きる。従って、接合をオン状態にするために必要な印加
電圧が低減されるので、同じスイッチング損失量を有す
る従来の電力用半導体装置と比較して、装置全体として
の定常損失を低減することができる。
【０１０３】（５）請求項５に係る発明によれば、第１
半導体層は低不純物濃度及び薄い膜厚を有し、且つ、第
１電極を成す電極材料の仕事関数は第１半導体層を成す
半導体材料の仕事関数よりも大きいので、第１半導体層
と第２半導体層との接合（界面）及び第１半導体層と第
１金属電極との接合（界面）の両方において、第１導電
型のキャリアに対する障壁の高さを低くすることができ
る。このため、コレクタ接合をオン状態にするために必
要な印加電圧を低減することができるので、同じスイッ
チング損失量を有する従来の電力用半導体装置と比較し
て、装置全体としての定常損失を低減することができ
る。
半導体層は低不純物濃度及び薄い膜厚を有し、且つ、第
１電極を成す電極材料の仕事関数は第１半導体層を成す
半導体材料の仕事関数よりも大きいので、第１半導体層
と第２半導体層との接合（界面）及び第１半導体層と第
１金属電極との接合（界面）の両方において、第１導電
型のキャリアに対する障壁の高さを低くすることができ
る。このため、コレクタ接合をオン状態にするために必
要な印加電圧を低減することができるので、同じスイッ
チング損失量を有する従来の電力用半導体装置と比較し
て、装置全体としての定常損失を低減することができ
る。
【図１】 実施の形態１に係る電力用半導体装置の要部
の縦断面図である。
の縦断面図である。
【図２】 実施の形態１に係る電力用半導体装置のコレ
クタ領域近傍の模式的なエネルギーバンド図である。
クタ領域近傍の模式的なエネルギーバンド図である。
【図３】 実施の形態２に係る電力用半導体装置の要部
の縦断面図である。
の縦断面図である。
【図４】 実施の形態２に係る電力用半導体装置のコレ
クタ領域近傍の模式的なエネルギーバンド図である。
クタ領域近傍の模式的なエネルギーバンド図である。
【図５】 実施の形態３に係る電力用半導体装置の要部
の縦断面図である。
の縦断面図である。
【図６】 実施の形態３に係る電力用半導体装置のコレ
クタ領域近傍の模式的なエネルギーバンド図である。
クタ領域近傍の模式的なエネルギーバンド図である。
【図７】 実施の形態４に係る電力用半導体装置の要部
の縦断面図である。
の縦断面図である。
【図８】 実施の形態４に係る電力用半導体装置のコレ
クタ領域近傍の模式的なエネルギーバンド図である。
クタ領域近傍の模式的なエネルギーバンド図である。
【図９】 第１の従来技術に係る電力用半導体装置の要
部の縦断面図である。
部の縦断面図である。
【図１０】 第２の従来技術に係る電力用半導体装置の
要部の縦断面図である。
要部の縦断面図である。
【図１１】 第２の従来技術に係る電力用半導体装置の
コレクタ領域近傍の模式的なエネルギーバンド図であ
る。
コレクタ領域近傍の模式的なエネルギーバンド図であ
る。
【図１２】 第３の従来技術に係る電力用半導体装置の
要部の縦断面図である。
要部の縦断面図である。
【図１３】 第４の従来技術に係る電力用半導体装置の
要部の縦断面図である。
要部の縦断面図である。
１ 半導体基板、１，１Ａ，２，７，８，９，２０，２
１，２０Ｎ，２０Ｐ，２２ 半導体、１Ａ Ｎベース領
域（第３半導体層）、１Ｓ１ 第１主面、１Ｓ２ 第２
主面、２ Ｎ型シリコン層（第２半導体層）、６Ｃ，６
Ｃｈ コレクタ電極（第１電極）、６Ｅ エミッタ電極
（第２電極）、７ Ｐベース領域（第３半導体層）、８
エミッタ領域（第３半導体層）、９ Ｐ型シリコン領
域（第３半導体層）、２０，２１，２０Ｐ，２２ コレ
クタ領域（第１半導体層）、２０Ｎ Ｎ型ＳｉＧｅ層
（第４半導体層）、５１，５２，５３，５４ ＩＧＢ
Ｔ、Ｅ２ バンドギャップ（第２バンドギャップ）、Ｅ
２０，Ｅ２０Ｐ，Ｅ２０Ｎ，Ｅ２１，Ｅ２２ バンドギ
ャップ（第１バンドギャップ）。
１，２０Ｎ，２０Ｐ，２２ 半導体、１Ａ Ｎベース領
域（第３半導体層）、１Ｓ１ 第１主面、１Ｓ２ 第２
主面、２ Ｎ型シリコン層（第２半導体層）、６Ｃ，６
Ｃｈ コレクタ電極（第１電極）、６Ｅ エミッタ電極
（第２電極）、７ Ｐベース領域（第３半導体層）、８
エミッタ領域（第３半導体層）、９ Ｐ型シリコン領
域（第３半導体層）、２０，２１，２０Ｐ，２２ コレ
クタ領域（第１半導体層）、２０Ｎ Ｎ型ＳｉＧｅ層
（第４半導体層）、５１，５２，５３，５４ ＩＧＢ
Ｔ、Ｅ２ バンドギャップ（第２バンドギャップ）、Ｅ
２０，Ｅ２０Ｐ，Ｅ２０Ｎ，Ｅ２１，Ｅ２２ バンドギ
ャップ（第１バンドギャップ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/91 Ｄ
Claims (5)
- 【請求項１】 半導体と、 前記半導体の第１主面側に設けられた第１電極と、 前記第１主面の反対側の第２主面側に設けられた第２電
極とを備え、 前記第１電極と前記第２電極との間に主電流経路を有す
る電力用半導体装置であって、 前記半導体は、 前記第１電極に接して、前記主電流経路の第１部分を成
すと共に、少なくとも前記第１電極に接した部分は第１
導電型の層を有する第１半導体層と、 前記第１半導体層に接して、前記主電流経路の第２部分
を成す第２導電型の第２半導体層と、 前記第２半導体層と前記第２電極とに挟まれた第３半導
体層とを備え、 前記第１半導体層を成す半導体材料の第１バンドギャッ
プと前記第２半導体層を成す半導体材料の第２バンドギ
ャップとは異なることを特徴とする、電力用半導体装
置。 - 【請求項２】 請求項１に記載の電力用半導体装置であ
って、 前記第１バンドギャップは、前記第２バンドギャップよ
りも小さいことを特徴とする、電力用半導体装置。 - 【請求項３】 請求項２に記載の電力用半導体装置であ
って、 前記第２半導体層の内で前記第１電極に接した部分以外
の部分を成す第４半導体層は、前記第２導電型の層であ
ることを特徴とする、電力用半導体装置。 - 【請求項４】 請求項１に記載の電力用半導体装置であ
って、 前記第１バンドギャップは前記第２バンドギャップより
も大きく、 前記第１半導体層は有効状態密度が大きい半導体材料か
らなることを特徴とする、電力用半導体装置。 - 【請求項５】 半導体と、 前記半導体の第１主面側に設けられた第１電極と、 前記第１主面の反対側の第２主面側に設けられた第２電
極とを備え、 前記第１電極と前記第２電極との間に主電流経路を有す
る電力用半導体装置であって、 前記半導体は、 前記第１電極に接して、前記主電流経路の第１部分を成
すと共に、少なくとも前記第１電極に接した部分は第１
導電型の層を有する第１半導体層と、 前記第１半導体層に接して、前記主電流経路の第２部分
を成す第２導電型の第２半導体層と、 前記第２半導体層と前記第２電極とに挟まれた第３半導
体層とを備え、 前記第１半導体層は、低不純物濃度及び薄い膜厚を有
し、 前記第１電極を成す電極材料の仕事関数は前記第１半導
体層を成す半導体材料の仕事関数よりも大きいことを特
徴とする、電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222964A JP2000058819A (ja) | 1998-08-06 | 1998-08-06 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222964A JP2000058819A (ja) | 1998-08-06 | 1998-08-06 | 電力用半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007290608A Division JP2008085359A (ja) | 2007-11-08 | 2007-11-08 | 電力用半導体装置 |
| JP2007290607A Division JP2008053752A (ja) | 2007-11-08 | 2007-11-08 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058819A true JP2000058819A (ja) | 2000-02-25 |
Family
ID=16790652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10222964A Pending JP2000058819A (ja) | 1998-08-06 | 1998-08-06 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058819A (ja) |
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-
1998
- 1998-08-06 JP JP10222964A patent/JP2000058819A/ja active Pending
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