JP2008085359A - 電力用半導体装置 - Google Patents
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Abstract
【課題】電力用半導体装置の電力損失の低減化を図る。
【解決手段】IGBT51は、低濃度N型シリコン基板1と、シリコン基板1の第1主面1S1から所定の深さの領域内に形成された約1018/cm3の不純物濃度のN型シリコン層2と、第1主面1S1上に形成されたSiGeより成る高濃度P型コレクタ領域20と、コレクタ領域20のN型シリコン層2とは反対側の表面上に形成されたコレクタ電極6Cとを備え、シリコン基板1の第2主面1S2からそれぞれ所定の深さの領域内に形成された低濃度P型ベース領域7,エミッタ領域8及び高濃度P型シリコン領域9と、第2主面1S2からPベース領域7を越えてNベース領域1Aの内部に至るトレンチ30と、トレンチ30の内部に充填されたゲート電極10と、ゲート電極10に接続された金属電極6Gとを備える。コレクタ接合はヘテロ接合(P+−SiGe/N-−Si)より成る。
【選択図】図1
【解決手段】IGBT51は、低濃度N型シリコン基板1と、シリコン基板1の第1主面1S1から所定の深さの領域内に形成された約1018/cm3の不純物濃度のN型シリコン層2と、第1主面1S1上に形成されたSiGeより成る高濃度P型コレクタ領域20と、コレクタ領域20のN型シリコン層2とは反対側の表面上に形成されたコレクタ電極6Cとを備え、シリコン基板1の第2主面1S2からそれぞれ所定の深さの領域内に形成された低濃度P型ベース領域7,エミッタ領域8及び高濃度P型シリコン領域9と、第2主面1S2からPベース領域7を越えてNベース領域1Aの内部に至るトレンチ30と、トレンチ30の内部に充填されたゲート電極10と、ゲート電極10に接続された金属電極6Gとを備える。コレクタ接合はヘテロ接合(P+−SiGe/N-−Si)より成る。
【選択図】図1
Description
本発明は電力用半導体装置(パワーデバイス)に関するものであり、特に、電力用半導体装置の低消費電力化の技術に関する。
一般に、パワーデバイスは大きな電源電圧及び定格電流を取り扱うので、動作時に大きな発熱を生じる。かかる発熱が大きい時には当該半導体素子(以下、単に「素子」とも呼ぶ)ないしはチップやそのパッケージにクラックが生じる場合があるため、パワーデバイスでの電力損失を抑制することによって発熱量自体を小さくしたり、パッケージあるいはシステム(モジュール)全体として素子の発熱量に対応しうる(又はそれ以上の)能力の冷却手段を設けている。
ここでは、まず、パワーデバイスないしはその半導体素子での電力損失について説明をする。
電力損失には、(1)素子がオン状態にある場合の素子抵抗及び素子内を流れる電流によって定義される損失と素子がオフ状態にある場合のリーク電流及び素子に印加されている電圧によって定義される損失との和である定常損失と、(2)素子がオン状態からオフ状態へ、又は、オフ状態からオン状態へと移り変わる際の遷移期間での電流・電圧積に対応するスイッチング損失とがある。
一般的に、定常損失とスイッチング損失とはトレードオフの関係にある。例えば素子内のキャリア濃度を大きくした場合には、素子のオン抵抗を小さくすることができるので定常損失を抑制できる一方、スイッチング時において多くのキャリアを充放電しなければならないのでスイッチング損失は大きくなる。
さて、例えば2レベルインバータ方式による動作において、定常損失による発熱量P0とスイッチング損失による発熱量P1とはそれぞれ、
P0=A01・Ion・Von+A00・Ioff・Vcc (数式1)
P1=(A11・Eon+A10・Eoff)・f (数式2)
と表される。ここで、Vccは電源電圧、Vonは素子がオン状態にある時の素子抵抗により素子に発生する電圧、Ionは素子がオン状態にある時に素子内を流れる電流、Ioffは素子がオフ状態にある時のリーク電流である。また、Eonは素子がオフ状態からオン状態へ移り変わる際の遷移期間でのターンオン損失に対応するスイッチング損失、Eoffは素子がオン状態からオフ状態へ移り変わる際の遷移期間でのターンオフ損失に対応するスイッチング損失である。また、A01,A00,A11,A10はそれぞれ出力波型によって決まる1周期の分担割合等に対応する係数、fはスイッチング周波数である。
P0=A01・Ion・Von+A00・Ioff・Vcc (数式1)
P1=(A11・Eon+A10・Eoff)・f (数式2)
と表される。ここで、Vccは電源電圧、Vonは素子がオン状態にある時の素子抵抗により素子に発生する電圧、Ionは素子がオン状態にある時に素子内を流れる電流、Ioffは素子がオフ状態にある時のリーク電流である。また、Eonは素子がオフ状態からオン状態へ移り変わる際の遷移期間でのターンオン損失に対応するスイッチング損失、Eoffは素子がオン状態からオフ状態へ移り変わる際の遷移期間でのターンオフ損失に対応するスイッチング損失である。また、A01,A00,A11,A10はそれぞれ出力波型によって決まる1周期の分担割合等に対応する係数、fはスイッチング周波数である。
上記の数式1及び2において、例えば、Vcc=3kV,Von=3.2V,Ion=2kA,Ioff=0A,Eon=Eoff=1J,A00=A01=Al0=A11=0.25とすると、総発熱量P(W)は、
P=P1+P2=1600+0.5×f (数式3)
として求められる。
P=P1+P2=1600+0.5×f (数式3)
として求められる。
特に、インバータの発生する雑音は周波数が高くなるほど人間の耳には聞き取りにくくなるため、より高周波動作ができる素子を用いることが望ましいが、上記の数式3より分かるように、周波数fが高くなるほど素子の発する総発熱量は大きくなってしまうという問題点がある。
かかる発熱量の増大に対応して、素子のパッケージやシステム(モジュール)全体としての冷却能力を高くする必要性が生じる。しかしながら、これらの冷却能力には、ヒートシンク側と素子との間に介在するパッケージ材やベース基板材等の熱抵抗に依存する限界があるため、結果的に、素子の定常損失及びスイッチング損失の観点から、そのパワーデバイスで使用できる最大周波数が限定されてしまうことになる。
他方、インバータの発生する雑音の軽減策としては、上述の周波数を高くするという方法以外に、波型歪を抑制する方法として3レベルインバータ方式が挙げられる。しかしながら、かかる方法は使用される素子数が2倍になることに起因して、デバイスの高コスト化、大型化という別途の問題を惹起させてしまうため、到底採用に値しない技術であると言わざるを得ない。
以上のように、互いにトレードオフの関係にある低消費電力化(省エネルギー化)と低雑音化(即ち、高周波駆動)とを実現しうるパワーデバイス、即ち、互いにトレードオフの関係にある定常損失及びスイッチング損失の両方が低減されたパワーデバイスの開発が望まれている。
以下に、定常損失又はスイッチング損失の低減を目的として開発されたパワーデバイスを第1乃至第4の従来技術として説明する。
図9は、第1の従来技術に係るダイオードの要部を模式的に示す縦断面図であり、かかる構造は特開平6−326317号公報に提案されるものである。
図9において、101は低濃度N型シリコン基板、103は透過型エミッタを採用した低濃度P型シリコン層よりなるアノード領域、104は高濃度P型アノード領域、105は高濃度N型シリコン層よりなるカソード領域である。また、106A,106Kはそれぞれアノード領域103及び104、カソード領域105に設けられた金属電極(それぞれ、「アノード電極106A」,「カソード電極106K」とも呼ぶ)である。
次に、図10は、第2の従来技術に係る、コレクタ領域203側に透過型エミッタ構造を有する絶縁ゲート型バイポーラトランジスタ(以下、「IGBT」と呼ぶ)の要部を模式的に示す縦断面図であり、かかる構造は上記の特開平6−326317号公報に提案されるものである。
図10において、201は低濃度N型シリコン基板、202はシリコン基板201の裏面付近に拡散によって形成された約1018/cm3の不純物濃度のN型シリコン層、203は透過型エミッタを採用した低濃度P型シリコン層よりなるコレクタ領域、204は高濃度P型コレクタ領域、207は低濃度P型シリコン層よりなるPベース領域であり、208は高濃度N型シリコンよりなるエミッタ領域、209はPベース領域へのコンタクトをとるための高濃度P領域、210は通常、高濃度N型多結晶シリコン膜よりなるゲート電極、211はゲート絶縁膜である。また、206E,206G,206Cはそれぞれエミッタ領域208、ゲート電極210、コレクタ領域203,204に設けられた金属電極(金属電極206E,206Cをそれぞれ「エミッタ電極206E」,「コレクタ電極206C」とも呼ぶ)である。
ここで、図10及び図10中のI1−I2線の部分におけるエネルギーバンド図である図11に示すように、透過型コレクタ構造では、N型シリコン層202を含めた基板201中の中性領域(基板201,202中のエミッタ領域208側から延びる空乏層のコレクタ領域203側の端部から、コレクタ領域203に至る領域)に存在する電子がコレクタ領域203を「透過」して、金属電極206Cに到達する。なお、図9のダイオードでは、基板101と低濃度P型シリコン層103とによって透過型エミッタ構造が構成されており、その作用は図10及び図11のIGBTと同様である。
このように、透過型エミッタ構造によれば、アノード側又はコレクタ側から注入される電子は、アノード領域103又はコレクタ領域203を透過してアノード電極106A又はコレクタ電極206Cに到達するので、アノード領域103又はコレクタ領域203と基板101,201,202中の中性領域との界面(接合)付近に電子が蓄積することがない。このため、かかる電子によって、ターンオフ時におけるホールの注入が抑制されるので、アノード電流又はコレクタ電流を速やかに遮断することができる。つまり、透過型エミッタ構造によれば、高速で且つ低損失なスイッチング動作を実現しうるという効果を奏する。
特に、かかる効果は、透過型エミッタ構造において、低濃度アノード領域103又は低濃度コレクタ領域203の不純物濃度が低いほど、又は、当該領域103,203の厚みが薄いほど顕著である。
次に、図12は、第3の従来技術の係るヘテロ接合を有するダイオードの要部の縦断面を模式的に示す図である。かかる構造は、IEEE Electron Device Letters,vol.17(12),P589(1996)に掲載される、F Chen,B.A.Orner,D.Guerin,A.Khan,P.R.Berger,S.Ismat Shah,and J.Kolodzeyによる、"Current Transport Characteristics of SiGeC/Si Heterojunction Diode"と題された論文中に提案されるものである。
図12において、301はN型シリコン基板、312はシリコン基板301の表面上に形成されたP型SiGeC領域、306A及び306Kはそれぞれシリコン基板301の同じ側の表面上に設けられてアノード電極及びカソード電極を成す金属電極である。
かかる構造のダイオードによれば、SiとSiGeC(Siよりもバンドギャップは小さい)とのへテロ接合を用いることによりダイオードの順方向電圧降下Vfを小さくすることができる。ここで、順方向電圧降下Vfとは、オン状態の素子(ダイオード)に発生する電圧であり、既述の数式1中のオン電圧Vonに相当する物理量である。従って、かかるダイオードによれば、オン状態における定常損失を低減することができる。
図13は、第4の従来技術に係るヘテロ接合を用いたNPN型ヘテロバイポーラトランジスタ(HBT)の要部の縦断面を模式的に示す図である。かかる構造は、IEEE Transaction on Electron Devices,ED-37,P2331(1990)に掲載される、T.Sugiiらによる"Si Hetero-Bipolar Transistor with a Fluorine-Doped SiC Emitter and Thin,Highly Doped Epitaxial Base"と題された論文中に提案されているものである。
図13において、401は高濃度N型シリコン基板、413はシリコン基板401の表面上にエビタキシャル成長法によって形成された低濃度N型シリコン層、417は第1の絶縁膜、418は高融点金属又はそのシリサイド膜、414はエピタキシャル成長法によって形成されたP型シリコン層よりなるベース領域(Pベース層)である。かかるベース領域414は、低濃度N型シリコン層413上及びその近傍では単結晶に近い結晶性を備え、それ以外の部分では多結晶の結晶性を備えている。
更に、図13において、415はN型シリコンカーバイト(SiC)よりなるエミッタ領域、416はN型多結晶シリコンである。419は例えばシリコン酸化膜よりなる第2の絶縁膜である。かかる第2絶縁層419は、その開口部を介して、SiCよりなるエミッタ領域415とベース領域414の内で上述の単結晶の領域のみとを接合させるために設けられている。また、406E,406B,406Cはそれぞれエミッタ領域415上、ベース領域414上、コレクタ領域401上に設けられた金属電極である。
一般的に、バイポーラトランジスタでは、ベース層(図13中のPベース層414に該当)を狭くすることにより動作の高速化を図ることができるが、Pベース層を狭くするとパンチスルーを起こしやすくなるため、Pベース層の濃度を高くする必要がある。ところが、Pベース層の濃度を高くする場合には、エミッタ領域からの電子の注入効率が低下するため、エミッタ接地電流増幅率hfeが低くなってしまう。
これに対して、図13のHBTでは、ベース領域からエミッタ領域ヘの少数キャリア(ホール)の注入を抑制できるので、電子のエミッタ領域への注入効率を高く保ちつつ、ベース領域を高濃度化することできるという利点がある。
なお、HBTの構造としては、エミッタ領域に上述のSiCのように広バンドギャッブ材料を用いた構造の他に、例えばTechnical Digest of 1990 Symposium on VLSI Technology,p49(1990)に記載される、G.L.Pattonらによる、"63-75GHz fT SiGe-Base Heterojunction Bipolar Technology"と題され発表された、ベース領域に狭バンドギャップ材料を用いた構造がある。
既述のように、第1及び第2の従来技術のそれぞれに係るパワーデバイスはアノード領域103側及びカソード203側に透過型エミッタ構造を備えており、これによってアノード領域103又はコレクタ領域203からのホールの注入を抑制して、スイッチング動作の高速化及びターンオフ時の低損失化を図るろうとするものである。しかしながら、第1及び第2の従来技術に係るパワーデバイスは、以下の問題点を有している。
まず、図9及び図10の各パワーデバイスにおける透過型エミッタ構造に起因する上記の効果を十分に発揮させるためには、低濃度アノード領域103又は低濃度コレクタ領域203の不純物濃度をできる限り低く設定する、又は、当該領域103,203の厚みをできる限り薄く形成する必要がある。ところが、このような製造条件を満たすデバイスにおいては、アノード電極106A又はコレクタ電極206Cを成す金属と低濃度アノード領域103又は低濃度コレクタ領域203との間に良好なオーミックコンタクトを形成することが困難であるという問題点がある。
更に、厚い基板ウェハ(例えば500μm〜600μm)が使用される現在の製造プロセスに起因して、以下のような問題点がある。
まず、例えば耐圧が2000V以下のクラスの素子(パワーデバイス)の場合、低濃度N型半導体層101,201及び202の厚みによって所定の耐圧レベルが規定されるので、オン状態における素子全体の電圧降下を抑制して電力損失(定常損失)を減少させるためには、上記N型半導体層101,201及び202以外の部分における電圧降下を低減する必要がある。このため、アノード領域及びカソード領域の不純物濃度を高く設定する必要がある。
しかしながら、厚い基板ウェハを用いて素子を製造する場合には、低濃度N型半導体層101,201及び202以外の部分にあたるアノード領域及びコレクタ領域の膜厚は厚く(深く)ならざるを得ない。従って、できる限り不純物濃度が低く且つ薄いことが要求される、既述の透過型エミッタ構造のアノード領域103又はコレクタ領域203を、かかるパワーデバイスに対して適用することはできないのである。即ち、かかる耐圧レベルのパワーデバイスでは、既述の透過型エミッタ構造によって、素子のスイッチング損失の低損失化を実現することはできないと考えられる。
仮に、厚い基板ウェハを母材として透過型エミッタ構造を成す極低濃度の深い(例えば100μmを越えるような厚さ)のコレクタ領域を形成した場合には、コレクタ領域内の抵抗による電圧降下が大きくなり、素子の電力損失(定常損失)の増加を招いてしまう。
また、ノンパンチスルー型の素子として、厚い基板ウェハを用いて、既述の低不純物濃度で且つ薄いアノード領域又はコレクタ領域を有する透過型エミッタ構造を形成した場合には、低濃度N型半導体層が必要以上に厚くなってしまう。このため、素子の性能(電力損失等)を著しく低下させてしまう。
これらの問題点に対しては、例えば100μm厚という薄い基板ウェハをを用いて素子の製造を行うという対策が考えられるが、かかる薄い基板ウェハでは、ウェハの反りや割れが生じやすいという製造技術上の問題点がある。更に、現行の一般的な仕様の量産装置に対して上記の薄い基板ウェハを使用して素子の製造を行う場合には、新たな投資が必要になるという問題点が生じてしまう。
他方、厚い基板ウェハを用いて所定の製造工程まで素子を製造し、その後に当該基板ウェハを研磨して薄くするという製造方法も考えられるが、かかる方法は基板ウェハの反りや割れを根本的に抑制することができる製造方法ではないし、研磨工程が増加する分だけコストが高くなるという別途の問題点が惹起されてしまう。
次に、図9に示すダイオードでは、アノード領域103と基板101とにより形成されるPN接合が順バイアスされることによって順方向電流が流れる。このとき、アノード領域103を成すP型Siと基板103を成すN型Siとの仕事関数の差に起因にして、およそ0.6Vの電圧降下が生じてしまう。即ち、この電圧降下は、オン状態におけるダイオード全体に発生する電圧(オン電圧)の一部であるので、PN接合部分では、かかる電圧降下に起因して定常損失が発生してしまうという問題点がある。この点は、オン状態における図10のIGBT内のコレクタ接合(P型Si203/N型Si202)においても同様である。
次に、オン状態におけるPN接合近傍のキャリアの分布を制御(均一化)する手段として、ライフタイム制御により接合部分でのホールの発生・注入を抑制するという一般的に行われる手段がある。
しかしながら、ライフタイム制御によってPN接合近傍の領域のホール密度が低下するので、かかる領域での電圧降下はライフタイム制御をしない場合に比べて大きくなってしまい、定常損失が増大してしまうという問題点がある。(上述のように、PN接合部分では仕事関数差に起因する電圧降下に対応した損失が生じる)。
本発明は、以上の問題点を解消して、電力用半導体装置の損失ないしは総熱量をより一層に低減しようとするものであり、この主目的を達成すべく、以下のより詳細な副目的を有する。
まず、本発明の第1の目的は、現行の製造プロセスにより形成可能な透過型エミッタ構造を備え、これによってスイッチング損失が低減された電力半導体装置を提供することにある。
更に、本発明は、オン状態の素子における電圧降下又はPN接合をオンするのに必要な電圧が低減され、これによって定常損失が低減された電力用半導体装置を提供することを第2の目的とする。
この発明の主題に係る電力半導体装置は、半導体と、前記半導体の第1主面側に設けられた第1電極と、前記第1主面の反対側の第2主面側に設けられた第2電極とを備え、前記第1電極と前記第2電極との間に主電流経路を有する電力用半導体装置であって、前記半導体は、前記第1電極に接して、前記主電流経路の第1部分を成すと共に、少なくとも前記第1電極に接した部分は第1導電型の層を有する第1半導体層と、前記第1半導体層に接して、前記主電流経路の第2部分を成す第2導電型の第2半導体層と、前記第2半導体層と前記第2電極とに挟まれた第3半導体層とを備え、前記第1半導体層は、低不純物濃度及び薄い膜厚を有し、前記第1電極を成す電極材料の仕事関数は前記第1半導体層を成す半導体材料の仕事関数よりも大きいことを特徴とする。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
本発明の主題によれば、第1半導体層は低不純物濃度及び薄い膜厚を有し、且つ、第1電極を成す電極材料の仕事関数は第1半導体層を成す半導体材料の仕事関数よりも大きいので、第1半導体層と第2半導体層との接合(界面)及び第1半導体層と第1金属電極との接合(界面)の両方において、第1導電型のキャリアに対する障壁の高さを低くすることができる。このため、コレクタ接合をオン状態にするために必要な印加電圧を低減することができるので、同じスイッチング損失量を有する従来の電力用半導体装置と比較して、装置全体としての定常損失を低減することができる。
以下の実施の形態1〜4での説明では、電力用半導体装置の一例としてトレンチゲート構造を有するIGBT(絶縁ゲート型バイポーラトランジスタ)を挙げて説明をする。
(実施の形態1)
図1は、実施の形態1に係るIGBT51の要部の縦断面を模式的に示す縦断面図である。以下に、図1を用いて、本IGBT51の構造を説明する。
図1は、実施の形態1に係るIGBT51の要部の縦断面を模式的に示す縦断面図である。以下に、図1を用いて、本IGBT51の構造を説明する。
本IGBT51は、シリコンウェハを母材とする、N型(第2導電型)の不純物、例えばヒ素(As)やリン(P)を含む低濃度N型シリコン基板1(以下、「(シリコン)基板1」とも呼ぶ)を備える。
そして、シリコン基板1の第1主面1S1の全面に亘って、第1主面1S1から所定の深さの領域内に、約1018/cm3の不純物濃度のN型シリコン層(第2半導体層)2が拡散によって形成されている。
更に、上記第1主面1S1上に全面的に、そのバンドギャップE20(後述の図2参照)がN型シリコン層2を成すシリコン(Si)のバンドギャップE2(図2参照)よりも小さい半導体材料(例えば、SiGeやGe等。ここではSiGeを用いる)を母材とし、P型(第1導電型)の不純物、例えばホウ素(B)を有する高濃度P型コレクタ領域(第1半導体層)20(以下、単に「コレクタ領域20」とも呼ぶ)が、所定の膜厚で以て形成されている。
特に、互いに接合されてへテロ接合を形成する2つの半導体層2,20との間の関係において、両半導体層に所定の不純物濃度を設定した場合に互いに同程度の仕事関数になるように、コレクタ領域20を成す半導体材料の仕事関数は選択又は設定される。換言すれば、ヘテロ接合面におけるエネルギーバンドの変化を緩やかにして、へテロ接合部分に特有のトンネル障壁ができないように、コレクタ領域20を成す半導体材料を選択し、また、不純物濃度等の諸条件を設定する。このため、後述の図2に示すエネルギーバンド図においてバンドオフセットは図示していない。かかる点については、後述の実施の形態2〜4に係るIGBT52〜54においても同様である。
そして、コレクタ領域20のN型シリコン層2とは反対側の表面上には、全面的に、金属電極(第1電極)6C(以下、「コレクタ電極6C」とも呼ぶ)が形成されている。
他方、シリコン基板1の上記第1主面1S1とは反対側の第2主面1S2の全面に亘って、第2主面1S2から所定の深さの領域内に、比較的に低濃度のP型の不純物を有するシリコン層7(以下、「Pベース領域7」とも呼ぶ)が形成されている。なお、以下の説明において、上記第2主面1S2を「Pベース領域7の第2主面1S2」とも表現し、また、当該Pベース領域7に対応して、シリコン基板1の内でPベース領域7とN型シリコン層2とに挟まれた領域を、特に「Nベース領域1A」とも呼ぶ。
更に、第2主面1S2内の所定の位置からシリコン基板1の内部に向けて、同基板1の複数の箇所が穿設されており、これによりPベース領域7を越えてシリコン基板1ないしはNベース領域1Aの内部に至るトレンチ30が形成されている。そして、各トレンチ30の底面30B及び当該底面30B上を取り囲むトレンチ30の壁面ないし側面30W上に、更には、シリコン基板1の第2主面1S2ないしは後述のエミッタ領域8の第2主面8S2上の内でトレンチ30の入口にあたる開口部近傍に、シリコン酸化膜(SiO2)から成るゲート酸化膜(以後、単に「酸化膜」とも呼ぶ)11が全面的に形成されている。
更に、各トレンチ30の入口近傍のPベース領域7の角部30Cの一部分、即ち、Pベース領域7の第2主面1S2からその内部に向けて、且つ、トレンチ30の壁面30Wに沿って、高濃度のN型不純物を有するN型シリコンよりなるエミッタ領域8が形成されている。なお、以下の説明において、第2主面1S2の内で、その深さ方向に当該エミッタ領域8が形成されている部分を「エミッタ領域の第2主面8S2」と呼ぶ。
そして、トレンチ30の内部には、上記壁面30Wに接するように、例えば高い不純物濃度のN型多結晶シリコンが充填されており、且つ、トレンチ30の上方及びエミッタ領域8の第2主面8S2上に形成された酸化膜11の一部を成すシリコン酸化膜の表面上に、上記のN型多結晶シリコンが連続的に形成されている。当該多結晶シリコンは、本IGBTのゲート電極10を成す。更に、ゲート電極10の上記第2主面1S2より外側に突出している部分の表面上に、金属電極6Gが形成されている。
更に、シリコン基板1ないしはPベース領域7の第2主面1S2から所定の深さの領域内に、エミッタ領域8に隣接するように、Pべース領域7と後述のエミッタ電極(第2電極)6Eとの間のコンタクトをとるための高濃度不純物領域であるP型シリコン領域9が、形成されている。なお、以下の説明において、シリコン基板1の第2主面1S2の内で、その深さ方向に当該P型シリコン領域9が形成されている部分を「P型シリコン領域9の第2主面9S2」と呼ぶ。
そして、P型シリコン領域9の第2主面9S2の全面、及び、エミッタ領域8の第2主面8S2の内で当該第2主面9S2に隣接する部分の近傍に亘って(但し、ゲート電極10とは接触しないように)金属電極(第2電極)6E(以下、「エミッタ電極6E」とも呼ぶ)が形成されている。なお、上記Nベース層1Aのコレクタ領域20側の表面から第2主面1S2に至る部分を「第3半導体層」と呼ぶ。
以上の構造を有するIGBT51は、エミッタ電極6Eとコレクタ電極6Cとの間に主電流経路を有する電力用半導体装置である。
本IGBT51によれば、以下の効果を得ることができる。なお、図2は、図1中のA1−A2線におけるエネルギーバンド図であり、同図2中の”e”は電子を表し、”h”はホールを表している。この点は、後述の図4,図6,図8のそれぞれのエネルギーバンド図においても同様である。
まず、図2に示すように、コレクタ領域20の材料として高濃度のP型SiGeを用いているので、コレクタ接合(P+−SiGe/N-−Si接合)での電子に対する障壁の高さを従来よりも低くすることができる。このため、その動作時において、シリコン基板1中の中性領域(Nベース層1A内及びN型シリコン層2内に形成される空乏層のコレクタ領域20側の端部からコレクタ領域20に至る領域)に存在する電子は、PN接合付近に蓄積することなく、コレクタ領域20を透過してコレクタ電極6Cに到達する。即ち、本IGBT51の構造によれば、透過型エミッタ構造を有するIGBTを実現することができる。このため、透過型エミッタ構造に起因する効果(コレクタショート効果)を得ることができる。
従って、本IGBT51によれば、素子の駆動の高速化を図ることができるので、同じ定常損失量を有するIGBTと比較して、スイッチング損失を低減することができる。つまり、IGBTとしての総電力損失ないしは総熱量を低減化することができる。
なお、既述のようにIGBTの総電力損失を与える定常損失とスイッチング損失とは互いにトレードオフの関係にあり、例えばNベース層1Aの不純物濃度の制御により両者の損失量の調整をすることが可能である。このため、本IGBT51において各層の不純物濃度や膜厚を適切に設定することにより、その使用される環境や目的に合わせて柔軟にIGBTの性能を設計することができる。例えば高速動作が必要とされない環境においては、本IGBT51において低減された上述のスイッチング損失を定常損失の低減化に活用することができる。この点は、後述の実施の形態2乃至実施の形態4に係るIGBT52,53,54においても同様である。
更に、コレクタ領域20(P+−SiGe)の濃度が高いため、その深さが例えば100μmを越えるような厚い(深い)コレクタ領域20を形成した場合であっても、コレクタ電極6Cとコレクタ領域20との間のオーミックコンタクトを容易に且つ確実に形成することができる。このため、当該接合部分における電圧降下を小さくすることができる。
他方、コレクタ領域20の不純物濃度が高いことに起因にして、上述のような厚い(深い)コレクタ領域20を形成した場合であっても、同領域20での電圧降下を抑制することができる。
更に、本IGBT51によれば、従来のノンパンチスルー型IGBTのように厚い基板ウェハを用いて素子を製造する場合に生じる性能(損失)を有効に回避することができるので、厚い基板ウェハを用いて、しかも、従来の製造装置及び製造方法をそのまま活用して、透過型エミッタ構造による効果(コレクタショート効果)を発揮しうる高性能なIGBTを容易に製造することができるという利点がある。
また、既述の第3の従来技術に係る論文(IEEE Electron Device Letters,vol.17(12),p589(1996))によれば、本IGBT51は、N型SiとSiよりもバンドギャップの小さい(ないしは仕事関数の差が小さい)P型半導体材料とにより形成されるヘテロ接合では、コレクタ側PN接合(コレクタ接合)をオンさせるために必要な印加バイアスを軽減できるという効果を奏する。
ここで、主電流経路中にヘテロ接合を有する電力用半導体装置としては、特開平5−347406号公報に提案される構造がある。かかる構造は、あたかも同種の半導体材料(Si)により形成されるPN接合中に組成比の異なる2層のP型SiGe層が挿入された構造を有しており、基本的には金属電極/N型Si/P型Si/P型SiGe/P型Si/金属電極から成る積層構造の主電流経路を有している。これに対して、本IGBT51では、P型SiGe/N型Siのヘテロ接合を形成するP型SiGeはコレクタ領域20の全体を構成するものであり、且つ、当該コレクタ領域20は直接にコレクタ電極6Cと結合している点で、上記公報に開示される構造とは相違する。
特に、本IGBT51では、PN接合を透過し、コレクタ領域20に到達した電子は、同領域20内では一切の障壁が無い状態のままコレクタ電極6Cまで到達することができるので、上記公報に提案される構造の電力用半導体装置に比較して、電子の透過率が高いと考えられ、これによって上述の効果を確実に得ることができる。
なお、以上の説明において、IGBT51の一部を構成するシリコン基板(半導体基板)1は、図1中のN型シリコン層2のコレクタ領域20側の表面(第1主面1S1)からエミッタ電極6E等が形成されている第2主面1S2に至る部分として説明をしたが、シリコン基板の形態はこれに限られるものではない。例えば、図1中のN型シリコン層2のコレクタ領域20側の表面(上記の第1主面1S1)からNベース領域1Aのエミッタ電極6E側の表面(第2主面1S2に該当する)に至る部分が形成されるシリコン基板を準備して、上記のNベース領域1Aのエミッタ電極6E側の表面上にPベース領域7をなす層を積層しても良い。あるいは、コレクタ領域20を成すP型SiGeの基板を準備して、その一方の表面上(第2主面に該当)に各層1,2,7等を成すシリコン膜を積層しても良い。
(実施の形態2)
次に、図3の縦断面図を用いて、実施の形態2に係るIGBT52の構造を説明する。なお、図3及び以下の説明において、実施の形態1に係るIGBT51と同様の構成要素については同一の参照符号を付し、その説明を省略する。この点は、後述の実施の形態3及び4においても同様とする。
次に、図3の縦断面図を用いて、実施の形態2に係るIGBT52の構造を説明する。なお、図3及び以下の説明において、実施の形態1に係るIGBT51と同様の構成要素については同一の参照符号を付し、その説明を省略する。この点は、後述の実施の形態3及び4においても同様とする。
本IGBT52は、シリコン基板1の第1主面1S1上に全面的に、基板1を成すSiのバンドギャップE2(後述の図4参照)よりもバンドギャッブが大きいP型半導体材料(ここでは、バンドギャップE21(>E2)のSiCを用いる)よりなるコレクタ領域21(以下、「SiC層21」とも呼ぶ)が形成されている。そして、SiC層21のN型シリコン層2とは反対側の表面上には、全面的に、金属電極ないしはコレクタ電極6Cが形成されている。
かかる構造のIGBT52によれば、図3中のB1−B2線におけるエネルギーバンド図である図4に示すように、PN接合(P型SiC/N型Si接合)において電子に対する障壁の高さが高くなり、これらの電子はPN接合近傍に蓄積される。このため、コレクタ領域21側からホールをより効率的に注入することが可能になるので、オン状態の素子における電圧降下(オン電圧)を低くすることができ、これによって定常損失を低減することができる。
特に、コレクタ領域21に、Siよりもバンドギャッブが大きく、且つ、有効状態密度が大きい半導体材料を用いる場合には、図4に示すように、PN接合においてホールに対する障壁の高さをも低くすることができる。かかる場合には、PN接合のコレクタ領域21をオン状態にするために必要なコレクタ電圧を低減することができるので、接合における電力損失(定常損失)を抑制することができる。
従って、本IGBT52によれば、同じスイッチング損失量を有するIGBTと比較して、素子全体としての定常損失を低減することができる。つまり、IGBTとしての総電力損失ないしは総熱量を低減化することができる。
ここで、主電流経路中にSiとSiCにより形成されるヘテロ接合を有する半導体装置としては、特開平2−3931号公報に提案される構造がある。かかる半導体装置はN型β−SiC(コレクタ)/P型Si(ベース)/N型Si(エミッタ)の3層から成るバイポーラトランジスタであり、コレクタを成すN型β−SiCはコレクタ電極と結合している。
しかしながら、シリコン基板(半導体基板)の第1主面1S1側にコレクタ電極(第1電極)6Cが形成され、第2主面1S2側にエミッタ電極(第2電極)6E(及びゲート電極6G)形成されている本IGBT52に対して、上記のバイポーラトランジスタでは、コレクタ電極,エミッタ電極及びベース電極の全てが半導体基板の一方の表面上に形成されている点において、その構造を異にしている。
更に、本IGBT52では、Siよりもバンドギャップが大きく、N型Siとのヘテロ接合において、電子に対する障壁の高さを大きくすると共に、ホールに対する障壁の高さを小さくしうる半導体材料という観点からSiC等の半導体材料が選択されているのに対して、上記公報に提案されるバイポーラトランジスタでは、飽和速度及び誘電率がSiよりも大きい半導体材料という観点からSiCが選定されている。このように、本IGBT52と上記バイポーラトランジスタとにおいてSiCが選択される着眼点は根本的に異なるので、上記公報に係る構造は本IGBT52の端緒とはなり得ないと言える。
特に、その構造の差に起因して、本IGBT52は、上記公報に開示されるバイポーラトランジスタよりも高電圧・大電流を扱うことができるという利点がある。
(実施の形態3)
次に、図5の縦断面図を用いて、実施の形態3に係るIGBT53の構造を説明する。
次に、図5の縦断面図を用いて、実施の形態3に係るIGBT53の構造を説明する。
本IGBT53は、シリコン基板1の第1主面1S1上に全面的に、基板1を成すSiのバンドギャップE2(後述の図6参照)よりもバンドギャッブが小さく、且つ、低濃度のN型半導体(例えば、SiGeやGe等。ここではバンドギャップE20N(<E2)のN型SiGeを用いる)よりなる低濃度N型領域20N(以下、「N型SiGe層20N」とも呼ぶ)が形成されており、更に、N型SiGe層20NのN型シリコン層2とは反対側の表面上に全面的に、基板1を成すSiよりもバンドギャッブが小さく、且つ、高濃度のP型半導体(例えば、SiGeやGe等。ここではバンドギャップE20P(=E20N<E2)のP型SiGeを用いる)よりなる高濃度P型コレクタ領域20P(以下、「P型SiGe層20P」とも呼ぶ)が形成されている。そして、P型SiGe層20PのN型SiGe層20Nとは反対側の表面上に全面的に、金属電極ないしはコレクタ電極6Cが形成されている。
かかる構造のIGBT53によれば、共にSiよりもバンドギャップが小さいP型SiGeとN型SiGeとによってコレクタ接合(PN接合)が形成されるので、図5中のC1−C2線におけるエネルギーバンド図である図6に示すように、当該PN接合における障壁の高さを電子及びホールの両方に対して低くすることができる。従って、コレクタ接合は低バイアスで以てオン状態にする(モデュレーションする)ことができるため、この結果として、P型Si/N型Si接合よりも当該接合での損失(定常損失)を抑制することができる。このとき、へテロ接合部(N型Si/N型SiGe接合)における電圧降下が存在するので、コレクタ領域全体が順バイアスされるために必要なコレクタ電圧自体はさほど小さくならない場合もある。
特に、本IGBT53ではコレクタ接合(P型SiGe/N型SiGe)における電子に対する障壁の高さが低いため、かかる部分は上述のIGBT51と同様の透過型エミッタ構造を構成している。従って、本IGBT54によれば、IGBT51と同様にスイッチング損失を低減することができる。
更に、P型SiGe層20Pからホールが注入されて、ホール密度が高くなるへテロ接合部(N型Si/N型SiGe)ないしはN型SiGe層20Nをエミッタ側寄りの位置に形成することができるので、ターンオフ時において、ヘテロ接合部ないしはN型SiGe層20Nに蓄積されるホールをエミッタ側へ速やかに移動させることができる。この結果として、IGBTの高速駆動化が可能となり、同じ定常損失量を有するIGBTと比較して、スイッチング損失を低減することができる。つまり、IGBTとしての総電力損失ないしは総熱量を低減化することができる。
(実施の形態4)
次に、図7の縦断面図を用いて、実施の形態4に係るIGBT54の構造を説明する。
次に、図7の縦断面図を用いて、実施の形態4に係るIGBT54の構造を説明する。
本IGBT54は、シリコン基板1の第1主面1S1上に全面的に、低不純物濃度のP型半導体材料(ここでは、P型Siを用いる)から成る低濃度P型コレクタ領域22(以下、「P型シリコン層22」とも呼ぶ)が形成されている。特に、本IGBT54では、低濃度P型コレクタ領域22を成す半導体材料のバンドギャッブE22(後述の図8参照)は任意のもので構わない。
そして、P型シリコン層22のN型シリコン層2とは反対側の表面上に、全面的に、例えば白金のように仕事関数がSiよりも格段に大きい(高い)金属より成る金属電極ないしはコレクタ電極6Chが形成されている。
本IGBT54ではコレクタ電極6Chを成す金属の仕事関数が大きいので、図7中のD1−D2線におけるエネルギーバンド図である図8に示すように、低濃度P型コレクタ領域22とN型シリコン層2とのコレクタ接合及びP型コレクタ領域22とコレクタ電極6Chとの接合(界面)において、P型コレクタ領域22側のエネルギーバンド端が曲げられる。特に、本IGBT54では、かかるエネルギーバンド端を大きく曲げるために、P型コレクタ領域22の膜厚は他の実施の形態よりも薄く設定される。このため、かかる界面でのホールに対する障壁の高さを小さくすることができるので、コレクタ接合をオン状態にするために必要なコレクタ電圧を低減することができる。従って、コレクタ接合部での損失(定常損失)を抑制できる。つまり、IGBTとしての総電力損失ないしは総熱量を低減化することができる。
以上のように、実施の形態1〜4に係る各IGBT51,52,53,54によれば、定常損失P0又はスイッチング損失P1のいずれかを確実に低減することができる。従って、第1乃至第4の従来技術に係るパワーデバイスと比較して、各IGBT51〜54が発生する総熱量(=定常損失+スイッチング損失)を大幅に低減することができる。勿論、上述の各IGBT51〜54における半導体材料の導電型を全て反対の導電型にした素子であっても、上述の効果を得ることができる。
特に、実施の形態1〜4で提案した第1主面1S1からコレクタ電極6C,6Chまでの構造は、例えばダイオードやサイリスタやバイポーラ素子等の他の電力用半導体装置にも適用することができ、かかる場合にも同様の効果を得ることができる。
(付記)
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
1 半導体基板、1,1A,2,7,8,9,20,21,20N,20P,22 半導体、1A Nベース領域(第3半導体層)、1S1 第1主面、1S2 第2主面、2 N型シリコン層(第2半導体層)、6C,6Ch コレクタ電極(第1電極)、6E エミッタ電極(第2電極)、7 Pベース領域(第3半導体層)、8 エミッタ領域(第3半導体層)、9 P型シリコン領域(第3半導体層)、20,21,20P,22 コレクタ領域(第1半導体層)、20N N型SiGe層(第4半導体層)、51,52,53,54 IGBT、E2 バンドギャップ(第2バンドギャップ)、E20,E20P,E20N,E21,E22 バンドギャップ(第1バンドギャップ)。
Claims (1)
- 半導体と、
前記半導体の第1主面側に設けられた第1電極と、
前記第1主面の反対側の第2主面側に設けられた第2電極とを備え、
前記第1電極と前記第2電極との間に主電流経路を有する電力用半導体装置であって、
前記半導体は、
前記第1電極に接して、前記主電流経路の第1部分を成すと共に、少なくとも前記第1電極に接した部分は第1導電型の層を有する第1半導体層と、
前記第1半導体層に接して、前記主電流経路の第2部分を成す第2導電型の第2半導体層と、
前記第2半導体層と前記第2電極とに挟まれた第3半導体層とを備え、
前記第1半導体層は、低不純物濃度及び薄い膜厚を有し、
前記第1電極を成す電極材料の仕事関数は前記第1半導体層を成す半導体材料の仕事関数よりも大きいことを特徴とする、
電力用半導体装置。
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-
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- 2007-11-08 JP JP2007290608A patent/JP2008085359A/ja active Pending
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