CN216250740U - 功率半导体器件 - Google Patents

Abstract

本实用新型公开了一种功率半导体器件，包括N型衬底，N型衬底上设有N型外延层下部分，N型外延层下部分上部形成P基区下部分，N型外延层下部分上面设有N型外延层上部分，N型外延层上部分上部设有两个P基区上部分，其中一个P基区上部分中设有N+源区和P+源区，N+源区两侧的P基区上部分形成沟道，另一个P基区上部分设有绝缘介质层，绝缘介质层上设有多晶硅，多晶硅上设有栅极金属，N+源区和P+源区上设有源极金属，N型衬底的背面设有漏极金属；其中非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属。本实用新型具有减小漏源电容，规避有源区与非有源区边界的位移电流，提高器件dV_DS/dt能力等优点。

Description

功率半导体器件

技术领域

本实用新型主要涉及半导体器件技术领域，具体涉及一种功率半导体器件。

背景技术

当功率MOSFET器件在高频电路中开关时，漏源电压会历经非常快速的变化(dV_DS/dt)，该冲击导致的器件失效主要有2种原因：一是dV_DS/dt施加在栅漏电容上引起器件误开启，二是dV_DS/dt与漏源电容C_DS产生位移电流，与基区电阻R_pbase产生的电压导致寄生双极型晶体管开启。碳化硅MOSFET比硅MOSFET的dV_DS/dt更高。

依据专利US20190081624A1，有源区与非有源区或栅极焊盘交界处，位移电流从漏极流向非有源区中栅极焊盘的源极金属时，在栅极焊盘下方的P阱中流动，如果位移电流足够大，则该P阱中产生的电压可能足够接近栅极薄绝缘介质的击穿电压，从而可能损坏栅极薄绝缘介质，可能导致设备故障。

实用新型内容

本实用新型要解决的技术问题就在于：针对现有技术存在的问题，本实用新型提供一种减小漏源电容C_DS，规避有源区与非有源区边界的位移电流，提高器件dV_DS/dt能力的功率半导体器件。

为解决上述技术问题，本实用新型提出的技术方案为：

一种功率半导体器件，包括N型衬底，所述N型衬底上设有N型外延层下部分，所述N型外延层下部分上部形成P基区下部分，所述N型外延层下部分上面设有N型外延层上部分，所述N型外延层上部分上部设有两个P基区上部分，其中一个所述P基区上部分中设有N+源区和P+源区，所述N+源区两侧的P基区上部分形成沟道，另一个所述P基区上部分设有绝缘介质层，所述绝缘介质层上设有多晶硅，所述多晶硅上设有栅极金属，所述N+源区和P+源区上设有源极金属，所述N型衬底的背面设有漏极金属；将另一个所述P基区上部分与N型外延层上部分之间的边界线两端延伸至器件的表面和背面，以作为分界线，包含述N+源区、P+源区、沟道和漏极金属的区域作为有源区，另一侧的区域则作为非有源区或栅极焊盘，其中非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属。

作为上述技术方案的进一步改进：

所述P基区上部分和P+源区的结深相同，均为0.3～0.7um。

所述P基区下部分的结深为0.3～0.6um。

所述N型衬底的电阻率为0.01～0.03Ω.cm，厚度为200～400μm。

所述N+源区的结深为0.2～0.5um。

与现有技术相比，本实用新型的优点在于：

本实用新型的功率半导体器件，非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属，即在靠近有源区的非有源区或栅极焊盘边缘处不存在漏源电压的变化，从根本上规避了非有源区或栅极焊盘下方的P基区存在漏源电压的变化引起的位移电流；P基区分为上下两个区域，P基区下部分的掺杂分布及结深在保证阻断电压(不穿通)的前提下减小掺杂浓度以减小Cds，P+源区的结深与P基区上部分的结深相同，最大化了P+源区的体积，减小了漏源电压V_DS及漏源电容C_DS产生位移电流的流通路径及该路径的电阻，由此减小了位移电流的产热量并使产生的热量以最快的速度散发出去。因此，在相同的位移电流下，提高了dV_DS/dt能力。

附图说明

图1本实用新型的功率MOSFET器件在实施例的结构剖面示意图。

图2本实用新型的功率MOSFET器件在制造方法第1步后的剖面示意图。

图3本实用新型的功率MOSFET器件在制造方法第2步后的剖面示意图。

图4本实用新型的功率MOSFET器件在制造方法第3步后的剖面示意图。

图5本实用新型的功率MOSFET器件在制造方法第4步后的剖面示意图。

图例说明：1、N型衬底；2、N型外延层下部分；3、P基区下部分；4、N型外延层上部分；5、P基区上部分；6、N+源区；7、P+源区；8、绝缘介质层；9、栅极绝缘介质；10、多晶硅；11、源极金属；12、漏极金属；13、栅极金属；14、沟道；100、有源区；101、非有源区或栅极焊盘。

具体实施方式

以下结合说明书附图和具体实施例对本实用新型作进一步描述。

如图1所示，本实用新型实施例的功率半导体器件，包括N型衬底1，N型衬底1上设有N型外延层下部分2，N型外延层下部分2上部形成P基区下部分3，N型外延层下部分2上面设有N型外延层上部分4，N型外延层上部分4上部设有P基区上部分5(如图1所示，分成左右两个区域)，其中P基区上部分5的右侧部分中设有N+源区6和P+源区7，N+源区6两侧的P基区上部分5形成沟道14，另一个P基区上部分5的左侧部分设有绝缘介质层8，绝缘介质层8上设有多晶硅10，多晶硅10上设有栅极金属13，N+源区6和P+源区7上设有源极金属11，N型衬底1的背面设有漏极金属12，最终形成功率半导体器件；将P基区上部分5左侧部分与N型外延层上部分4之间的边界线两端延伸至器件的表面和背面，以作为分界线，包含N+源区6、P+源区7、沟道14和漏极金属12的区域作为有源区100，另一侧的区域则作为非有源区或栅极焊盘101，其中非有源区或栅极焊盘101靠近有源区100的边缘处不存在源极金属11。另外P基区上部分5和P+源区7的结深相同，均为0.3～0.7um。

本实用新型的功率半导体器件，靠近有源区100的非有源区或栅极焊盘101边缘处不存在源极金属11，即在靠近有源区100的非有源区或栅极焊盘101边缘处不存在漏源电压的变化，从根本上规避了非有源区或栅极焊盘101下方的P基区上部分3和P基区下部分5存在漏源电压的变化引起的位移电流；P基区分为上下两个区域，P基区下部分3的掺杂分布及结深在保证阻断电压(不穿通)的前提下减小掺杂浓度以减小Cds，P+源区7的结深与P基区上部分5的结深相同，最大化了P+源区7的体积，减小了漏源电压V_DS及漏源电容C_DS产生位移电流的流通路径及该路径的电阻，由此减小了位移电流的产热量并使产生的热量以最快的速度散发出去，因此，在相同的位移电流下，提高了dV_DS/dt能力。

在一具体实施例中，P基区上部分5和P+源区7的结深相同，均为0.3～0.7um。N型衬底1的电阻率为0.01～0.03Ω.cm，厚度为200～400μm。P基区下部分3的结深为0.3～0.6um。N+源区6的结深为0.2～0.5um。

本实用新型实施例的功率半导体器件的制造方法，具体包括步骤：

第1步：在碳化硅N型衬底1上形成N型外延层下部分2；

第2步：在N外延层下部分2上部形成P基区下部分3；

第3步：在N型外延层下部分2上面形成N型外延层上部分4；

第4步：在N外延层上部分4中形成P基区上部分5；

第5步：在P基区上部分5中形成N+源区6和P+源区7；

第6步：在P基区上部分5上表面淀积一层绝缘介质层8；

第7步：在N外延层上部分4、P基区上部分5和N+源区6相邻的表面生成一层栅极介质层9；

第8步：在绝缘介质层8和栅极介质层9上表面淀积一层多晶硅10；

第9步：在第7步形成的器件表面淀积一层绝缘介质材料，并刻蚀去除多余缘介质材料；

第10步：在器件表面形成欧姆接触；

第11步：分别形成源极金属11和栅极金属13；

第12步：在器件背面形成漏极金属12，最终制得功率半导体器件。

本实用新型在不降低开关速度的前提下，通过减小漏源电容Cds和规避非有源区或栅极焊盘下方的P基区存在漏源电压V_DS的变化引起的位移电流，提高碳化硅MOSFET的dV_DS/dt能力。

下面结合一个完整的具体实施例对上述实用新型做进一步说明，其制造方法具体包括步骤：

第1步：采用外延工艺，在碳化硅N型衬底1上形成N型外延层下部分2，其中N型衬底1的电阻率为0.01～0.03Ω.cm，厚度为200～400μm，N型外延层下部分2的掺杂浓度为5e14～3e16cm^-3，如图2所示；

第2步：采用光刻和离子注入工艺，在N外延层下部分2上部形成P基区下部分3，其P基区下部分3结深为0.3～0.6um，峰值掺杂浓度为2e17～2e18cm^-3，如图3所示；

第3步：采用外延工艺，在N型外延层下部分2上面形成N型外延层上部分4，其中N型外延层上部分4的掺杂浓度为5e14～3e16cm^-3，如图4所示；

第4步：采用光刻和离子注入工艺，在N外延层上部分4中形成P基区上部分5，其P基区上部分5结深为0.3～0.7um，峰值掺杂浓度为1e17～5e18cm^-3，如图5所示；

第5步：采用光刻和离子注入工艺，在P基区上部分5中形成N+源区6，其结深为0.2～0.5um，峰值掺杂浓度为5e18～5e20cm^-3，在P基区上部分5中形成P+源区7，其结深为0.3～0.7um，峰值掺杂浓度为2e18～1e20cm^-3，并通过高温退火激活上述注入区的杂质；

第6步：采用淀积、光刻和刻蚀工艺，在器件P基区上部分5表面淀积一层绝缘介质层8，并刻蚀去除多余缘介质层8；

第7步：采用热氧化工艺，在器件表面生成一层栅极介质层9；

第8步：采用淀积、光刻和刻蚀工艺，在器件表面淀积一层多晶硅10，并刻蚀去除多余多晶硅材料；

第9步：采用淀积、光刻和刻蚀工艺，在器件表面淀积一层绝缘介质材料，并刻蚀去除多余绝缘介质材料；

第10步：采用淀积、合金、光刻和刻蚀工艺，在器件表面形成欧姆接触；

第11步：采用淀积、光刻和刻蚀工艺，分别形成源极金属11和栅极金属13；

第12步：采用激光退火、金属加厚、淀积工艺，形成器件背面的漏极金属12，正面再设置一层保护胶，最终制得碳化硅MOSFET器件，如图1所示。

其中各图中的尺寸(包括横向尺寸、版图尺寸、介质厚度、金属厚度、结深等)不代表实际尺寸，仅为示意，上述功率器件包括但不限于平面MOSFET、平面IGBT、沟槽MOSFET、沟槽IGBT；半导体材料包含但不限于SiC，例如Si等。

以上仅是本实用新型的优选实施方式，本实用新型的保护范围并不仅局限于上述实施例，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理前提下的若干改进和润饰，应视为本实用新型的保护范围。

Claims (5)

1.一种功率半导体器件，其特征在于，包括N型衬底(1)，所述N型衬底(1)上设有N型外延层下部分(2)，所述N型外延层下部分(2)上部形成P基区下部分(3)，所述N型外延层下部分(2)上面设有N型外延层上部分(4)，所述N型外延层上部分(4)上部设有两个P基区上部分(5)，其中一个所述P基区上部分(5)中设有N+源区(6)和P+源区(7)，所述N+源区(6)两侧的P基区上部分(5)形成沟道(14)，另一个所述P基区上部分(5)设有绝缘介质层(8)，所述绝缘介质层(8)上设有多晶硅(10)，所述多晶硅(10)上设有栅极金属(13)，所述N+源区(6)和P+源区(7)上设有源极金属(11)，所述N型衬底(1)的背面设有漏极金属(12)；将另一个所述P基区上部分(5)与N型外延层上部分(4)之间的边界线两端延伸至器件的表面和背面，以作为分界线，包含述N+源区(6)、P+源区(7)、沟道(14)和漏极金属(12)的区域作为有源区(100)，另一侧的区域则作为非有源区或栅极焊盘(101)，其中非有源区或栅极焊盘(101)靠近有源区(100)的边缘处不存在源极金属(11)。

2.根据权利要求1所述的功率半导体器件，其特征在于，所述P基区上部分(5)和P+源区(7)的结深相同，均为0.3～0.7um。

3.根据权利要求1所述的功率半导体器件，其特征在于，所述P基区下部分(3)的结深为0.3～0.6um。

4.根据权利要求1所述的功率半导体器件，其特征在于，所述N型衬底(1)的电阻率为0.01～0.03Ω.cm，厚度为200～400μm。

5.根据权利要求1或2所述的功率半导体器件，其特征在于，所述N+源区(6)的结深为0.2～0.5um。

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