TW201301508A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種具有應變矽鍺通道的半導體裝置及其製造方法。在一實施例中，半導體裝置包括一基板，包括至少兩個隔離元件、一鰭基板，設置於至少兩個隔離元件之間的上方、及一磊晶層，設置於鰭基板暴露的部分上方。根據於本發明的一形式，可設置磊晶層於鰭基板的頂表面或側壁上方。根據另一形式，可大抵完全設置鰭基板於至少兩個隔離元件上方。

Description

半導體裝置及其製造方法
本發明提供一種半導體裝置及其製造方法。
金氧半場效電晶體(MOSFET)的變異結構已被探討以達成製造性及性能的改良。其中一種變異結構以「鰭式場效電晶體」(finFET)為人所知，其包括例如矽材料的一長條或「鰭」，並包括一圍繞鰭於三個暴露側邊上的閘極。裝置的通道區域位於鳍之中，且可導入應變於上述的長條或鳍之中。
位於一互補式金氧半導體裝置的通道區域中的矽鍺(SiGe)鰭被使用來提高場效電晶體(FET)的性能。然而，隨著鰭長度增加，傳到鰭上的軸應力分量(axial stress components)可變鬆弛並造成鰭式場效電晶體無法達到最佳性能。
本揭露可被運用於許多不同實施例。根據一實施例，其中提供一半導體裝置。該裝置包括：一基板，包括至少兩個隔離元件；一鰭基板，設置於該至少兩個隔離元件之間及上方；及一磊晶層，設置於該鰭基板暴露的部分上方。根據於一形式，可設置該磊晶層於該鰭基板的一頂表面及側壁上方。根據另一形式，可設置該鰭基板於一大抵全部位於該至少兩個隔離元件上方的垂直高度。
在另一實施例中，一種半導體裝置包括：一基板，包括至少兩個隔離元件；一基板緩衝區，設置於該至少兩個隔離元件之間；及一鰭基板，設置於該基板緩衝區上方、該至少兩個隔離元件之間、且具有一大抵完全位於該至少兩個隔離元件上方的垂直高度位置。該裝置更包括一源/汲極磊晶層，設置於該鰭基板的一頂表面及側壁上方。
本揭露也提供一種半導體裝置的製造方法。在一實施例中，該方法包括提供一基板，其包括至少兩個隔離元件；形成一鰭基板於該至少兩個隔離元件之間及一位於該至少兩個隔離元件上方的垂直高度位置；及形成一磊晶層於該鰭基板暴露的部分上方。根據於一形式，可沉積該磊晶層於該鰭基板的一頂表面及側壁上方。根據於另一形式，可大抵全部沉積該鰭基板於該至少兩個隔離元件上方。
可理解的是，以下提供許多不同實施例或範例，以實施本揭露的不同特徵。為簡化本揭露，將在以下敘述元件及設置的特定範例，然而這些僅為範例且並不意圖限定本揭露。再者，在以下敘述將提到的沉積中，第一特徵於一第二特徵上或上方的形成可包括其中可有額外特徵形成於第一、第二特徵之間，使第一、第二特徵可不直接接觸。為簡明起見，各種特徵可任意畫成不同尺寸。應注意的是，為簡明起見，在此相同或相似的特徵可具有相似的標號。另外，一些圖式可能被簡化以更清楚表達。因此，圖式可能無法描繪出一指定的設備(例如裝置)或方法的所有元件。
本揭露的各種形式將在此揭露，根據於為本揭露理想化設置示意圖的圖式。如此一來，從這些示意圖變異的形態，例如製造技術及/或容許誤差為可預期的。因此，本發明揭露全篇的各種形式不應被理解成只限定於在此以圖解及敘述的元件所具有的特定形狀(例如區域、層、部分、基板等)，然而應包括因例如製程所造成的形狀的偏差。舉例來說，一圖解或敘述成為一長方形的元件可具有圓或有曲線的特徵及/或一在其邊角的梯度濃度而非從一元件到另一元件的不連續改變。因此，在此圖式所示的元件本質上僅為示意用，且其形狀並不意圖描繪一元件的正確形狀，且不意圖限定本揭露的範疇。
能理解的是，當一元件，例如一區域、層、部分、基板、或其類似物，被稱為在另一元件「上」，其可直接位於另一元件上或者可存在介於其中的其他元件。相反地，當一元件被稱為「直接在另一元件上」，並不會有介於其中的其他元件存在。也能理解的是，當一元件被稱為「形成」在另一元件上，該形成可為生長、沉積、蝕刻、連結(attached)、連接(connected)、耦接(coupled)、或以其它方式在其他元件或一中介元件上製備或製造。
再者，在此可使用相對的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是相對用語的用意在於包括一個設備除了圖所示的方位之外，額外的不同的方位。舉例來說，如果將圖示的設備翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。因此”較低”可以包括「較低」及「較高」的方向，視設備特定的方位而定。類似地，如果將圖示的設備翻轉使其上下顛倒，則被敘述為「在下面」(below)或「在下」(beneath)的元件將會成為在其他元件的「較高」側。因此「在下面」或「在下」可包括在上方及在下方的兩種方向。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思。
如在這裡使用的單數型的「一」及「該」是意指也包括複數型，除非上下文明顯指示並非如此。能理解的是，當本說明書使用「包括」時，這明確指出所述元件(features)、整體(integer)、步驟、操作、元件(elements)、及/或組件(component)的存在，但並不排除一個以上其他元件、整體、步驟、操作、元件、組件、及/或上述任意組合的存在或加入。「及/或」包括任何及所有的一個以上相關列出的物件的組合。
能理解的是，雖然可在此使用「第一」及「第二」地用語來敘述多種區域、層、及/或部分，這些區域、層、及/或部分不應被這些用語限定。因此，接下來所討論的一第一區域、層、及/或部分可被稱為第二區域、層、及/或部分，且相似地，一第二區域、層、及/或部分可在不偏離本揭露教示的情況下被稱為第一區域、層、及/或部分。
能理解的是一裝置的數個製程步驟及/或元件可能僅被簡略敘述，因這些步驟及/或元件為一般技藝者所熟知。另外，可加入額外的製程步驟及/或元件，而可在實施申請專利範圍的情況下移除及/或改變下列特定的步驟及/或元件。因此，應理解以下敘述僅用來表示範例，且不意圖暗示一個以上的步驟及/或元件為必要的。
參見第1A圖，其顯示一半導體裝置製造方法100A的流程圖，根據於本揭露之實施例。方法100A包括步驟101的提供一包括至少兩個隔離元件的基板、步驟103的沉積一鰭基板於該至少兩個隔離元件之間及上方、及步驟105的沉積一磊晶層於該鰭基板暴露的部分上方。
參見第1B圖，其顯示一半導體裝置製造方法100B的流程圖，根據於本揭露之另一實施例。方法100B始於提供一包括至少兩個隔離元件的基板的步驟102。上述隔離元件可包括填入一氧化物或介電質的淺溝槽隔離(shallow trench isolation,STI)功能，但可使用其他隔離元件且仍在本揭露的範疇之內。
基板可包括各種半導體裝置及/或其他適合的主動及/或被動裝置。範例的半導體裝置包括包括一金氧半場效電晶體(metal-insulator-semiconductor field effect transistor,MOSFET)的積體電路，其中MOSFET包括互補式金氧半場效電晶體(complementary MOSFET,CMOS)功能、CIS、及/或其他合適主動及/或被動裝置。在一實施例中，基板可包括一以根據CMOS的製程設計及形成的積體電路(或其部分)。一基板，具有一以其他半導體製程科技形成的裝置(例如積體電路)也同樣落在所敘述方法的範疇內。
在步驟104中，方法100B更包括摻雜一位於至少兩個隔離元件之間的基板緩衝區。
在步驟106中，方法100B更包括沉積一鰭基板(例如一應變矽鍺通道層(strained silicon germanium channel layer))於基板緩衝區上方、該至少兩個隔離元件之間、及至少兩個隔離元件上方的一垂直高度。
在步驟108中，方法100B更包括異向蝕刻至少兩個隔離元件。
在步驟110中，方法100B更包括沉積一源/汲極磊晶層於鰭基板暴露的部分上方(例如應變矽鍺通道層)。在一範例中，沉積源/汲極磊晶層以覆蓋暴露的表面(例如應變矽鍺通道層的暴露的表面)。在另一範例中，沉積磊晶層使其垂直高度超過至少兩個隔離元件的蝕刻區(例如隔離元件的蝕刻氧化物)。在又一範例中，沉積磊晶層於一鰭基板的一頂表面及側壁上方。
上述方法100A及100B中的各種結構可藉由各種沉積、圖案化、及/或蝕刻技術形成。應注意的是可在各種形式的範疇內重組或調整方法100A及100B。更進一步應注意的是可在第1A、1B所示的方法100A、100B的之前、之中、之後提供額外的製程，而一些其他的製程在此可能僅被簡略地敘述。因此，可在此敘述的各種形式的範疇之內有其他實施方式。
在一範例中，方法100A及100B可更包括直接於鰭基板(或應變矽鍺通道層)上或磊晶層上形成一閘極，及/或形成間隔層於鄰近閘極電極的側邊的位置。換句話說，在一實施例中，可沉積磊晶層使其覆蓋鰭基板未被閘極電極及/或間隔層掩蓋的表面，或者，在另一實施例中，閘極電極及/或間隔層可形成於磊晶層上方。
在另一範例中，基板、鰭基板、及磊晶層可皆包括矽、鍺、或矽與鍺之組合。在其他實施例中，基板、鰭基板、及磊晶層可皆包括其他材料，例如III-V族化合物或其任意組合(例如InGaAs、InAs、GaSb、或InGaSb為通道材料及AlAsSb為緩衝)。可依要製造的裝置類型而選擇基板、鰭基板、及磊晶層當中每一個的材料，使造成的應力對於電洞或電子來說是有利的。
在另一範例中，可沉積鰭基板為一應變矽鍺通道層，其中應變矽鍺通道層包括約25-50%的鍺，且具有一約100-200奈米的長度、一約10-20奈米的寬度、及一約10-40奈米的厚度。在其他範例中，鰭基板可具有一約為100奈米的長度下限且大抵不具有長度上限。
在另一範例中，可沉積鰭基板為一應變矽鍺通道層，其中應變矽鍺通道層包括約50%的鍺，且具有一約100奈米以上的長度、一約10奈米的寬度、及一在至少兩個隔離元件上方約10奈米的高度。
在另一範例中，可沉積鰭基板或磊晶層使其具有一單軸壓縮應變(compressive uni-axial strain)，形成一P型金氧半導體裝置、或其中沉積鰭基板使其具有一單軸抗拉應變(tensile uni-axial strain)，形成一N型金氧半導體裝置。
在另一範例中，可沉積磊晶層為一包括矽的鈍化層。
參照第2A-2D圖，其說明一實施例之半導體裝置在不同製程階段的剖面示意圖。第2A圖說明一具有基板202的半導體裝置200，其中基板202包括複數個(及至少兩個)隔離元件204。
在一實施例中，基板202可包括一半導體基板，且可包括矽，或者，可包括SiGe、GaAs、或其他合適半導體材料。基板可更包括摻雜主動區及其他功能例如一埋藏層及/或一磊晶層。再者，基板可為一絕緣層上覆半導體，例如絕緣層上覆矽(silicon on insulator,SOI)。在其他實施例中，半導體基板可包括一摻雜磊晶層、一梯度半導體層、及/或可更包括一半導體層覆於另一不同類型的半導體層上，例如一矽鍺層上覆一矽層。在其他範例中，一化合物半導體基板可包括一多層矽結構或一矽基板可包括一多層化合物半導體結構。可設置主動區成一NMOS裝置(例如N型FET)或一PMOS裝置(例如P型FET)。半導體基板可包括在先前製程步驟中、或可在後續的製程步驟中形成的覆蓋於半導體基板上的層、裝置、接面、及其他功能(未顯示)。
在一實施例中，基板202包括矽、鍺、或矽、鍺之組合，取決於要製造的是PMOS裝置或是NMOS裝置。在一範例中，基板202包括矽而基板緩衝區203是以P型摻質摻雜以製造一PMOS裝置。在另一範例中，基板202包括鍺而基板緩衝區203是以N型摻質摻雜以製造一NMOS裝置。
隔離元件204可包括填入一氧化物或介電質的淺溝槽隔離元件，但可使用其他隔離元件且仍在本揭露的範疇之內。可使用各種製程，例如熱氧化(thermal oxidation)及/或電漿輔助化學氣沉積(plasma enhanced chemical vapor deposition,PECVD)，來形成隔離元件204的氧化物或介電質。
在一實施例中，半導體基板202可包括P型單晶矽，特色在於<100>的晶向(crystallographic orientation)。其他晶向也落在本揭露範疇之內。一氮化矽層，例如具有1000-2000埃的厚度，可形成於半導體基板202的頂表面上，其形成例如經由低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、PECVD程序。可使用傳統微影及反應式離子蝕刻(reactive ion etching,RIE)程序定義淺溝槽形狀，其穿過氮化矽層至一在半導體基板202中約3000-6000埃的深度。可使用氯(Cl2)為氮化矽層及半導體基板的蝕刻劑來實施RIE程序。在移除定義淺溝槽形狀的光阻形狀後，例如經由氧電漿灰化(plasma oxygen ashing)程序，一可藉由LPCVD或PECVD程序沉積厚度約為4000-10000埃的氧化矽層，使用四乙氧基矽烷(tetraethylorthosilicate,TEOS)為來源，以完全填入淺溝槽形狀。可接著實施一化學機械研磨(chemical mechanical polishing,CMP)程序以從氮化矽層的頂表面移除部份的氧化矽層，造成氧化矽的填入、STI區、或隔離元件204。
第2B圖說明基板緩衝或鰭基板緩衝區203在隔離元件204之間的形成，例如藉由一離子植入或摻雜製程205。基板緩衝區的形成可藉由使用一光阻形狀(未顯示於圖中)以擋住半導體基板的一部分，其中離子植入製程使用P型或N型摻質取決於意欲製造的是PMOS及/或NMOS區。可以一約20-400千電子伏特(keV)的能量及一約1e12-1e14的劑量提供例如硼離子的P型摻質。在其他例子中，或在其他製造領域中，可以一約20-500千電子伏特(keV)的能量及一約1e12-1e14的劑量提供N型植入，例如砷或磷離子。如果先前還未實施過，也可實施臨界值調整(threshold adjust)及抑制穿透(anti-punch through)。可使用額外的離子植入程序。可藉由氧電漿灰化程序移除光阻所擋住的形狀。在另一範例中，可以濃度為每立方公尺1e17-1e19(cm-3)的P型摻質摻雜基板緩衝區203，且在一範例是為一以1e18cm-3濃度摻雜的矽緩衝區。
在另一範例中，基板緩衝區的形成可藉由移除矽基板的一部分及磊晶重新生長一同環境(in-situ)摻雜層。
第2C圖說明複數個鰭基板206(例如矽鍺應變通道層)，其設置於基板202上方且位於至少兩個隔離元件204之間。在一範例中，鰭基板206更設置於基板緩衝區203上方及其垂直高度位於至少兩個隔離元件204上方。在一形式中，鰭基板206的垂直高度大抵全部位於至少兩個隔離元件206上方。在另一形式中，鰭基板206可具有一部分的垂直高度位於至少兩個隔離元件上方。在另一範例中，鰭基板206形成為矽鍺應變通道層，其中矽鍺應變通道層包括約25-50%的鍺，且具有一約100-200奈米的長度、一約10-20奈米的寬度、及一約10-40奈米的厚度。在另一範例中，鰭基板206為一應變矽鍺通道層，其中應變矽鍺通道層包括約50%的鍺，且具有一約100奈米的長度、一約10奈米的寬度、及一約10奈米的厚度。
在本揭露的一形式中，鰭基板206可藉由SiGe或Ge凝結技術或磊晶生長而形成，如揭露於美國申請案第11/861,931號，在此併入其全篇揭露作為參考。例如，可在任何合適的磊晶沉積系統及製程中藉由選擇性磊晶成長形成鰭基板206，而合適的磊晶沉積系統及製程為例如金屬有機化學氣相沉積(metal-organic CVD,MOCVD)、(atmospheric pressure CVD,APCVD)、低(或減)壓化學氣相沉積(low-or reduced-pressure CVD,LPCVD)、超真空化學氣相沉積(ultra-high vacuum CVD,UHCVD)、原子束磊晶(molecular beam epitaxy,MBE)、或原子層沉積(atomic layer deposition,ALD)。在一化學氣相沉積製程中，選擇性磊晶成長通常包括引入一來源氣體至一腔體中。來源氣體可包括至少一個前驅氣體及一載氣。可以例如射頻加熱來加熱反應腔體，而反應腔體中的生長溫度可約為300-900℃，視要形成的鰭基板的結晶材料的組成而定。磊晶成長系統可為一單晶或多晶批次或直列反應器。
第2D圖說明在與通道層206垂直方向中形成的閘極208之形成，雖然閘極208並不限定於此特定方向。在一範例中，閘極208直接形成於鰭基板206及隔離元件204上。在將伴隨第7A-7D圖揭露的其他範例中，閘極208可形成於一先前已經成長完的磊晶層上方。因此，閘極208可形成於鰭基板206的一頂表面及側壁上方(參見例如第2D及3A圖)、及形成於一先前已經生長的磊晶層的一頂表面及側壁上方(參見例如第7D圖)。
在一範例中，可藉由一閘極介電材料及一導電閘極材料的沉積及選擇性來移除閘極208。閘極介電材料可包括SiO2、Si3N4、HfO2、HfSiON、及/或HfSiO。導電閘極材料可包括多晶矽、非晶矽、鍺、或矽鍺閘極材料、及/或一金屬或金屬合金。
參見第3A-3C圖，其說明一實施例之裝置200在不同製程階段中更近的透視剖面圖。
第3A圖說明在兩個隔離元件204之間具有單個鰭基板206及基板緩衝區203的裝置200的更近的圖。在一範例中，沉積鰭基板206為一應變通道層，當形成一PMOS裝置時，鰭具有一單軸壓縮應變，而當形成一NMOS裝置時，鰭具有一單軸抗拉應變。如先前提及，鰭基板206可為矽、鍺、矽與鍺的組合、III-V族化合物、或上述任意組合。在一範例中，鰭基板206包括一應變矽鍺通道層，其中一橫向應力分量(transversal stress component)因為鰭的尺寸而完全鬆弛(例如因為鰭在寬度方向的寬度相較於鰭的長度或縱的(longitudinal)方向來說相當小，因而造成應變鬆弛)，造成一在通道長度或縱的方向的單軸應力。
在實施一使用稀釋或緩衝氫氟酸溶液的預先清潔程序後，例如可選擇性生長鰭基板206於基板緩衝區203上方的暴露的半導體表面。可使用多種沉積製程。在一範例中，可使用UHVCVD程序。氯氣或氯化氫氣體的加入可增進磊晶成長的選擇性。鰭基板206的生長可透過使用矽烷(silane,SiH4)或乙矽烷(disilane,Si2H6)、及鍺烷(germane,GeH4)或乙鍺烷(digermane)為反應物的選擇性沉積。在一範例中，可使用一25-50%的鍺重量百分比達成一應變矽鍺層。選擇足夠的厚度以包括反轉電荷(inversion charge)於其中，然而也不能厚到允許缺陷造成不想要的裝置漏電。
在另一實施例中，鰭基板206的形成可藉由生長一非選擇性層，後續再使用一圖案化程序從非主動裝置區，例如從隔離元件204的頂表面，移除非選擇性層的部份。
在一範例中，可接著沉積一未摻雜多晶矽層(例如精油LPCVD程序)，且可使用傳統微影及異向RIE程序(例如使用Cl2或SF6為蝕刻劑)定義多晶矽閘極結構208。可藉由氧電漿灰化程序及小心的溼清洗移除使用來當作定義多晶矽閘極結構的光罩的光阻形狀(未顯示於圖中)。
可接著藉由LPCVD或PECVD程序沉積一氮化矽層，且可實施一使用SF6蝕刻劑的異向RIE程序以定義氮化矽間隔層230於多晶矽閘極結構的側邊上，如第5圖所示。
第3B圖說明一隔離元件204的異向蝕刻(anisotropic etch)210，例如淺溝槽功能的一場氧化層的異向蝕刻。蝕刻210在隔離元件204之中形成一凹處(recess)212。可使用多種蝕刻技術，例如乾及/或濕蝕刻技術，來蝕刻隔離元件204。在一範例中，可將一具有氟化蝕刻氣體的氧化物蝕刻器(oxide etcher)與一圖案化光阻一起使用。在另一範例中，可使用一異向RIE程序(例如使用Cl2或SF6為蝕刻劑)。
第3C圖接著說明一設置於鰭sub206暴露的部份上方的磊晶層220的形成，例如一應變矽鍺通道層的形成。在一範例中，磊晶層220形成於鰭基板206的頂表面及側壁表面上方，而在另一範例中，大抵覆蓋鰭所有暴露的部分。在一範例中，磊晶層220可包括矽且可藉由使用SiH4或Si2H6的磊晶生長被選擇性沉積。在另一範例中，磊晶層220可作為裝置200的源及汲極區。在此實施例中，閘極208是在先前直接形成於鰭基板206上，而磊晶層220接續地形成鰭基板206暴露的部份上方，包括鰭基板206的側壁及一頂表面。在其他實施例中，如上所述，可在形成閘極208之前形成一磊晶層220，且因此，閘極208可形成於一先前形成的磊晶層上方。
在一範例中，可藉由在任何合適磊晶沉積系統及製程中選擇性磊晶生長磊晶層220，其中合適磊晶沉積系統及製為例如MOCVD、APCVD、LPCVD、UHCVD、MBE、或ALD。在一化學氣相沉積製程中，選擇性磊晶成長通常包括引入一來源氣體至一腔體中。來源氣體可包括至少一個前驅氣體及一載氣。可以例如射頻加熱來加熱反應腔體，而反應腔體中的生長溫度可約為300-900℃，視要形成的鰭基板的結晶材料的組成而定。磊晶成長系統可為一單晶或多晶批次或直列反應器。
有利地是磊晶層220抵消在鰭基板206長度方向的縱應力分量的鬆弛，因此提供增進的電晶體性能。
參見第4A及4B圖，其顯示為第3B圖所示的半導體裝置200從一切線A-A’剖開的剖面圖的不同實施例，根據於本揭露的實施例。第4A、4B圖顯示鰭基板206於基板緩衝203上方的尺寸，包括一以Wfin表示的鰭寬度、一以Hfin表示於被蝕刻的隔離元件204上方的鰭高度、及一以TSiGe表示的鰭厚度。第3B顯示一以Lfin表示的鰭長度。
在一範例中，鰭基板206為一應變SiGe通道層包括25-50%的鍺成、且具有一約為100-200奈米的鰭長度Lfin、一約為10-20奈米的鰭寬度Wfin、一約為10-40奈米的鰭厚度TSiGe。
參照第5圖，其顯示一第3C圖所示的半導體裝置200的剖面透視圖，根據於本揭露的實施例。應注意的是，第5圖並未顯示閘極208。裝置200包括設置於鰭基板206暴露的部分上方的磊晶層220(例如矽鍺應變層的尾端)。在一範例中，閘極208具有一約為20奈米的寬度(也就是沿著鰭基板206的縱軸)、而每個間隙壁230都具有約15奈米的長度。
在一範例中，如第4B、5圖所示，應變矽鍺通道層包括約50%的鍺，且具有一約為100奈米的鰭長度Lfin，一約為10奈米的鰭寬度Wfin及一於至少兩個隔離元件上方且約為10奈米的鰭高度Hfin。設定矽鍺通道層206的一平均的單軸壓縮應變程度的參數值使其高於3 GPa。
如第4B、5圖所示，一應變鰭基板206(例如一矽鍺應變通道層)被設置於基板緩衝區203上方、至少兩個隔離元件204之間、及一大抵全部位於兩個隔離元件204上方的垂直高度。舉例來說，根據本揭露的一形式，第4A圖顯示鰭基板206在至少兩個隔離元件204上方的一部分，而根據本揭露的另一形式，第4B圖顯示鰭基板206大抵全部位於兩個隔離元件204上方。在一範例中，第4B、5圖更顯示鰭在蝕刻過的隔離元件204上方的以Hfin標示的高度大抵與以TSiGe標示的鰭厚度相等。
在一範例中，沉積磊晶層220(例如源汲極區)以覆蓋鰭基板206暴露的表面(例如一矽鍺應變通道層)，而在另一範例中，沉積磊晶層220(例如源汲極區)以覆蓋矽鍺應變通道層未被閘極208及/或間隙壁230遮蔽的部分，包括鰭基板206的側壁及頂表面。在另一範例中，部分磊晶層220沉積於蝕刻過的隔離元件204的部分上方(例如隔離元件的被蝕刻的氧化物)。在另一範例中，磊晶層220與基板包括相同的材料，而在一範例中是包括矽。
在隔離元件中建立凹處為磊晶層220的磊晶沉積提供了一形貌(topography)或模板(template)。當磊晶層220包括矽，發明人相信SiGe通道會適應矽晶格結構及抵銷縱應力分量的鬆弛。磊晶層22藉由抵銷鰭基板206縱應力分量的鬆弛使電晶體性能達到最佳化。
參照第6圖，顯示本揭露的另一實施例之半導體裝置300的一透視剖面圖。裝置300包括一基板202、複數個(且至少兩個)隔離元件204、及複數個鰭基板206(例如矽鍺應變通道層)，其中鰭基板206設置於基板202上方及至少兩個隔離元件204之間、及一於至少兩個隔離元件204上方的垂直高度。一閘極208橫跨鰭基板206形成。對於裝置300，裝置200以相似元件標號標示的元件(例如基板202、隔離元件204、鰭基板206、及閘極208)完全適用在本實施例中，雖然相關的敘述可能不在此重複。在本實施例中，裝置300更包括一鍺基板302，其上有各自的SiGe通道層形成以形成NMOS裝置。
參見第7A-7D圖，其顯示包括基板402、至少兩個隔離元件204、及在至少兩個隔離元件204之間的鰭基板404、406的半導體裝置400。基板402及隔離元件204大抵相似於上述關於裝置200的基板202及隔離元件204(第2A-5圖)，而先前基板202及隔離元件204的敘述可完全相容於本實施例，雖然接下來可能不包括相關敘述以避免重複的敘述。在一範例中，鰭基板包括一位於基板402上方的第一鰭基板404，及一位於第一鰭基板404上方的第二鰭基板406。鰭基板404、406位於隔離元件204之間。基板402包括一第一半導體材料，第一鰭基板404包括一第二半導體材料，而第二鰭基板406包括一第三半導體材料，且在一範例中基板402、第一鰭基板404、及第二鰭基板406可都包括矽、鍺、或矽與鍺之組合。
在一實施例中，可形成隔離元件204的介電材料於基板402上方，接著可定義一溝槽於介電層中，其中溝槽延伸至基板402的一頂表面。接著以任何合適製程，例如SiGe或Ge凝結技術或磊晶生長，如美國專利申請案11/861931所揭露，其全文揭露在此併入作為參考，形成第一鰭基板404及第二鰭基板406的結晶材料於溝槽中。
第7B圖顯示用來暴露出鰭基板406的側壁的隔離元件的蝕刻。可使用多種蝕刻技術，例如乾及/或濕蝕刻技術，來蝕刻隔離元件204。在一範例中，可將一具有氟化蝕刻氣體的氧化物蝕刻器與一圖案化光阻一起使用。在另一範例中，可使用一異向RIE程序(例如使用Cl2或SF6為蝕刻劑)。
第7C圖顯示設置於鰭基板暴露的部分上方的磊晶層408的形成，例如形成於鰭基板頂表面及側壁上方。在一範例中，磊晶層408大抵覆蓋鰭基板406所有暴露的部分。磊晶層408包括一第四半導體材料，且在一範例中可包括Si、Ge、或Si與Ge之組合。
根據本揭露的一形式，可藉由在任何合適磊晶沉積系統及製程中選擇性磊晶生長磊晶層408，其中合適磊晶沉積系統及製為例如MOCVD、APCVD、LPCVD、UHCVD、MBE、或ALD。在一化學氣相沉積製程中，選擇性磊晶成長通常包括引入一來源氣體至一腔體中。來源氣體可包括至少一個前驅氣體及一載氣。可以例如射頻加熱來加熱反應腔體，而反應腔體中的生長溫度可約為300-900℃，視要形成的鰭基板的結晶材料的組成而定。磊晶成長系統可為一單晶或多晶批次或直列反應器。
第7D圖顯示閘極410於磊晶層408上方的形成。在本實施例中，閘極410直接形成於磊晶層408上方，包括磊晶層408的側壁和一頂表面，而磊晶層408可當作一應變通道層。閘極410可大抵相似於上述關於第2D-3C圖的閘極208，而閘極208的敘述可應用在本實施例中，即使以下可能不包括相關敘述以避免重複的敘述。
參照第8A-8G、9A-9G、及10A-10G圖，其顯示第7D圖所示半導體裝置沿切線C-C’剖開的剖面圖，根據於本揭露的實施例。
如前述，基板402、鳍基板404、406、及磊晶層408分別包括一第一半導體材料、一第二半導體材料、一第三半導體材料、及一第四半導體材料，而第一、第二、第三、及第四半導體材料可具有相同或不同的晶格常數。在一範例中，基板402、鳍基板404、406、及磊晶層408可分別包括Si、Ge、Si與Ge之組合、III-V族材料(例如GaAs、InAs、GaSb、InGaSb、AlAsSb)、或上述任意組合。第8A-8G、9A-9G、及10A-10G圖分別顯示根據表1-3之鳍基板及磊晶層的Si、Ge及SiGe材料的不同組合方式。在表1、2、3中，字首「r」表示「鬆弛」、字首「c」表示「壓縮應變」、而字首「t」表示「拉伸應變」。
第8A圖顯示一NMOS裝置及一PMOS裝置，其分別具有基板402、第一鳍基板404a、及第二鳍基板406a。基板402、第一鳍基板404a、及第二鳍基板406a皆包括矽。PMOS裝置更包括磊晶層408a，其包括SiGe且具有一單軸壓縮應變。磊晶層408a形成於鳍基板406a的一頂表面及側壁上。PMOS裝置的磊晶層408a中的本質載子遷移率(intrinsic carrier mobility)比起Si(μ(本質)，以及應變(μ(應變))皆增加了。應變對於磊晶層中的載子遷移率具有增加的效果。
第8B圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a、第一鳍基板404a、及第二鳍基板406b。基板402a及第一鳍基板404a皆包括矽，而第二鳍基板406b包括鬆弛SiGe。NMOS裝置更包括磊晶層408b，其中磊晶層408b包括矽且具有一單軸抗拉應力。磊晶層408b形成於鰭基板406b的一頂表面及側壁上方。NMOS裝置的磊晶層408b中的應變μ(應變)增加了，而PMOS裝置的鰭基板406b中的本質載子遷移率μ(應變)也增加了。
第8C圖顯示一NMOS裝置及一PMOS裝置，其分別具有基板402、第一鳍基板404a、及第二鳍基板406b。基板402及第一鳍基板404a皆包括矽，而第二鳍基板406a包括鬆弛SiGe。PMOS裝置更包括磊晶層408c，其包括Ge且具有一單軸壓縮應變。磊晶層408c形成於鳍基板406b的一頂表面及側壁上。NMOS裝置的磊晶層406b中的本質載子遷移率μ(應變)增加了，而PMOS裝置的鰭基板408c中的應變μ(應變)也增加了。
第8D圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a、第一鳍基板404a、及第二鳍基板406c。基板402a及第一鳍基板404a皆包括矽，而第二鳍基板406b包括鬆弛SiGe。NMOS裝置更包括磊晶層408d，其中磊晶層408d包括SiGe且具有一單軸抗拉應力。磊晶層408d形成於鰭基板406c的一頂表面及側壁上方。NMOS裝置的磊晶層408d中本質載子遷移率μ(本質)及應變μ(應變)皆增加了，而PMOS裝置的鰭基板406c中的本質載子遷移率μ(本質)也增加了。
第8E圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a及第一鳍基板404a。NMOS裝置更包括第二鳍基板406b，而PMOS裝置更包括一第二鰭基板406a。基板402a及第一鳍基板404a皆包括矽，第二鳍基板406b包括鬆弛SiGe，而第二鳍基板406a包括矽。NMOS裝置更包括磊晶層408b，其中磊晶層408b包括矽且具有一單軸抗拉應力，而PMOS裝置更包括一磊晶層408a，其包括SiGe且具有一單軸壓縮應力。磊晶層408b及408a分別形成於鰭基板406a及406b的一頂表面及側壁上方。NMOS裝置的磊晶層408b中的應變μ(應變)增加了，而PMOS裝置的鰭基板406a中的本質載子遷移率μ(應變)及應變μ(應變)也增加了。
第8F圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a及第一鳍基板404a。NMOS裝置更包括第二鳍基板406c，而PMOS裝置更包括一第二鰭基板406a。基板402a及第一鳍基板404a皆包括矽，第二鳍基板406c包括鬆弛Ge，而第二鳍基板406a包括矽。NMOS裝置更包括磊晶層408d，其中磊晶層408d包括SiGe且具有一單軸抗拉應力，而PMOS裝置更包括一磊晶層408a，其包括SiGe且具有一單軸壓縮應力。磊晶層408d及408a分別形成於鰭基板406c及406a的一頂表面及側壁上方。NMOS裝置的磊晶層408d中的本質載子遷移率μ(本質)及應變μ(應變)增加了，而PMOS裝置的磊晶層408a中的本質載子遷移率μ(本質)及應變μ(應變)也增加了。
第8G圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a及第一鳍基板404a。NMOS裝置更包括第二鳍基板406c，而PMOS裝置更包括第二鰭基板406b。基板402a及第一鳍基板404a皆包括矽，第二鳍基板406c包括鬆弛Ge，而第二鳍基板406b包括鬆弛SiGe。NMOS裝置更包括磊晶層408d，其中磊晶層408d包括SiGe且具有一單軸抗拉應力，而PMOS裝置更包括一磊晶層408c，其包括Ge且具有一單軸壓縮應力。磊晶層408d及408c分別形成於鰭基板406c及406b的一頂表面及側壁上方。NMOS裝置的磊晶層408d中的本質載子遷移率μ(本質)及應變μ(應變)增加了，而PMOS裝置的磊晶層408c中的本質載子遷移率μ(本質)及應變μ(應變)也增加了。
第9A圖顯示一NMOS裝置及一PMOS裝置，其皆具有基板402a及第一鳍基板404a。NMOS裝置更包括第二鳍基板406c，而PMOS裝置更包括第二鰭基板406d。基板402a、第一鳍基板404a、及第二鳍基板406a皆包括矽。第二鳍基板406d包括SiGe且具有一單軸壓縮應變。PMOS裝置的第二鰭基板406d中的本質載子遷移率比起Si(μ(本質))，及應變μ(應變)皆增加了。
第9B圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406a，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406b。基板402a包括矽，第一、第二鳍基板404b、406b皆包括鬆弛SiGe，而第二鳍基板406a包括矽且具有一單軸抗拉應變。NMOS裝置的第二鳍基板406a中的應變μ(應變)增加了，而PMOS裝置的第二鳍基板406b中的本質載子遷移率μ(本質)也增加了。
第9C圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406b，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406e。基板402a包括矽，第一、第二鳍基板404b、406b皆包括鬆弛SiGe，而第二鳍基板406e包括鍺且具有一單軸壓縮應變。NMOS裝置的第二鳍基板406b中的本質載子遷移率μ(本質)增加了，而PMOS裝置的第二鳍基板406e中的本質載子遷移率μ(本質)及應變μ(應變)也都增加了。
第9D圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404c、及第二鳍基板406f，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404c、及第二鳍基板406c。基板402a包括矽，第一、第二鳍基板404c、406c皆包括鬆弛Ge，而第二鳍基板406f包括SiGe且具有一單軸抗拉應變。NMOS裝置的第二鳍基板406f中的本質載子遷移率μ(本質)及應變μ(應變)都增加了，而PMOS裝置的第二鳍基板406c中的本質載子遷移率μ(本質)也增加了。
第9E圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406b，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404a、及第二鳍基板406d。基板402a及第一鳍基板404a皆包括矽，而第一鳍基板404b及第二鳍基板406b皆包括鬆弛SiGe，而第二鳍基板406d包括SiGe且具有一單軸壓縮應變。NMOS裝置的第二鳍基板406b中的應變μ(應變)增加了，而PMOS裝置的第二鳍基板406d中的本質載子遷移率μ(本質)及應變μ(應變)也都增加了。
第9F圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404c、及第二鳍基板406f，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404a、及第二鳍基板406d。基板402a及第一鳍基板404a皆包括矽，而第一鳍基板404c包括鬆弛Ge，而第二鳍基板406f包括SiGe且具有單軸抗拉應變，而第二鳍基板406d包括具有單軸壓縮應變的SiGe。NMOS裝置的第二鳍基板406f中的本質載子遷移率μ(本質)及應變μ(應變)都增加了，而PMOS裝置的第二鳍基板406d中的本質載子遷移率μ(本質)及應變μ(應變)也都增加了。
第9G圖顯示一NMOS裝置，其包括基板402a、第一鳍基板404c、及第二鳍基板406f，並顯示一PMOS裝置，其包括基板402a、第一鳍基板404b、及第二鳍基板406e。基板402a包括矽，第一鳍基板404c包括鬆弛Ge，第一鳍基板404b包括鬆弛SiGe，第二鳍基板406f包括具有單軸抗拉應變的SiGe，而第二鳍基板406e包括具有單軸壓縮應變的Ge。NMOS裝置的第二鳍基板406f中的本質載子遷移率μ(本質)及應變μ(應變)都增加了，而PMOS裝置的第二鳍基板406e中的本質載子遷移率μ(本質)及應變μ(應變)也都增加了。
第10A-10G圖分別顯示第9A-9G圖所示的NMOS及PMOS裝置，包括一磊晶生長於不包括矽的第二鰭基板暴露的表面上的矽鈍化層409。矽鈍化層可藉由減少介面捕獲電荷密度(interface trap density)而增進通道/介電介面的性質。
第10A圖顯示形成於包括具有單軸壓縮應變SiGe的第二鰭基板406d上方的矽鈍化層409。第10B圖顯示形成於包括鬆弛SiGe的第二鰭基板406b上方的矽鈍化層409。第10C圖顯示形成於包括鬆弛SiGe的第二鰭基板406b上方、及包括具有單軸壓縮應變Ge的第二鰭基板406e上方的矽鈍化層409。第10D圖顯示形成於包括具有單軸抗拉應變SiGe的第二鰭基板406f上方、及包括鬆弛Ge的第二鰭基板406c上方的矽鈍化層409。第10E圖顯示形成於包括鬆弛SiGe的第二鰭基板406b上方、及包括具有單軸壓縮應變Ge的第二鰭基板406d上方的矽鈍化層409。第10F圖顯示形成於包括具有單軸抗拉應變SiGe的第二鰭基板406f上方、及包括具有單軸壓縮應變Ge的第二鰭基板406d上方的矽鈍化層409。第10G圖顯示形成於包括具有單軸抗拉應變SiGe的第二鰭基板406f上方、及包括具有單軸壓縮應變Ge的第二鰭基板406e上方的矽鈍化層409。
因此，可利用通道層材料及其下的鰭基板材料的晶格不匹配來磊晶生長應變SiGe、Ge、或Si通道層(例如磊晶層408)於鬆弛SiGe、Ge、或Si鰭基板上(例如鰭基板406)。以SiGe、Ge、或Si通道來說，對於NMOS裝置會選擇有抗拉應變的通道材料，而對於PMOS裝置會選擇有壓縮應變的通道材料。應注意的是，NMOS及PMOS的其他材料之組合也在本揭露的範疇中(例如PMOS裝置的c-SiGe於Si上及NMOS裝置的t-Si於r-SiGe上)。
較佳的是，可將前述電晶體裝置及製造方法輕易地整合至標準化CMOS製程。再者，本揭露使得通道層縱應力分量的鬆弛被抵銷以提供高單軸壓縮程度(例如大於約3GPa)，其可最佳化電晶體性能。
因此，本揭露可被運用於多種實施例。在一實施例中，揭露一種半導體裝置。一半導體裝置包括：一基板，包括至少兩個隔離元件；一鰭基板，設置於該至少兩個隔離元件之間及上方；及一磊晶層，設置於該鰭基板暴露的部分上方。根據於一形式，可設置該磊晶層於該鰭基板的一頂表面及側壁上方。根據另一形式，該鰭基板設置於一大抵全部位於該至少兩個隔離元件上方的垂直高度。
在另一實施例中，一種半導體裝置包括：一基板，包括至少兩個隔離元件；一基板緩衝區，設置於該至少兩個隔離元件之間；及一鰭基板，設置於該基板緩衝區上方、該至少兩個隔離元件之間、及一大抵完全位於該至少兩個隔離元件上方的垂直高度。該裝置更包括一源/汲極磊晶層，設置於該鰭基板的一頂表面及側壁上方。
本揭露也提供一種半導體裝置的製造方法。在一實施例中，該方法包括提供一基板，其包括至少兩個隔離元件；形成一鰭基板於該至少兩個隔離元件之間、及一該至少兩個隔離元件上方的垂直高度；及形成一磊晶層於該鰭基板暴露的部分上方。根據於一形式，可沉積該磊晶層於該鰭基板的一頂表面及側壁上方。根據於另一形式，可沉積該鰭基板使其大抵全部位於該至少兩個隔離元件上方。
雖然已詳細揭露本發明的實施例如上，熟習此技藝人士應能理解可在不偏離本揭露的精神和範疇下，在此作出多種改變、替換、及更動。例如基板、鰭基板、及磊晶層可為其他材料，例如III-V族材料，也仍落入本揭露的範疇中。因此，如接下來申請專利範圍所定義的本揭露的範疇意圖包括所有上述的改變、替換、及更動。在這些申請專利項中，裝置加功能語句(means-plus-function clauses)意圖涵蓋以執行所教示功能的在此揭露的結構，且不僅只涵蓋相等結構相同結構也是相同。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
A-A’、B-B’、C-C’．．．切線
Hfin．．．鰭高度
Lfin．．．鰭長度
TSiGe．．．鰭厚度
Wfin．．．鰭寬度
100A、100B．．．方法
101、102、103、104、105、106、108、110．．．步驟
200、300、400．．．半導體裝置
202、402．．．基板
203．．．基板緩衝區
204．．．隔離元件
205．．．製程
206、404、404a、404b、404c、406、406a、406b、406c、406d、406e、406f．．．鰭基板
208、410．．．閘極
210．．．異向蝕刻
220、408、408a、408b、408c、408d．．．磊晶層
230．．．間隔層
409．．．矽鈍化層
第1A、1B圖為一半導體裝置製造方法的流程圖，根據於本揭露之實施例。
第2A-2D圖及3A-3C圖為一實施例之半導體裝置在不同製程階段的剖面示意圖。
第4A、4B圖為第3B圖所示半導體裝置沿切線A-A’剖開的剖面圖，根據於本揭露的實施例。
第5圖為第3C圖所示半導體裝置沿切線B-B’剖開的剖面透視圖，根據於本揭露的實施例。
第6圖為另一半導體裝置的剖面透視圖，根據於本揭露的實施例。
第7A-7D圖為另一半導體裝置在不同製程階段的剖面透視圖，根據於本揭露的一實施例。
第8A-8G、9A-9G及10A-10G圖為第7D圖所示半導體裝置沿切線C-C’剖開的剖面圖，根據於本揭露的實施例。
100B．．．方法
102、104、106、108、110．．．步驟

Claims (10)

  1. 一種半導體裝置，包括：一基板，包括至少兩個隔離元件；一鰭基板，設置於該至少兩個隔離元件之間及上方；及一磊晶層，設置於該鰭基板暴露的部分上方。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該鰭基板或該磊晶層具有一單軸壓縮應變，形成一P型金氧半導體裝置、或其中該鰭基板或該磊晶層具有一單軸抗拉應變，形成一N型金氧半導體裝置。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該鰭基板設置於一大抵全部位於該至少兩個隔離元件上方的垂直高度。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該磊晶層設置於一位於該至少兩個隔離元件的蝕刻區上方及該鰭基板的一頂表面及側壁上方的垂直高度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該磊晶層為一包括矽的鈍化層。
  6. 一種半導體裝置，包括：一基板，包括至少兩個隔離元件；一基板緩衝區，設置於該至少兩個隔離元件之間；一鰭基板，設置於該基板緩衝區上方、該至少兩個隔離元件之間、且具有一大抵完全位於該至少兩個隔離元件上方的垂直高度；及一源/汲極磊晶層，設置於該鰭基板的一頂表面及側壁上方。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該鰭基板為一應變矽鍺通道層，其中該應變矽鍺通道層包括約25-50%的鍺，且具有一約100-200奈米的長度、一約10-20奈米的寬度、及一約10-40奈米的厚度。
  8. 一種半導體裝置的製造方法，該方法包括：提供一基板，其包括至少兩個隔離元件；形成一鰭基板於該至少兩個隔離元件之間、及一該至少兩個隔離元件上方的垂直高度；及形成一磊晶層於該鰭基板暴露的部分上方。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中沉積該鰭基板成為一應變矽鍺通道層，其中該應變矽鍺通道層包括約25-50%的鍺，且具有一約100-200奈米的長度、一約10-20奈米的寬度、及一約10-40奈米的厚度。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中沉積該鰭基板或該磊晶層使其具有一單軸壓縮應變，形成一P型金氧半導體裝置、或其中沉積該鰭基板或該磊晶層使其具有一單軸抗拉應變，形成一N型金氧半導體裝置。
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