TWI613819B - 半導體元件 - Google Patents

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金相秀
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Abstract

提供一種半導體元件。半導體元件包括：基板，包含第一區域以及第二區域；第一晶體層至第三晶體層，依序堆疊在第一區域上且分別具有第一晶格常數至第三晶格常數；第一閘電極，形成在第三晶體層上；第四晶體層以及第五晶體層，依序堆疊在第二區域上且分別具有第四晶格常數以及第五晶格常數；以及第二閘電極，形成在第五晶體層上，其中第三晶格常數大於第二晶格常數，第二晶格常數大於第一晶格常數，以及第五晶格常數小於第四晶格常數。

Description

半導體元件 【相關申請案之交叉參考】
本申請案主張2013年06月17日向韓國智慧財產局申請之韓國專利申請案第10-2013-0069041號之優先權，其全文以引用方式併入本文中參考。
本揭露是關於一種半導體元件，且特別是關於一種可提升載子的移動率的半導體元件。
互補性金屬氧化半導體(complementary metal-oxide semiconductor，CMOS)為一種經配置以使得P型電晶體以及N型電晶體操作互補的半導體元件。P型電晶體的載子的移動率小於N型電晶體的載子的移動率。因此，正在進行提升P型電晶體的性能的研究。舉例而言，施加壓縮應力至P型電晶體的通道的方法以及施加拉伸應力至N型電晶體的通道的方法正被研究中。
本揭露的態樣提供一種可提升載子的移動率的半導體元件。
本揭露的態樣亦提供一種可提升載子的移動率的半導體元件的製造方法。
然而，本揭露的態樣並不限於本文所闡述的內容。藉由參考下文所提供的本揭露的詳細描述，對於本領域中具有通常知識者而言，本揭露的上述以及其他態樣將變得更顯而易見。
根據本揭露的一態樣，提供一種半導體元件，所述半導體元件包括：基板，包含第一區域以及第二區域；第一晶體層至第三晶體層，依序堆疊在所述第一區域上且分別具有第一晶格常數至第三晶格常數；第一閘電極，形成在所述第三晶體層上；第四晶體層以及第五晶體層，依序堆疊在所述第二區域上且分別具有第四晶格常數以及第五晶格常數；以及第二閘電極，形成在所述第五晶體層上，其中所述第三晶格常數大於所述第二晶格常數，所述第二晶格常數大於所述第一晶格常數，以及所述第五晶格常數小於所述第四晶格常數。
根據本揭露的另一態樣，提供一種半導體元件，所述半導體元件包括：基板，其中P型電晶體區域以及N型電晶體區域定義於所述基板中；第一化合物半導體層，形成在所述P型電晶體區域上且具有第一組成比；第二化合物半導體層，位於所述第一化合物半導體層上且具有不同於所述第一組成比的第二組成比；第一閘電極，形成在所述第二化合物半導體層上；第三化合 物半導體層，位於所述N型電晶體區域上且具有所述第一組成比；以及第二閘電極，形成在所述第三化合物半導體層上，其中所述第三化合物半導體層較所述第一化合物半導體層厚。
根據本揭露的又一態樣，提供一種半導體元件，所述半導體元件包括：基板，包含第一區域以及第二區域；第一晶體層以及第二晶體層，依序堆疊在所述第一區域上且分別具有第一晶格常數以及第二晶格常數；第一閘電極，形成在所述第二晶體層上；第三晶體層以及第四晶體層，依序堆疊在所述第二區域上且分別具有第三晶格常數以及第四晶格常數；以及第二閘電極，形成在所述第四晶體層上，其中所述第二晶格常數大於所述第一晶格常數，所述第一晶格常數大於所述第三晶格常數，以及所述第四晶格常數小於所述第三晶格常數。
1、2、3、4、5‧‧‧半導體元件
8‧‧‧電子系統
10、30‧‧‧第一電晶體
11、51‧‧‧第一源極/汲極區
12、52‧‧‧第一閘絕緣層
13、53‧‧‧第一底閘極金屬
14、54‧‧‧第一頂閘極金屬
15、55‧‧‧第一間隙壁
20、40‧‧‧第二電晶體
21、61‧‧‧第二源極/汲極區
22、62‧‧‧第二閘絕緣層
23、63‧‧‧第二底閘極金屬
24、64‧‧‧第二頂閘極金屬
25‧‧‧第二間隙壁
50、70‧‧‧第一鰭狀電晶體
60、80‧‧‧第二鰭狀電晶體
100、200‧‧‧基板
110、210‧‧‧第一晶體層
115、215‧‧‧第四晶體層
116、216‧‧‧第七晶體層
117、217‧‧‧第八晶體層
120、220‧‧‧第二晶體層
125、225‧‧‧第六晶體層
130、230‧‧‧第三晶體層
140‧‧‧第二元件隔離層
140a‧‧‧第一元件隔離層
150、250‧‧‧第五晶體層
161‧‧‧第一虛擬閘極
162‧‧‧第二虛擬閘極
170‧‧‧層間絕緣膜
171‧‧‧第一溝渠
172‧‧‧第二溝渠
180‧‧‧閘絕緣層
185‧‧‧底閘極金屬
190‧‧‧頂閘極金屬
240‧‧‧元件隔離層
310‧‧‧第一主動區域
320‧‧‧第二主動區域
330‧‧‧第三主動區域
340‧‧‧第四主動區域
350‧‧‧接觸窗
351‧‧‧第一閘電極
352‧‧‧第二閘電極
353‧‧‧第三閘電極
354‧‧‧第四閘電極
361‧‧‧第一共用接觸窗
362‧‧‧第二共用接觸窗
371‧‧‧第一配線
372‧‧‧第二配線
510‧‧‧控制器
520‧‧‧輸入/輸出元件
530‧‧‧介面
540‧‧‧記憶體元件
550‧‧‧電源供應器
560‧‧‧匯流排
A-A’、B-B’‧‧‧線
BL‧‧‧位元線
BL/‧‧‧互補位元線
D1‧‧‧第一方向
D2‧‧‧第二方向
F1‧‧‧第一鰭片
F2‧‧‧第二鰭片
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一傳遞電晶體
PS2‧‧‧第二傳遞電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
t1-t4‧‧‧厚度
VCC‧‧‧電源供應節點
VSS‧‧‧接地節點
WL‧‧‧字元線
I‧‧‧第一區域
II‧‧‧第二區域
藉由詳細敘述本揭露的例示性實施例並參考所附圖式，將使得本揭露變得更顯而易見。
圖1為根據第一實施例的一種半導體元件的剖面圖。
圖2為根據第二實施例的一種半導體元件的剖面圖。
圖3為根據第三實施例的一種半導體元件的立體圖。
圖4為根據一實施例沿著圖3的線A-A’截取的剖面圖。
圖5為根據一實施例沿著圖3的線B-B’截取的剖面圖。
圖6為根據第四實施例的一種半導體元件的立體圖。
圖7為根據一實施例沿著圖6的線A-A’截取的剖面圖。
圖8為根據一實施例沿著圖6的線B-B’截取的剖面圖。
圖9為根據第五實施例的一種半導體元件的電路圖。
圖10為根據第五實施例的圖9的電路圖的佈局圖。
圖11為根據特定實施例的一種包含半導體元件的電子系統的方塊圖。
圖12至圖19繪示根據第一實施例的半導體元件的製造方法的操作的示意圖。
以下，將參考本揭露所示的較佳的實施例中的隨附圖式更加完整地描述本揭露。然而，本發明可以不同的方式實現，且不應解釋為受限於本文所提出的實施例。通篇說明書中相同的元件符號代表相同的構件。為了清楚起見，在隨附圖式中會誇大層以及區域的厚度。
應當被理解的是，當一層被稱為在另一層或基板「上」，所述層可直接在所述另一層或基板上，或也可存在介入層。相反來說，當一部件被稱為「直接」在另一元件「上」時，不存在介入部件。
在本文中為了便於描述圖中所示的一部件或特徵與另一部件或特徵的關係而使用空間相對術語，諸如「底下」、「下方」、「下面」、「上方」、「上面」以及類似術語。應當被理解的是，除 了圖中所示的方位外，空間相對術語意圖包括元件在使用或者操作時的不同方位。舉例而言，如果反轉圖中的元件，則描述為位於其他部件或特徵「底下」或「下方」的部件將位於上述其他部件或特徵的「上方」。因此，示例性術語「下方」可包含上方和下方兩個方位。元件可按其他方式定向(旋轉90度或處於其他定向)，且對本文所使用之空間相對描述應相應地作出解釋。
除非本文中另有指示或明顯與上下文相抵觸，否則在描述本揭露(尤其在隨附申請專利範圍的上下文中)一般概念的上下文中的術語「一」及「所述」以及類似術語的使用應理解為涵蓋單數形式與複數形式兩者。除非另有註明，否則術語「包括」、「具有」、「包含」以及「含有」應解釋為開放式術語(亦即，意謂「包含但不限於」)。
除非上下文另有指示，當參考方位、佈局、位置、形狀、大小、數量或其他度量時，本文所使用的術語諸如「相同」、「相等」、「平面」或「共平面」不需意味著完全相同的方位、佈局、位置、形狀、大小、數量或其他度量，但意圖涵蓋(舉例而言)由於製造過程而可能發生的可接受變化範圍內之幾乎相同的方位、佈局、位置、形狀、大小、數量或其他度量。
應當被理解的是，儘管術語第一、第二等可在本文中用以描述各種部件，但此等部件不應受此等術語限制，除非上下文另有指示。除非另有指示，此等術語僅用以區分不同部件。舉例而言，第一信號可以被稱為第二信號，且同樣地，第二信號可以 被稱為第一信號而不會悖離本揭露的教示。
除非另有定義，本文所使用所有的技術以及科學術語與本揭露所屬領域具有通常知識者所理解的一般含義相同。應當被理解的是，除非另有規定，本文所提供的任何以及所有實例或示例性術語的使用只是意圖為了更佳的說明本發明，而並非在本發明的範疇上做限制。而且，除非另有定義，否則不應過度解讀在一般使用的字典中所定義的所有術語。
將參考本揭露的較佳的實施例的立體圖、剖面圖及/或平面圖來描述本揭露。因此，可根據製造技術及/或裕度(allowances)來修改示意圖的輪廓。本揭露的實施例並非意圖限制本發明的範疇，但意圖涵蓋由於製造過程中的變化可能引起的所有變化與修改。因此，在附圖中所示的區域以示意性的形式繪示，且區域的形狀經由繪示的方式簡單呈現，而並非用於限制。
圖1為根據第一實施例的半導體元件1的剖面圖。
請參照圖1，根據第一實施例的半導體元件1包括基板100、第一電晶體10以及第二電晶體20。在一實例中，第一電晶體10可為(但不限於)P型電晶體，且第二電晶體20可為(但不限於)N型電晶體。
在基板100中定義第一區域I以及第二區域II。
如圖中所示，第一晶體層110至第三晶體層130可依序堆疊在第一區域I上。第四晶體層115以及第五晶體層150可依序堆疊在第二區域II上。
第一晶體層110至第三晶體層130分別具有第一晶格常數至第三晶格常數。第三晶格常數可大於第二晶格常數，且第二晶格常數可大於第一晶格常數。
第四晶體層115以及第五晶體層150可分別具有第四晶格常數以及第五晶格常數。第五晶格常數可小於第四晶格常數。
在根據第一實施例的半導體元件1中，第一晶體層110以及第四晶體層115可為相同材料。此乃因為部分第四晶體層115以及部分第一晶體層110為同時形成(見圖12)，將在稍後描述。或者，第一晶體層110的第一晶格常數可等同於第四晶體層115的第四晶格常數。
如上所述，第三晶格常數大於第二晶格常數，第二晶格常數大於第一晶格常數，以及第二晶體層120充分地較第三晶體層130厚。因此，第三晶體層130可接收壓縮應力(compressive stress)。又，第三晶體層130可為第一電晶體10的第一通道層。因此，第三晶體層130可為壓縮應變通道(compressive strained channel)。
此處，第三晶體層130可接收雙軸應力(biaxial stress)。因為第二晶體層120以及第三晶體層130彼此平面地(二維)接觸，所以應力平面地施加至第三晶體層130。因此，相較於只有單一方向(舉例而言，源極/汲極區填有應力材料情況)將應力施加至第三晶體層130的情況，可增加載子(例如電洞)的移動率。
同樣地，因為第五晶格常數小於第四晶格常數，且第四 晶體層115充分地較第五晶體層150厚，第五晶體層150可接收拉伸應力(tensile stress)。又，第五晶體層150可為第二電晶體20的第二通道層。因此，第五晶體層150可為拉伸應變通道(tensile strained channel)。
此外，第五晶體層150可接收雙軸應力。因為第五晶體層150以及第四晶體層115彼此平面地(如二維)接觸，所以應力平面地施加至第五晶體層150。因此，可增加載子(例如電子)的移動率。
舉例而言，第一晶體層110以及第二晶體層120可作為應力釋放緩衝(stress relaxed buffer，SRB)，其降低基板100以及第三晶體層130(亦即通道層)之間的晶格錯置(lattice mismatch)。同樣地，第四晶體層115可作為降低基板100以及第五晶體層150之間的晶格錯置的SRB。
可實現上述晶格常數如下。在一實例中，第一晶體層110可包括具有第一組成比(composition ratio)的第一材料以及第二材料，且第二晶體層120可包括具有第二組成比的第一材料以及第二材料，所述第二組成比不同於第一組成比。此外，第三晶體層130可包括具有第三組成比的第一材料以及第二材料，所述第三組成比不同於第一組成比以及第二組成比。在一實施例中，第一晶體層110至第三晶體層130可由不同組成比的相同材料形成。
更具體的說，第一晶體層110可包括矽鍺(Si1-xGex)(0<x<1)以及第二晶體層120可包括矽鍺(Si1-yGey)(0<y<1， y>x)。此外，第三晶體層130可包括矽鍺(Si1-zGez)(0<z
Figure TWI613819BD00001
1，z>y)。舉例而言，因為z>y>x，第三晶格常數可大於第二晶格常數，且第二晶格常數可大於第一晶格常數。
在一實例中，第一晶體層110可為Si0.7Ge0.3，第二晶體層120可為Si0.3Ge0.7，以及第三晶體層130可為Si0.1Ge0.9或鍺(Ge)。第三晶體層130可為化合物半導體(例如Si0.1Ge0.9)或元素半導體(例如鍺)。
此外，如上所述，第五晶格常數小於第四晶格常數，且第一晶格常數等同於第四晶格常數。因此，第四晶體層115可包括Si1-xGex(0<x<1)，其與第一晶體層110為相同材料。第五晶體層150可為(但不限於)元素半導體(例如矽)。
第一晶體層110至第四晶體層115不限於IV族化合物半導體的矽鍺(SiGe)，且也可為III-V族化合物半導體(例如砷化鎵(GaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、砷化銦(InAs)、銻化銦(InSb)等)。此外，第五晶體層150不限於矽。第五晶體層150也可為另一種IV族元素半導體或IV族化合物半導體。
第一晶體層110以及第四晶體層115可為相同材料。然而，第四晶體層115可較第一晶體層110厚(亦即t3<t4)。此乃因為第四晶體層115是由磊晶成長(epitaxially growing)形成在第二區域II上方的第一晶體層而形成(見圖14及圖15)。
又，磊晶成長的結果，第一晶體層110至第三晶體層130的總厚度t1可等同於第四晶體層115以及第五晶體層150的總厚 度t2，但不限於此。
第一元件隔離層140a可形成在第一晶體層110至第三晶體層130的周圍。第三晶體層130的頂表面的高度以及第一元件隔離層140a的頂表面的高度可彼此相同。然而，本發明不限於此。同樣地，第二元件隔離層140可形成在第四晶體層115以及第五晶體層150的周圍。第五晶體層150的頂表面的高度以及第二元件隔離層140的頂表面的高度可彼此相同。然而，本發明不限於此。
如圖中所示，第一晶體層110的底表面以及第一元件隔離層140a的底表面可彼此連接。第四晶體層115的底表面以及第二元件隔離層140的底表面可彼此連接。
此外，第一晶體層110以及第四晶體層115形成在基板100上以直接接觸基板100。因為第一晶體層110、第二晶體層120以及第三晶體層130是藉由磊晶方法(見如圖12)(此方法將在稍後描述)依序形成在基板100上，所以基板100直接接觸第一晶體層110以及第四晶體層115。
第一電晶體10形成在第一區域I上，其中第一晶體層110至第三晶體層130如上所述形成在第一區域I上。因為第三晶體層130為壓縮應變通道，所以可增加第一電晶體10(為P型電晶體)的電洞的移動率。
第二電晶體20形成在第二區域II上，其中第四晶體層115以及第五晶體層150形成在第二區域II上。因為第五晶體層 150為拉伸應變通道，所以可增加第二電晶體20(為N型電晶體)的電子的移動率。
層間絕緣膜170可形成在基板100上。層間絕緣膜170可包括第一溝渠171以及第二溝渠172。第一溝渠171可形成在基板100的第一區域I上，且第二溝渠172可形成在基板100的第二區域II上。第一間隙壁15以及第二間隙壁25可分別形成在第一溝渠171以及第二溝渠172的側壁上。在一實例中，第一間隙壁15以及第二間隙壁25可包括(但不限於)氮化物層(nitride layer)或氮氧化物層(oxynitride layer)。不同於圖1中的繪示，第一間隙壁15以及第二間隙壁25可為L形。
第一電晶體10包括第一閘電極(13、14)、第一閘絕緣層12以及第一源極/汲極區11。第二電晶體20包括第二閘電極(23、24)、第二閘絕緣層22以及第二源極/汲極區21。
第一閘電極(13、14)可形成於第一溝渠171內，且第二閘電極(23、24)可形成於第二溝渠172內。第一閘電極(13、14)可包括第一閘絕緣層12、第一底閘極金屬13以及第一頂閘極金屬14。第二閘電極(23、24)可包括第二閘絕緣層22、第二底閘極金屬23以及第二頂閘極金屬24。
第一閘絕緣層12可沿著第一溝渠171的側壁以及底表面順應地形成，且第二閘絕緣層22可沿著第二溝渠172的側壁以及底表面順應地形成。第一閘絕緣層12以及第二閘絕緣層22可由氧化矽(silicon oxide)層形成。或者，第一閘絕緣層12以及第二 閘絕緣層22可由具有高於氧化矽層的介電常數的高介電常數(high-k)材料層形成。在一實例中，第一閘絕緣層12以及第二閘絕緣層22可包括選自由鉿金屬矽化物(HfSiON)、二氧化鉿(HfO2)、二氧化鋯(ZrO2)、五氧化鉭(Ta2O5)、二氧化鈦(TiO2)、鈦酸鍶(SrTiO5)以及鈦酸鍶鋇((Ba,Sr)TiO3)所組成的族群的材料中的至少一者。第一閘絕緣層12以及第二閘絕緣層22可根據實施例形成不同的厚度。
第一底閘極金屬13以及第二底閘極金屬23可分別形成在第一閘絕緣層12以及第二閘絕緣層22上。第一底閘極金屬13可順應地形成在第一溝渠171內的第一閘絕緣層12上。第二底閘極金屬23可順應地形成在第二溝渠172內的第二閘絕緣層22上。在一實例中，第一底閘極金屬13以及第二底閘極金屬23可包括(但不限於)氮化鈦(TiN)。第一頂閘極金屬14以及第二頂閘極金屬24可分別形成在第一底閘極金屬13以及第二底閘極金屬23上以填充第一溝渠171以及第二溝渠172。在一實例中，第一頂閘極金屬14以及第二頂閘極金屬24可包括(但不限於)鎢(W)。
第一源極/汲極區11以及第二源極/汲極區21可分別在第一閘電極(13、14)以及第二閘電極(23、24)的兩側上形成。如圖1所示，第一源極/汲極區11可藉由使第二晶體層120凹陷以及第三晶體層130凹陷來形成(此將在稍後描述)，且第二源極/汲極區21可藉由使第四晶體層115凹陷以及第五晶體層150凹陷來形成(此將在稍後描述)。或者，第一源極/汲極區11以及第二 源極/汲極區21可藉由使第一通道層(亦即第三晶體層130)凹陷以及使第二通道層(亦即第五晶體層150)凹陷來形成。
此外，第一源極/汲極區11以及第二源極/汲極區21可為隆起(elevated)源極/汲極區。第一源極/汲極區11可包括壓縮應力材料。在一實例中，壓縮應力材料可為(但不限於)具有大於矽的晶格常數的矽鍺(SiGe)。壓縮應力材料可藉由施加壓縮應力至第一電晶體10的通道區域來調整第一電晶體10的載子的移動率。第二源極/汲極區21可包括與基板100相同的材料或拉伸應力材料。在一實例中，拉伸應力材料可為(但不限於)具有小於矽的晶格常數的碳化矽(SiC)。拉伸應力材料可藉由施加拉伸應力至第二電晶體20的通道區域來調整第二電晶體20的載子的移動率。
在一實例中，基板100可為由矽形成的基板。或者，基板100可為(但不限於)選自由矽、鍺、矽鍺(SiGe)、磷化鎵(GaP)、砷化鎵(GaAs)、碳化矽(SiC)、矽鍺碳(SiGeC)、砷化銦(InAs)以及磷化銦(InP)所組成之族群的半導體材料中的至少一者所形成的基板；絕緣體上矽(silicon-on-insulator，SOI)基板；石英基板；硬式(rigid)基板，諸如用於顯示器的玻璃基板；或由聚亞醯胺(polyimide)、聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)、聚間苯二甲酸乙二酯(polyethylene naphthalate，PEN)、聚甲基丙烯酸甲酯(poly methyl methacrylate，PMMA)、聚碳酸酯(polycarbonate，PC)、聚醚碸(polyethersulfone， PES)或聚酯(polyester)形成的可撓式塑膠基板。
圖2為根據第二實施例的半導體元件2的剖面圖。為了簡單起見，以下的描述將著重在與圖1的差異點上。
請參照圖2，根據第二實施例的半導體元件2包括基板100以及在基板100上形成的第一電晶體30以及第二電晶體40。在一實例中，第一電晶體30可為P型電晶體，且第二電晶體40可為N型電晶體。
第一區域I可包括第六晶體層125以及形成在第六晶體層125上的第三晶體層130。第二區域II可包括第七晶體層116、第八晶體層117以及形成在第八晶體層117上的第五晶體層150。
在一實例中，第六晶體層125的晶格常數可大於第八晶體層117的晶格常數，且第三晶體層130的晶格常數可大於第六晶體層125的晶格常數。第五晶體層150可為矽，且第五晶體層150的晶格常數可小於第八晶體層117的晶格常數。
第七晶體層116以及第六晶體層125可由相同材料形成且具有相同的晶格常數。第六晶體層125的厚度可等同於第八晶體層117以及第七晶體層116的總厚度。
圖3為根據第三實施例的半導體元件3的立體圖。圖4為根據一實施例沿著圖3的線A-A’截取的剖面圖。圖5為根據一實施例沿著圖3的線B-B’截取的剖面圖。
請參照圖3至圖5，根據第三實施例的半導體元件3包括基板200以及形成在基板200上的第一鰭狀電晶體50以及第二鰭 狀電晶體60。
元件隔離層240可形成在基板200上以定義基板200的第一區域I以及第二區域II。
第一鰭狀電晶體50可形成在基板200的第一區域I上，且第二鰭狀電晶體60可形成在基板200的第二區域II上。
第一鰭狀電晶體50可包括第一鰭片F1、第一閘電極(53、54)以及第一源極/汲極區51，且第二鰭狀電晶體60可包括第二鰭片F2、第二閘電極(63、64)以及第二源極/汲極區61。
第一鰭片F1以及第二鰭片F2可沿著第一方向D1延伸。元件隔離層240可覆蓋第一鰭片F1的側表面以及第二鰭片F2的側表面。
第一閘電極(53、54)可包括第一閘絕緣層52、第一底閘極金屬53以及第一頂閘極金屬54，且第二閘電極(63、64)可包括第二閘絕緣層62、第二底閘極金屬63以及第二頂閘極金屬64。
第一閘絕緣層52以及第二閘絕緣層62可沿著第二方向D2延伸。第一閘絕緣層52可形成在第一鰭片F1上以與第一鰭片F1交叉(intersect)，且第二閘絕緣層62可形成在第二鰭片F2上以與第二鰭片F2交叉。請參照圖4，第一閘絕緣層52可沿著第一鰭片F1的頂表面以及側表面順應地形成，且第二閘絕緣層62可沿著第二鰭片F2的頂表面以及側表面順應地形成。第一閘絕緣層52以及第二閘絕緣層62亦可形成在元件隔離層240上。第一閘絕緣 層52以及第二閘絕緣層62可由氧化矽層形成。或者，第一閘絕緣層52以及第二閘絕緣層62可由具有高於氧化矽層的介電常數的高介電常數材料層形成。在一實例中，第一閘絕緣層52以及第二閘絕緣層62可包括選自由HfSiON、HfO2、ZrO2、Ta2O5、TiO2、SrTiO5以及(Ba,Sr)TiO3所組成的族群的材料中的至少一者。
第一底閘極金屬53以及第二底閘極金屬63可分別形成在第一閘絕緣層52以及第二閘絕緣層62上。請參照圖5，第一底閘極金屬53可順應地形成在第一閘絕緣層52上以形成溝渠，且第二底閘極金屬63可順應地形成在第二閘絕緣層62上以形成溝渠。在一實例中，第一底閘極金屬53以及第二底閘極金屬63可包括(但不限於)TiN。第一頂閘極金屬54以及第二頂閘極金屬64可分別形成在第一底閘極金屬53以及第二底閘極金屬63上以填充由第一底閘極金屬53以及第二底閘極金屬63所形成的溝渠。在一實例中，第一頂閘極金屬54以及第二頂閘極金屬64可包括(但不限於)W。
第一源極/汲極區51以及第二源極/汲極區61可分別形成在第一鰭片F1以及第二鰭片F2的兩側上。第一源極/汲極區51以及第二源極/汲極區61可為隆起源極/汲極區。第一源極/汲極區51可包括壓縮應力材料。在一實例中，壓縮應力材料可為(但不限於)具有大於矽的晶格常數的矽鍺。壓縮應力材料可藉由施加壓縮應力至第一鰭片F1來調整第一鰭狀電晶體50的載子的移動率。第二源極/汲極區61可包括與基板200相同的材料或拉伸應力 材料。在一實例中，拉伸應力材料可為(但不限於)具有小於矽的晶格常數的碳化矽。拉伸應力材料可藉由施加拉伸應力至第二鰭片F2來調整第二鰭狀電晶體60的載子的移動率。
第一間隙壁55可將第一源極/汲極區51與第一底閘極金屬53隔離，第二間隙壁65可將第二源極/汲極區61與第二底閘極金屬63隔離。在一實例中，第一間隙壁55以及第二間隙壁65可包括(但不限於)氮化物層或氮氧化物層。
第一鰭片F1可包括第一鰭狀電晶體50的通道區域，且第二鰭片F2可包括第二鰭狀電晶體60的通道區域。第一鰭片F1可包括第一晶體層210、第二晶體層220以及形成在第二晶體層220上的第三晶體層230。如上所述，第一晶體層210以及第二晶體層220可作為SRB，第三晶體層230可為通道層。
第二鰭片F2可包括第四晶體層215以及形成在第四晶體層215上的第五晶體層250。如上所述，第四晶體層215可作為SRB，第五晶體層250可為通道層。
第一晶體層210至第三晶體層230分別具有第一晶格常數至第三晶格常數。第三晶格常數可大於第二晶格常數，且第二晶格常數可大於第一晶格常數。
第四晶體層215以及第五晶體層250分別具有第四晶格常數以及第五晶格常數。第五晶格常數可小於第四晶格常數。
第三晶體層230以及第五晶體層250接收雙軸應力。
第一晶體層210可包括具有第一組成比的第一材料以及 第二材料，且第二晶體層220可包括具有第二組成比的第一材料以及第二材料，所述第二組成比不同於第一組成比。此外，第三晶體層230可包括具有第三組成比的第一材料以及第二材料，所述第三組成比不同於第一組成比以及第二組成比。也就是說，第一晶體層210至第三晶體層230可由具有不同組成比的相同材料所形成。
第一晶體層210可包括Si1-xGex(0<x<1)，且第二晶體層220可包括Si1-yGey(0<y<1，y>x)。此外，第三晶體層230可包括Si1-zGez(0<z
Figure TWI613819BD00002
1，z>y)。
如上所述，第五晶格常數小於第四晶格常數，且第一晶格常數等同於第四晶格常數。因此，第四晶體層215可包括Si1-xGex(0<x<1)，其與第一晶體層210的材料相同。第五晶體層250可為(但不限於)元素半導體(例如矽)。
在圖3中，為了簡易描述起見，第一鰭片F1以及第二鰭片F2以沿著第一方向D1延伸且彼此平行來繪示。然而，本發明不限於此。在一實例中，第一鰭片F1可沿著第一方向D1延伸，且第二鰭片F2可沿著第二方向D2延伸。
同樣地，在圖3中，第一閘電極(53、54)以及第二閘電極(63、64)沿著第二方向D2延伸且彼此平行。然而，本發明不限於此。在一實例中，第一閘電極(53、54)可沿著第一方向D1延伸，且第二閘電極(63、64)可沿著第二方向D2延伸。
圖6為根據第四實施例的半導體元件4的立體圖。圖7 為根據一實施例沿著圖6的線A-A’截取的剖面圖。圖8為根據一實施例沿著圖6的線B-B’截取的剖面圖。為了簡單起見，以下的描述將著重在與圖3至圖5的差異點上。
請參照圖6至圖8，根據第四實施例的半導體元件4包括基板200以及形成在基板200上的第一鰭狀電晶體70以及第二鰭狀電晶體80。
第一區域I可包括第六晶體層225以及形成在第六晶體層225上的第三晶體層230。第二區域II可包括第七晶體層216、第八晶體層217以及形成在第八晶體層217上的第五晶體層250。
在一實例中，第六晶體層225的晶格常數可大於第八晶體層217的晶格常數，且第三晶體層230的晶格常數可大於第六晶體層225的晶格常數。第五晶體層250可為矽，且第五晶體層250的晶格常數可小於第八晶體層217的晶格常數。
圖9為根據第五實施例的半導體元件5的電路圖。圖10為根據第五實施例的圖9的電路圖的佈局圖。
請參照圖9，根據第五實施例的半導體元件5包括一對反相器(第一反相器INV1及第二反相器INV2)，其並聯連接於電源供應節點VCC以及接地節點VSS之間；以及第一傳遞電晶體(pass transistor)PS1以及第二傳遞電晶體PS2，其分別連接至第一反相器INV1的輸出節點及第二反相器INV2的輸出節點。
第一反相器INV1可包括串聯連接的第一上拉電晶體(pull-up transistor)PU1以及第一下拉電晶體(pull-down transistor)PD1，且第二反相器INV2可包括串聯連接的第二上拉電晶體PU2以及第二下拉電晶體PD2。第一上拉電晶體PU1以及第二上拉電晶體PU2可為P型電晶體，且第一下拉電晶體PD1以及第二下拉電晶體PD2可為N型電晶體。
第一反相器INV1的輸入節點可連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點可連接至第一反相器INV1的輸出節點，以使得第一反相器INV1以及第二反相器INV2形成單一個閂鎖電路(latch circuit)。
第一傳遞電晶體PS1以及第二傳遞電晶體PS2可分別連接至位元線BL以及互補位元線BL/。第一傳遞電晶體PS1的閘極以及第二傳遞電晶體PS2的閘極可連接至字元線WL。
請參照圖10，第一主動區域310、第二主動區域320、第三主動區域330以及第四主動區域340可形成以在一方向(舉例而言，圖10中的垂直方向)上延伸。第二主動區域320以及第三主動區域330可比第一主動區域310以及第四主動區域340短。
第一閘電極351、第二閘電極352、第三閘電極353以及第四閘電極354可形成以在另一方向(舉例而言，在圖10中的水平方向)上延伸，且與第一主動區域310、第二主動區域320、第三主動區域330以及第四主動區域340交叉。更具體的說，第一閘電極351可與第一主動區域310以及第二主動區域320完全交叉，且可與第三主動區域330的末端部分重疊。第三閘電極353可與第四主動區域340以及第三主動區域330完全交叉，且可與 第二主動區域320的末端部分重疊。第二閘電極352以及第四閘電極354可分別與第一主動區域310以及第四主動區域340交叉。
如圖10所示，第一上拉電晶體PU1界定於第一閘電極351以及第二主動區域320之間的交叉區(intersection)附近。第一下拉電晶體PD1界定於第一閘電極351以及第一主動區域310之間的交叉區附近。第一傳遞電晶體PS1界定於第二閘電極352以及第一主動區域310之間的交叉區附近。第二上拉電晶體PU2界定於第三閘電極353以及第三主動區域330之間的交叉區附近。第二下拉電晶體PD2界定於第三閘電極353以及第四主動區域340之間的交叉區附近。第二傳遞電晶體PS2界定於第四閘電極354以及第四主動區域340之間的交叉區附近。
雖然未清楚繪示，源極/汲極區可分別形成於第一、第二、第三、第四閘電極351、352、353、354與第一、第二、第三、第四主動區域310、320、330、340之間的交叉區的每一者的兩側上。
亦可形成多個接觸窗350。
第一共用接觸窗361可同時連接第二主動區域320、第三閘電極353以及第一配線371。第二共用接觸窗362可同時連接第三主動區域330、第一閘電極351以及第二配線372。
在一實例中，第一上拉電晶體PU1以及第二上拉電晶體PU2可依照如圖1中的第一電晶體10以及如圖2中的第一電晶體30或如圖3至圖8中的第一鰭狀電晶體50以及第一鰭狀電晶體70的相同的方式配置。在一實例中，第一下拉電晶體PD1以及第 二下拉電晶體PD2可依照如圖1中的第二電晶體20以及如圖2中的第二電晶體40或如圖3至圖8中的第二鰭狀電晶體60以及第二鰭狀電晶體80的相同的方式配置。
圖11為根據特定實施例的一種包含半導體元件的電子系統8的方塊圖。
請參照圖11，電子系統8可包括控制器510、輸入/輸出(I/O)元件520、介面530、記憶體元件540、電源供應器550以及匯流排560。控制器510、I/O元件520、介面530、記憶體元件540以及電源供應器550可藉由匯流排560彼此連接。匯流排560可作為傳輸資料的路徑。
控制器510可包括微處理器、數位信號處理器、微控制器以及能夠執行與微處理器、數位信號處理器以及微控制器類似功能的邏輯元件中的至少一者。I/O元件520可包括(舉例而言)小鍵盤、鍵盤以及顯示元件。介面530可用於傳輸資料至通信網路或從通信網路接收資料。介面530可為有線或無線介面。記憶體元件540可儲存資料及/或指令。電源供應器550可供應操作電源至控制器510、I/O元件520、介面530以及記憶體元件540。雖然未具體繪示，電子系統8更可包括高速動態隨機存取記憶體(dynamic random access memory，DRAM)或靜態隨機存取記憶體(static random access memory，SRAM)，作為改善控制器510的操作的操作記憶體。
根據本揭露的實施例的半導體元件1至半導體元件4可 提供於控制器510、I/O元件520或記憶體元件540中。
電子系統8可應用於幾乎所有在無線環境中能夠傳輸及/或接收資訊的電子產品的類型，諸如個人數位助理(personal digital assistant，PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、數位音樂撥放器、記憶卡等。
將於此描述上述參照圖1所描述的半導體元件的製造方法。圖12至圖19繪示根據第一實施例的一種半導體元件的製造方法的操作的示意圖。
請參照圖12，在基板100上形成第一晶體層110，在第一晶體層110上形成第二晶體層120，以及在第二晶體層120上形成第三晶體層130。在一實例中，第二晶體層120的晶格常數可大於第一晶體層110的晶格常數，且第三晶體層130的晶格常數可大於第二晶體層120的晶格常數。在不造成晶體缺陷的範圍內可形成適當厚度的第三晶體層130。
請參照圖13，圖案化第一晶體層110、第二晶體層120以及第三晶體層130以形成將基板100劃分成第一區域I以及第二區域II的溝渠。然後，在溝渠中填充絕緣材料。此處，可形成溝渠以暴露基板100的頂表面或暴露第一晶體層110的頂表面。
請參照圖14，蝕刻配置在基板100的第二區域II上的第二晶體層120以及第三晶體層130以暴露第一晶體層110。
請參照圖15，再次成長基板100的第二區域II上的第一晶體層110至與第二晶體層120相同的高度，由此完成第四晶體 層115。然後，在第四晶體層115上形成第五晶體層150。在一實施例中，配置在基板100的第二區域II上的第一晶體層110可藉由選擇性磊晶成長(selective epitaxial growth，SEG)製程再成長。因為第四晶體層115是藉由與第一晶體層110具有相同的組成比的相同材料再成長而完成，所以可減少由於不同晶格常數所產生的缺陷。
請參照圖16，在第三晶體層130上形成第一虛擬閘極161，在第五晶體層150上形成第二虛擬閘極162，以及分別在第一虛擬閘極161以及第二虛擬閘極162的兩側上形成第一源極/汲極區11以及第二源極/汲極區21。在一實例中，可藉由使第二晶體層120凹陷以及使第三晶體層130凹陷來形成第一源極/汲極區11，且可藉由使第四晶體層115凹陷以及使第五晶體層150凹陷來形成第二源極/汲極區21。然而，本發明不限於此。或者，可藉由使第一通道層(亦即第三晶體層130)凹陷以及使第二通道層(亦即第五晶體層150)凹陷來分別形成第一源極/汲極區11以及第二源極/汲極區21。
請參照圖17，在第一虛擬閘極161的兩側上以及第二虛擬閘極162的兩側上分別形成第一間隙壁15以及第二間隙壁25，且形成層間絕緣膜170以分別覆蓋第一間隙壁15的兩側以及第二間隙壁25的兩側。
請參照圖18，藉由移除第一虛擬閘極161以及第二虛擬閘極162來形成第一溝渠171以及第二溝渠172。第一溝渠171 以及第二溝渠172可分別暴露第一通道層(亦即第三晶體層130)的頂表面以及暴露第二通道層(亦即第五晶體層150)的頂表面。
請參照圖19，在層間絕緣膜170上沿著第一溝渠171與第二溝渠172之每一者的側壁以及底表面上順應地形成閘絕緣層180。然後，在閘絕緣層180上順應地形成底閘極金屬185。在形成底閘極金屬185之後，在底閘極金屬185上形成頂閘極金屬190。可形成頂閘極金屬190以填充第一溝渠171以及第二溝渠172。
請再參照圖1，研磨頂閘極金屬190至暴露層間絕緣膜170的頂表面，由此完成第一閘電極(13、14)以及第二閘電極(23、24)。
綜上所述，本技術領域中具有通常知識者應理解在實質上不脫離本發明的原理之下，可對本揭露實施例做各種變化及修改。因此，本揭露實施例為通用且說明性的且非限制性的。因此，本發明概念的範疇內意圖包括的所有修改如申請專利範圍所定義。
1‧‧‧半導體元件
10‧‧‧第一電晶體
11‧‧‧第一源極/汲極區
12‧‧‧第一閘絕緣層
13‧‧‧第一底閘極金屬
14‧‧‧第一頂閘極金屬
15‧‧‧第一間隙壁
20‧‧‧第二電晶體
21‧‧‧第二源極/汲極區
22‧‧‧第二閘絕緣層
23‧‧‧第二底閘極金屬
24‧‧‧第二頂閘極金屬
25‧‧‧第二間隙壁
100‧‧‧基板
110‧‧‧第一晶體層
115‧‧‧第四晶體層
120‧‧‧第二晶體層
130‧‧‧第三晶體層
140‧‧‧第二元件隔離層
140a‧‧‧第一元件隔離層
150‧‧‧第五晶體層
170‧‧‧層間絕緣膜
171‧‧‧第一溝渠
172‧‧‧第二溝渠
t1-t4‧‧‧厚度
I‧‧‧第一區域
II‧‧‧第二區域

Claims (8)

  1. 一種半導體元件，包括：基板，包含第一區域以及第二區域；第一晶體層至第三晶體層，依序堆疊在所述第一區域上且分別具有第一晶格常數至第三晶格常數；第一閘電極，形成在所述第三晶體層上；第四晶體層以及第五晶體層，依序堆疊在所述第二區域上且分別具有第四晶格常數以及第五晶格常數；以及第二閘電極，形成在所述第五晶體層上，其中所述第三晶格常數大於所述第二晶格常數，所述第二晶格常數大於所述第一晶格常數，以及所述第五晶格常數小於所述第四晶格常數，且，其中所述第一晶格常數以及所述第四晶格常數彼此相同。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一晶體層包括具有第一組成比的第一材料以及第二材料，所述第二晶體層包括具有第二組成比的所述第一材料以及所述第二材料，所述第二組成比不同於所述第一組成比。
  3. 如申請專利範圍第2項所述的半導體元件，其中所述第三晶體層包括具有第三組成比的所述第一材料以及所述第二材料，所述第三組成比不同於所述第一組成比以及所述第二組成比。
  4. 如申請專利範圍第2項所述的半導體元件，其中所述第一晶體層包括Si1-xGex，其中0<x<1；以及所述第二晶體層包括Si1-yGey，其中0<y<1且y>x。
  5. 如申請專利範圍第4項所述的半導體元件，其中所述第三晶體層包括Si1-zGez，其中0<z
    Figure TWI613819BC00001
    1且z>y。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述第四晶體層包括Si1-xGex，其中0<x<1；以及所述第五晶體層包括矽。
  7. 一種半導體元件，包括：基板，其中P型電晶體區域以及N型電晶體區域定義於所述基板中；第一化合物半導體層，形成在所述P型電晶體區域上且具有第一組成比；第二化合物半導體層，位於所述第一化合物半導體層上且具有不同於所述第一組成比的第二組成比；第一閘電極，形成在所述第二化合物半導體層上；第三化合物半導體層，形成在所述N型電晶體區域上且具有所述第一組成比；第二閘電極，形成在所述第三化合物半導體層上；第一通道層，形成在所述第二化合物半導體層以及所述第一閘電極之間；以及第二通道層，形成在所述第三化合物半導體層以及所述第二閘電極之間，其中所述第三化合物半導體層較所述第一化合物半導體層厚，且， 其中所述第一通道層為壓縮應變通道，以及所述第二通道層為拉伸應變通道。
  8. 一種半導體元件，包括：基板，包含第一區域以及第二區域；第一晶體層以及第二晶體層，依序堆疊在所述第一區域上且分別具有第一晶格常數以及第二晶格常數；第一閘電極，形成在所述第二晶體層上；第三晶體層以及第四晶體層，依序堆疊在所述第二區域上且分別具有第三晶格常數以及第四晶格常數；以及第二閘電極，形成在所述第四晶體層上，其中所述第二晶格常數大於所述第一晶格常數，所述第一晶格常數大於所述第三晶格常數，以及所述第四晶格常數小於所述第三晶格常數。
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