TWI614900B - 包含不同材料之閘極與虛擬閘極之半導體元件 - Google Patents

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Abstract

本發明提供半導體元件。半導體元件可包含主動圖案及絕緣層。半導體元件可包含在主動圖案上之閘極及在絕緣層上之虛擬閘極。閘極包含第一材料，虛擬閘極包含與第一材料不同之第二材料。

Description

包含不同材料之閘極與虛擬閘極之半導體元件 【相關專利申請案之交叉參考】
本申請案主張2013年1月23日提出申請的韓國專利申請案第10-2013-0007641號的優先權，其整體揭露內容援引併入本文。
本發明揭露內容是有關於包含虛擬閘極之半導體元件。
當金氧半導體(Metal Oxide Semiconductor，MOS)電晶體之特徵尺寸縮小時，MOS電晶體閘極長度及其下形成之通道長度也逐漸減小。因此，即使是製程條件中的微小變化，也可能改變MOS電晶體之操作特性。有許多改善MOS電晶體之操作特性的嘗試已被提出。
根據本發明概念之各種實施例，半導體元件可包含間隔配置於基底上之主動圖案及場絕緣層。半導體元件可包含在主動 圖案上之閘極以及在場絕緣層上之虛擬閘極。閘極包含第一材料，虛擬閘極包含與第一材料不同之第二材料。
在各種實施例中，半導體元件可包含在閘極及虛擬閘極間之源極/汲極。源極/汲極可是高位源極/汲極，其頂面凸出而高於閘極之底面。源極/汲極之頂面可凸出而高於虛擬閘極之底面。半導體元件可進一步包含至少一個鄰近於虛擬閘極之間隔物，該至少一個間隔物重疊源極/汲極之一部分。
根據各種實施例，第一材料可包含金屬，第二材料可包含非金屬(例如，絕緣材料或多晶矽)。半導體元件可包含在虛擬閘極上之層間介電層，且虛擬閘極與層間介電層可包含相同材料。在一些實施例中，半導體元件可包含在虛擬閘極中之間隙。
在各種實施例中，半導體元件可包含在閘極或虛擬閘極下之閘極絕緣層，且閘極絕緣層可沿閘極或虛擬閘極之側壁向上延伸。在一些實施例中，主動圖案的頂面可與場絕緣層頂面大致上共平面。在一些實施例中，主動圖案可包含自基底凸出之鰭狀。
根據各種實施例，半導體元件可包含在基底上的主動圖案及場絕緣層、在主動圖案上的第一閘極絕緣層、在第一閘極絕緣層上的閘極、在場絕緣層上並與第一閘極絕緣層間隔開的第二閘極絕緣層及在閘極上並與第二閘極絕緣層接觸的層間介電層。半導體元件可包含在第一閘極絕緣層及第二閘極絕緣層上的源極/汲極，且源極/汲極之頂面可凸出而高於第二閘極絕緣層之底面。在一些實施例中，閘極可包含金屬及且層間介電層可含有氧化物層，且層間介電層接觸第二閘極絕緣層的部分可包含/提供虛擬閘極。
在各種實施例中，半導體元件可包含在基底上的絕緣層、在基底主動圖案上並與絕緣層間隔開之金屬閘極及在絕緣層上的非金屬虛擬閘極。半導體元件可包含在金屬閘極與非金屬虛擬閘極間的源極/汲極。半導體元件可包含金屬閘極與非金屬虛擬閘極上的介電層，且非金屬虛擬閘極可包含與介電層相同的材料。在一些實施例中，非金屬虛擬閘極可包含在其中之間隙。在一些實施例中，半導體元件可包含在金屬閘極及非金屬虛擬閘極上之介電層，其中非金屬虛擬閘極與介電層可包含不同的非金屬材料，主動圖案之頂面及絕緣層之頂面可大致上共平面，且金屬閘極之頂面及非金屬閘極之頂面可大致上共平面。
1、2、3、4、5、6、7、8‧‧‧半導體元件
10‧‧‧場絕緣層
12‧‧‧主動圖案
14‧‧‧基底
45、75‧‧‧閘極絕緣層
47‧‧‧標準閘極
51、81‧‧‧間隔物
61‧‧‧凹陷
62‧‧‧源極/汲極
77、78、79‧‧‧虛擬閘極
78a‧‧‧絕緣層
78b‧‧‧間隙
92‧‧‧第一層間介電層
94‧‧‧第二層間介電層
96‧‧‧接點
101、102‧‧‧基底
110‧‧‧場絕緣層
111‧‧‧第一區域
111a‧‧‧第一部份
111b‧‧‧第二部份
112‧‧‧第二區域
125‧‧‧凹陷
145、245‧‧‧閘極絕緣層
147_1、147_2、147_3、147_4、147_5‧‧‧標準閘極
151‧‧‧間隔物
161、162‧‧‧源極/汲極
192‧‧‧第一層間介電層
194‧‧‧第二層間介電層
247_1、247_2、248、249_1‧‧‧虛擬閘極
248_1a‧‧‧絕緣層
248_1b‧‧‧間隙
410‧‧‧邏輯區域
411、412‧‧‧第一電晶體
420‧‧‧SRAM區域
421、422‧‧‧第二電晶體
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出元件
1130‧‧‧記憶體
1140‧‧‧界面
1150‧‧‧匯流排
C‧‧‧寄生電容
E‧‧‧區域
F1、F2、F3‧‧‧多通道主動圖案
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
X‧‧‧第一方向
X1‧‧‧第二方向
Y1‧‧‧第三方向
本揭露內容之上述及其他特徵及優點藉由參照隨附圖式與詳細說明將變得更顯而易見。
圖1是根據一些實施例之半導體元件佈局圖。
圖2是沿圖1中的線A-A’之剖視圖。
圖3是根據一些實施例之半導體元件剖視圖。
圖4是根據一些實施例之半導體元件剖視圖。
圖5及圖6分別是根據一些實施例之半導體元件佈局圖及透視圖。
圖7是繪示圖5及圖6中半導體元件之主動圖案及場絕緣層的局部透視圖。
圖8是沿圖5及圖6中的線B-B’之剖視圖。
圖9是沿圖5及圖6中的線D-D’之剖視圖。
圖10是繪示圖5及圖6中區域E之透視圖。
圖11是根據一些實施例之半導體元件剖視圖。
圖12是根據一些實施例之半導體元件剖視圖。
圖13至15繪示用以解釋根據一些實施例之半導體元件製造方法之中間製程步驟。
圖16是根據一些實施例之半導體元件概念圖。
圖17是根據一些實施例之半導體元件概念圖。
圖18是根據一些實施例之包含半導體元件之電子系統方塊圖。
圖19及圖20繪示出運用根據一些本發明觀念的實施例之半導體元件之示範性半導體系統。
現將在下文參看隨附圖式描述示範性實施例；在不違背本揭露內容之精神與敎示下，許多不同的形式與實施例是可行的，因此，本揭露內容不應視為侷限於在此所述之示範性實施例。更確切地說，這些實施例的提供將使得本揭露內容詳盡而完整，且將向本領域中具有通常知識者完全傳達本發明之範疇。圖式中，為了清楚起見，可能誇大層及區域的大小及相對大小。相同的參考數字表示相同的元件。
本文使用之術語僅是出於描述特定實施例之目的，且不欲限制實施例。在用於本文中時，單數形式「一個」以及「該」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本文中之情況下指定所敍述之 特徵、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、步驟、操作、元件、組件及/或其群組的存在或添加。
應理解，當一元件被稱為「連接」或「耦接」至另一元件、或「回應」另一元件、或位於另一元件「上」時，其可直接連接或耦接至另一元件、直接回應另一元件、直接位於另一元件上，或可存在中介的元件。對比而言，當一元件被稱為「直接連接」或「直接耦接」至另一元件、「直接回應」另一元件、或「直接」位在另一元件「上」時，不存在中介的元件。在用於本文中時，術語「及/或」包含相關聯之所列出項目中之一或多者的任意(any and all)組合。
應理解，儘管本文中可使用「第一」、「第二」等術語來描述各種元件，但該些元件不應受此等術語限制。此等術語僅用以區分一個元件與另一元件。因此，在不脫離示範性實施例之教示的情況下，可將第一元件稱為第二元件。
為了描述之簡易起見，可在本文中使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及類似之空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一元件或特徵之關係。應理解，除了諸圖中所描繪之定向之外，所述空間相對術語意欲亦涵蓋在使用中或操作中之裝置之不同定向。舉例而言，若翻轉諸圖中之裝置，則描述為在其他元件或特徵「下方」或「之下」之元件接著將定向於其他元件或特徵「上方」。因此，例示性術語「在…下方」可涵蓋「在…上方」以及「在…下方」兩種定向。裝置可以其他方式定向(旋轉90度或在其他定向上)，且本文中所使用之空間相對描述詞可相應地解譯。
本文中參考各橫截面說明來描述本發明觀念之示範性實施例，所述橫截面說明為示範性實施例之理想化實施例(以及中間結構)的示意性說明。因而，應預料到由於(例如)製造技術及/或誤差而存在不同於所述說明之形狀的變化。因此，本發明概念的示範性實施例不應解釋為限於本文中所說明的區域之特定形狀，而是應包含例如由製造所引起的形狀之偏差。舉例而言，被說明為矩形之植入區域可具有圓形或彎曲特徵及/或在植入區域之邊緣處的植入濃度梯度，而非自植入區域至非植入區域之二元(binary)改變。同樣，藉由植入所形成之內埋區域可在所述內埋區域與進行植入時穿過之表面之間的區域中引起一定程度的植入。因此，諸圖中所說明之區域本質上為示意性的，且並不意欲以其形狀說明裝置之區域之實際形狀，且不欲限制示範性實施例的範疇。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與本發明概念所屬領域中具有通常知識者一般所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解譯為具有與其在相關技術領域及/或本說明書中上下文之含義一致的含義，且不應以理想化或過度正式之意義來解譯，除非本文中明確地如此定義。
圖1是根據一些實施例之半導體元件佈局圖，且圖2是圖1中沿線A-A’之剖視圖。雖然圖1中以舉例之方式繪示出N型電晶體閘極，本發明的觀念不限定於此。
參考圖1和圖2，根據一些實施例，主動圖案12及場絕緣層10可在半導體元件1之基底14上形成，其在第一方向X上 彼此平行延伸。標準閘極47可形成於一個(或多個)主動圖案12上，且虛擬閘極77可形成於場絕緣層10上。例如，兩個形成在配置於相鄰的主動圖案12間的場絕緣層10上之虛擬閘極77繪示在圖1中，但本發明觀念的態樣不限定於此。也就是說，在一些其他實施例中，形成在配置於相鄰的主動圖案12間的場絕緣層10上的虛擬閘極77的數量是可變化的。除此之外，可理解的，在此用的「虛擬閘極」之術語，可指鄰近於金屬閘極(即標準閘極47)之虛擬結構或虛擬圖案。
基底14可是一個或多個半導體材料製成之基底，半導體材料選自於例如由矽(Si)、鍺(Ge)、矽鍺(SiGe)、磷化鎵(GaP)、砷化鎵(GaAs)、碳化矽(SiC)、矽鍺碳(SiGeC)、砷化銦(InAs)及磷化銦(InP)組成之群組。在一些實施例中，基底14可以是矽覆絕緣體基底(silicon-on-insulator，SOI)。場絕緣層10可由例如圖案化基底14形成。場絕緣層10可為例如氧化物層、氮化物層、氮氧化物層或其組合。具體而言，場絕緣層10可包含例如二氧化矽層(SiO2)、氮化矽層(SiN)及氮氧化矽層(SiON)，但本發明的觀念不限定於此。
標準閘極47可包含金屬層MG1及MG2，例如標準閘極47可由兩個或多個金屬層MG1及MG2堆疊而形成。第一金屬層MG1可調整功函數(work function)，且第二金屬層MG2可填充第一金屬層MG1形成的空間。第一金屬層MG1可包含例如氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)及碳化鉭(TaC)中之至少一種，除此之外，第二金屬層MG2可包含鎢(W)或鋁(Al)。標準閘極47可由例如替換製程(replacement process)或閘極後形成製程(gate last process)形成，但本發明的觀念不限定於此。
虛擬閘極77可由與標準閘極47不同之材料製成。詳細地說，如果標準閘極47是由金屬製成，虛擬閘極77可由非金屬製成。在一些實施例中，虛擬閘極77可是絕緣層。更詳細地說，虛擬閘極77可是與第二層間介電層94一體成形之絕緣層。形成虛擬閘極77的絕緣層可以是例如氧化物層。換句話說，在一些實施例中，第二層間介電層94和虛擬閘極77可皆是氧化物層。但本發明的觀念不限定於此。例如，虛擬閘極77可利用各種類型之絕緣層來形成。
閘極絕緣層45可被形成在標準閘極47之下。閘極絕緣層45可包括高介電常數(high-k)之介電材料，其具有較二氧化矽(SiO2)高之介電常數。例如，閘極絕緣層45可包括氧化鉿(HfO2)、二氧化鋯(ZrO2)或五氧化二鉭(Ta2O5)。同時，在一些實施例中，閘極絕緣層45可沿著標準閘極47或虛擬閘極77之側壁往上延伸，因標準閘極47或虛擬閘極77可由閘極後形成製程形成。
凹陷(recess)61可形成於標準閘極47之兩側(相對側)。在一些實施例中，凹陷61也可形成於標準閘極47與虛擬閘極77之間。源極/汲極62可形成於凹陷61中。源極/汲極62可包含磊晶層。換句話說，源極/汲極62可由磊晶成長而形成。
同時，在一些實施例中，源極/汲極62可以是高位源極/汲極，其頂面高於(例如，更遠離基底14表面)標準閘極47或虛擬閘極77的底面。此外，如圖2所繪示，源極/汲極62可在間隔物51及間隔物81之側壁及較低/底部之表面上。因此，一部份之源極/汲極62可底切(undercut)間隔物51及間隔物81的較低部分。
間隔物51及間隔物81可包含氮化物層或氮氧化物層中至少一種。間隔物51及間隔物81可分別形成於標準閘極47及虛擬閘極77之側壁。圖2中，間隔物51及間隔物81之側面是彎曲的，但本發明的觀念不限定於此。相反地，間隔物51及間隔物81之形狀是可變化的。例如，在一些實施例中，間隔物51及間隔物81可形成I形或L形。
再次參考圖2，場絕緣層10之最頂面可與主動圖案12之最頂面形成在大致上相同的高度。也就是說，場絕緣層10及主動圖案12各自之最頂面可以共平面。因此，場絕緣層10之最頂面可低於源極/汲極62之頂面，但本發明的觀念不限定於此。在一些實施例中，場絕緣層10之最頂面也可低於主動圖案12之最頂面。例如，場絕緣層10之最頂面可形成於比主動圖案12的頂面低之高度，但本發明的觀念不限定於此。
同時，虛擬閘極77之頂面與標準閘極47之頂面可大致上共平面。例如，當虛擬閘極77及標準閘極47由平坦化製程(planarization)形成時，虛擬閘極77與標準閘極47之頂面可位於大致相同的高度。如圖2所示，第一層間介電層92可位於虛擬閘極77及標準閘極47之兩側(相對側)。第一層間介電層92可是例如平坦化層。此外，與源極/汲極62接觸之接點96可形成於源極/汲極62上，並可延伸穿過第一及第二層間介電層92、94。
相對於使用圖2的非金屬虛擬閘極77，如果虛擬閘極77是由例如金屬製成，虛擬閘極77與源極/汲極62之間可能形成寄生電容C。寄生電容C可能會造成虛擬閘極77與源極/汲極62間之漏電流。然而，相對於標準閘極47，圖2之虛擬閘極77可以是 絕緣層，且因此虛擬閘極77與源極/汲極62間之寄生電容可減少/不形成。於是，虛擬閘極77與源極/汲極62間之漏電流可減少/不形成，從而增進半導體元件1之可靠度。
圖3是根據一些實施例之半導體元件剖視圖。以下所述，可能省略和圖1及圖2重複的說明，且圖3的說明將描述和圖2之不同處。
參考圖3，根據一些實施例之半導體元件2可包含間隙(gap)78b。可理解的，上述之「間隙」可以是空氣間隙及/或任何類型的孔洞(void)、空穴(cavity)或未阻塞的空間。根據一些實施例，半導體元件2可包含虛擬閘極78，虛擬閘極78包含絕緣層78a及間隙78b，如同針對圖2之虛擬閘極77之描述，形成圖3虛擬閘極78之絕緣層78a可以是與第二層間介電層94一體成形的。
當虛擬閘極78包含間隙78b時，虛擬閘極78與源極/汲極62間之寄生電容可進一步減少/不產生。因此，虛擬閘極78與源極/汲極62間之漏電流可進一步減少/不產生，從而增進半導體元件2之可靠度。
圖4是根據一些實施例之半導體元件剖視圖。以下所述，可能省略和圖1至圖3重複的解釋，且以下描述將說明和圖2及圖3之不同處。
參考圖4，在根據一些實施例之半導體元件3中，虛擬閘極79可由例如多晶矽(polysilicon)製成，多晶矽是各種可使用的非金屬材料之一。如圖4所示，虛擬閘極79可與第二層間介電層94個別/分離地形成(而不是一體成形)。此外，在半導體元件3中， 閘極絕緣層45可不形成於虛擬閘極79之下，因此，由例如多晶矽製成之虛擬閘極79可直接接觸間隔物81。
相對於當虛擬閘極79是由金屬製成之例子，當虛擬閘極79是由多晶矽製成時，虛擬閘極79及源極/汲極62間之寄生電容可進一步減少/不產生，因此虛擬閘極79及源極/汲極62間之漏電流可減少/不產生，從而增進半導體元件3之可靠度。
圖5及圖6是根據一些實施例之半導體元件佈局圖及透視圖，並且圖7繪示圖5及圖6中半導體元件之主動圖案及場絕緣層的局部透視圖。圖7繪示圖6之半導體元件除去標準閘極及虛擬閘極後之半導體元件。圖8是沿圖5及圖6中的線B-B’之剖視圖。圖9是沿圖5及圖6中的線D-D’之剖視圖，且圖10是具體繪示圖5及圖6中區域E之透視圖。
參考圖5至圖10，根據一些實施例之半導體元件4可包含多個多通道主動圖案F1至F3、多個標準閘極147_1至147_5、場絕緣層110、多個虛擬閘極247_1及247_2及多個源極/汲極161、162。
多個多通道主動圖案F1至F3可沿著第三方向Y1延伸。多通道主動圖案可是基底101之一部分，且可包含從基底101成長出的磊晶層。例如，圖6繪示出三個長邊方向彼此平行的多通道主動圖案F1至F3，但本發明的觀念不限定於此。
此外，雖然在圖6所提供的例子中，凸出於基底101之多通道主動圖案F1至F3是以長方體為形狀，但本發明的觀念不限定於此。例如，多通道主動圖案F1至F3可以是去角的(chamfered，例如，多通道主動圖案F1至F3之邊緣可以是斜角/ 彎曲/圓角的)。因為多通道主動圖案F1至F3的長邊方向沿著第三方向Y1延伸，每個多通道主動圖案F1至F3的長邊可沿著第三方向Y1排列，且其短邊可沿著第二方向X1排列。具體而言，即使多通道主動圖案F1至F3之邊緣是彎曲/圓角的，所屬技術領域中具有通常知識者也可理解，沿著第三方向Y1之邊較沿著第二方向X1之邊長。
同時，每個多通道主動圖案F1至F3可具有鰭狀或奈米線狀之本體。例如，繪示於圖6中之每個主動圖案F1至F3都是鰭狀。
多通道主動圖案F1至F3可是用於多閘極電晶體之主動圖案。例如，多通道主動圖案F1至F3可是鰭狀，且通道可沿著鰭的三個表面連接。或者，通道可在鰭的兩個相對表面(相對側表面)上形成。同時，當多通道主動圖案F1至F3是奈米線狀，通道可繞著奈米線形成。
場絕緣層110可形成於基底101之上，且可環繞多個多通道主動圖案F1至F3的一部分。詳細地說，場絕緣層110可包含第二區域112及配置在第二區域上(突出於第二區域)之第一區域111。例如，圖7繪示出第一區域111可形成為接觸多通道主動圖案F1至F3之短邊，且第二區域112可形成為接觸多通道主動圖案F1至F3之長邊。
第一區域111可形成於虛擬閘極247_1及247_2之下方/鄰近虛擬閘極247_1及247_2形成，第二區域112可形成於標準閘極147_1至147_5之下方/鄰近虛擬閘極147_1及147_2形成。換句話說，部分場絕緣層110(具體而言，第一區域111)可配置於 相對的多通道主動圖案之間(例如，可在F1、F2之間或F2、F3之間)，且因此可分離相對的多通道主動圖案。第一區域111可形成為在第二方向X1縱向延伸，且第二區域112可形成為第三方向Y1縱向延伸。
此外，如圖7所示，場絕緣層110可環繞多通道主動圖案F1至F3之末端形成，也就是說，第一區域111可包含第一部份111a及第二部份111b。第一部份111a及第二部份111b可具有不同寬度。詳細地說，在第三方向Y1上，第二部份111b之寬度可較第一部分111a之寬度大。藉此，第一區域111(包含第二部份111b)可環繞(可包圍)多通道主動圖案F1至F3之末端/端面。以此方式，可能減少/防止場絕緣層110與形成於其上的虛擬閘極247_1及247_2未對齊。場絕緣層110可為例如氧化物層、氮化物層、氮氧化物層或其組合。
多個標準閘極147_1至147_5可形成於其對應的多通道主動圖案F1至F3之上以橫跨多通道主動圖案F1至F3。例如，如圖5所繪示，第一至第三標準閘極147_1、147_2及147_3可形成於第一多通道主動圖案F1之上。此外，第四標準閘極147_4可形成於第二多通道主動圖案F2之上，且第五標準閘極147_5可形成於第三多通道主動圖案F3之上。如圖6所繪示，標準閘極147_1至147_5的長邊方向可在第二方向X1延伸。
圖6繪示出多個虛擬閘極247_1及247_2可形成於其對應的場絕緣層110之上(即場絕緣層110之第一區域111)。例如，第一虛擬閘極247_1可形成於第一區域111之上，其繪示於圖6之左手邊，及第二虛擬閘極247_2可形成於第一區域111之上， 其繪示於圖6之右手邊。具體而言，每個虛擬閘極247_1及247_2可形成於對應的第一區域111之上。因為形成不超過兩個虛擬閘極247_1及247_2且虛擬閘極247_1及247_2可逐一形成，佈局大小可減少。
參考圖8及圖9，每個標準閘極(如147_1)可包含金屬層MG1及MG2。如圖8及圖9所示，標準閘極147_1可由兩個或多個金屬層MG1及MG2堆疊以形成。第一金屬層MG1可調整功函數，且第二金屬層MG2可填充第一金屬層MG1形成的空間。第一金屬層MG1可包含例如氮化鈦、氮化鉭、碳化鈦及碳化鉭中之至少一種，此外，第二金屬層MG2可包含鎢或鋁。標準閘極147_1可由例如替換製程或閘極後形成製程以形成，但本發明的觀念不限定於此。
每個虛擬閘極(如247_1)可由與標準閘極147_1不同之材料製成。詳細地說，如本發明所述，當標準閘極147_1是由金屬製成，虛擬閘極247_1可由非金屬製成。在一些實施例中，虛擬閘極247_1可是絕緣層。例如，虛擬閘極247_1可是與第二層間介電層194一體成形之絕緣層。形成虛擬閘極247_1的絕緣層可以是例如氧化物層。因此，第二層間介電層194和虛擬閘極247_1可皆是氧化物層。但本發明的觀念不限定於此。形成虛擬閘極247_1之各種類型/種類的絕緣層可以各種方式變化。
閘極絕緣層145可形成於多通道主動圖案F1與標準閘極147_1之間。如圖8所示，閘極絕緣層145可形成在多通道主動圖案F1之頂面及側面頂部。此外，閘極絕緣層145可形成於標準閘極147_1與場絕緣層110之第二區域112之間。閘極絕緣層145 可包括高介電常數(high-k)之介電材料，其具有較二氧化矽(SiO2)高之介電常數。例如，閘極絕緣層145可包括氧化鉿、二氧化鋯或五氧化二鉭。同時，在一些實施例中，閘極絕緣層145可沿著標準閘極147或虛擬閘極247_1之側壁往上延伸，因為標準閘極147或虛擬閘極247_1可由例如閘極後形成製程形成。
參考圖5至圖10，凹陷125可形成在多通道主動圖案F1至F3中之每個多個標準閘極147_1至147_5之間或標準閘極147_1至147_5與虛擬閘極247_1及247_2之間。源極/汲極161及162形成於凹陷125中。源極/汲極161及162可包含磊晶層。換句話說，源極/汲極161及162可由磊晶成長而形成。
同時，源極/汲極161及162可以是高位源極/汲極，其較多通道主動圖案F1至F3更凸出(例如，更遠離基底101表面)，此外，源極/汲極161及162之頂面可較標準閘極147_1至147_5或虛擬閘極247_1及247_2底面高。
如圖9所示，源極/汲極161及162的一部分可和間隔物151重疊(例如，沿著間隔物151延伸)，部分源極/汲極161及162可底切間隔物151之較低部分。間隔物151可包含氮化物層或氮氧化物層中至少一種。間隔物151可於多個多通道主動圖案F1至F3、多個標準閘極147_1至147_5及多個虛擬閘極247_1及247_2之側壁形成。圖10中，間隔物151之側面是彎曲的，但本發明的觀念不限定於此。相反地，間隔物151之形狀可以各種方式變化。例如，在一些實施例中，間隔物151可形成I或L之形狀。
基底101可是一種或多種半導體材料製成之基底，半導體材料選自於例如矽、鍺、矽鍺、磷化鎵、砷化鎵、碳化矽、矽 鍺碳、砷化銦及磷化銦組成之群組。在一些實施例中，基底101可以是矽覆絕緣體(SOI)基底。
參考圖6至圖9，場絕緣層110之第一區域111可配置於第二區域112之上。至少一部份的場絕緣層110之頂面(例如，第一區域111之頂面)可與多通道主動圖案F1至F3之頂面形成在大致上相同的高度(例如，可大致上與多通道主動圖案F1至F3共平面)。因此，第一區域111之頂面可低於源極/汲極161及162之頂面，但本發明的觀念不限定於此。此外，在一些實施例中，第一區域111之頂面也可低於多通道主動圖案F1至F3之頂面。例如，雖然圖7至圖9繪示的是第一區域111之頂面與多通道主動圖案F1至F3之頂面形成於相同高度，但本發明的觀念不限定於此。
此外，虛擬閘極247_1及247_2之頂面與標準閘極147_1至147_5之頂面可大致上彼此共平面。例如，當虛擬閘極247_1及247_2及標準閘極147_1至147_5由平坦化製程形成時，其頂面可位於大致相同的高度。如圖9所繪示，第一層間介電層192可位於虛擬閘極247_1及247_2及標準閘極147_1至147_5之兩側(相對側)。第一層間介電層192可是例如平坦化層。
如本發明所述，如果虛擬閘極247_1及247_2是由例如氧化物層所形成，則可減少形成在多通道主動圖案F1至F3中之源極/汲極161及162與虛擬閘極247_1及247_2之間的寄生電容。因此，可減少源極/汲極161及162與虛擬閘極247_1及247_2之間的漏電流，從而增進半導體元件4之可靠度。
圖11是根據一些實施例之半導體元件剖視圖。以下所述，可能省略和圖1至圖10重複的解釋，且以下描述將說明和圖 2至圖10之不同處。參考圖11，在根據一些實施例之半導體元件5中，虛擬閘極248_1可進一步包含間隙248_1b。詳細地說，在根據一些實施例之半導體元件5中，虛擬閘極248_1可包含絕緣層248_1a及間隙248_1b。形成虛擬閘極248_1之絕緣層248_1a可與第二層間介電層194一體成形，如圖2、3及9所述。
當虛擬閘極248_1包含間隙248_1b時，虛擬閘極248_1與源極/汲極162間之寄生電容可進一步減少。於是，虛擬閘極248_1與源極/汲極162間之漏電流可進一步減少，從而增進半導體元件5之可靠度。
圖12是根據一些實施例之半導體元件剖視圖。以下所述，可能省略和圖1至圖11重複的解釋，且以下描述將說明和圖2至圖11之不同處。參考圖12，在根據一些實施例之半導體元件6中，虛擬閘極249_1可由例如多晶矽製成，多晶矽是各種可使用的非金屬材料之一。如圖12所示，虛擬閘極249_1可與第二層間介電層194個別/分離地形成，同時，在根據一些實施例之半導體元件6中，閘極絕緣層145可不形成於虛擬閘極249_1之下，因此，由例如多晶矽製成之虛擬閘極249_1可直接接觸間隔物151。
在虛擬閘極249_1是由多晶矽製成之實施例中，相較於虛擬閘極249_1是由金屬製成之例子，虛擬閘極249_1與源極/汲極162間之寄生電容可進一步減少。因此，虛擬閘極249_1與源極/汲極162間之漏電流可進一步減少，從而增進半導體元件6之可靠度。
圖13至15繪示中間製程步驟以解釋根據一些實施例之半導體元件製造方法。首先，參考圖13，提供一具有主動圖案12 及場絕緣層10之基底14。詳細地說，沿第一方向(圖1中方向X)延伸之凹陷於基底14上形成，然後場絕緣層10在凹陷中形成，從而形成沿第一方向(圖1中方向X)延伸之主動圖案12及場絕緣層10。
接下來，預閘極78及79分別在主動圖案12及場絕緣層10上形成。預閘極78及79可藉由在主動圖案12及場絕緣層10上形成多晶矽層，接著對多晶矽層進行圖案化，而形成在主動圖案12及場絕緣層10上。
間隔物51及81可接著形成在已形成的預閘極78及79之兩側(相對側)。凹陷61在預閘極78旁之主動圖案12中形成。凹陷61可形成至暴露間隔物51及81之部分底面。
接下來，源極/汲極62藉由例如磊晶成長於凹陷61中形成。形成之源極/汲極62可形成為高於預閘極78及79的底面。因此，根據一些實施例之源極/汲極62可是高位源極/汲極62。
然後，形成覆蓋預閘極78及79之第一層間介電層92。接著平坦化第一層間介電層92以暴露預閘極78及79之頂面。
接下來，參考圖14，移除暴露出之預閘極78及79。然後，依序地在預閘極78及79移除後之空間中形成閘極絕緣層45及75、第一金屬層MG1及第二金屬層MG2，接著進行平坦化。因此，如圖14所示，閘極絕緣層45及75及第一金屬層MG1可分別沿鄰近的間隔物51及81之側壁向上延伸。
現在參考圖15，移除形成在場絕緣層10上(且在間隔物81之間)之第一金屬層MG1及第二金屬層MG2。第一金屬層MG1及第二金屬層MG2之移除可藉例如乾式蝕刻(dry etching)第一金 屬層MG1及第二金屬層MG2以達成，乾式蝕刻是利用混合氯(C1)及氟(F)製備之蝕刻劑，但本發明的觀念不限定於此。
接下來，在第一層間介電層92上形成第二層間介電層94。第二層間介電層94也可形成在場絕緣層10上第一金屬層MG1及第二金屬層MG2已移除之空間/地點。在一些實施例中，一部分的第二層間介電層94可用作為虛擬閘極77。
雖然半導體元件製造方法以舉圖2中半導體元件1為例之方式描述，其他半導體元件(如半導體元件2或3)之製造方法也可基於本發明所述之製造方法來推斷。例如，參照圖3中之半導體元件2，當第二層間介電層94形成在第一層間介電層92上時(可能造成不良之階梯覆蓋)，場絕緣層10上第一金屬層MG1及第二金屬層MG2移除之空間/地點可能被第二層間介電層94不完全地填充，而可能包含形成於其中之間隙(如圖3中之間隙78b)。以此方式，可完成半導體元件2。在另一個例子中，參照圖4之半導體元件3，在圖13所示之過程後，在形成第二層間介電層94前，只以第一金屬層MG1及第二金屬層MG2取代形成在主動圖案12上(及間隔物51間)之預閘極78，而不移除場絕緣層10上(及間隔物81間)之預閘極79，由此製造半導體元件3。此外，在圖5至12之半導體元件4至6的例子中，本領域中具有通常知識者將可理解半導體元件4至6之製造方法，其重覆之解釋可被省略。
圖16及17是根據一些本發明觀念的實施例之個別半導體元件之概念圖。參考圖16，在根據一些實施例之半導體元件7中，第一電晶體411可配置在邏輯區域410中，及第二電晶體421可配置在靜態隨機存取記憶體(Static Random-Access Memory， SRAM)區域420中。
參考圖17，在根據一些實施例之半導體元件8中，彼此不相同的第一及第二電晶體412及422，如場效電晶體(Field Effect Transistors，FETs)，可配置在邏輯區域410中。此外，彼此不相同的第一及第二電晶體412及422也可配置在SRAM區域420中。
在圖16及17中，第一電晶體411及412可是由本發明所述之半導體元件1至6中選出之一個半導體元件，且第二電晶體421及422可是半導體元件1至6中另一個不同的元件(如不同於選出的半導體元件)。例如，第一電晶體411、412可是圖2所示之半導體元件1，且第二電晶體421、422可是圖9所示之半導體元件4。此外，第一電晶體411、412可是圖9所示之半導體元件4，且第二電晶體421、422可是圖11所示之半導體元件5。
邏輯區域410及SRAM區域420皆由示例之方式繪示於圖16中，但本發明觀念的態樣不限定於此。例如，在一些實施例中，半導體元件7可運用在具有不同於邏輯區域410之記憶體的記憶體之區域，邏輯區域410之記憶體例如，動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)、磁阻性隨機存取記憶體(Magnetoresistive Random-Access Memory，MRAM)、電阻式隨機存取記憶體(Resistive Random-Access Memory，RRAM)或相變式隨機存取記憶體(Phase-Change Random Access Memory，PRAM)等。
圖18是根據一些本發明觀念的實施例之包含半導體元件之電子系統方塊圖。參考圖18，電子系統1100可包含控制器1110、輸入/輸出元件(I/O)1120、記憶體1130、界面1140及匯流 排1150。控制器1110、輸入/輸出元件1120、記憶體1130及/或界面1140可透過匯流排1150彼此連接。匯流排1150對應於資料移動之途徑。
控制器1110可包含微處理器、數位訊號處理器、微控制器及可執行與該些元件相同功能之邏輯元件中至少一個。輸入/輸出元件1120可包含鍵板、鍵盤及顯示器等。記憶體1130可儲存資料及/或命令。
界面1140可傳輸資料至通訊網路或從通訊網路接收資料。界面1140可是有線的或無線的。例如，界面1140可包括天線或有線/無線收發器。電子系統1100可以是操作記憶體以改善控制器1110之操作，並且可進一步包含高速DRAM及/或SRAM。
根據一些實施例之鰭片場效電晶體可設置在記憶體1130中或可作為控制器1110或輸入/輸出元件1120之一部份。電子系統1100可運用於個人數位助理(personal digital assistant，PDA)、可攜式電腦、平板(如網路平板)、無線電話、行動電話、數位音樂播放器、記憶卡或任何類型的可在無線環境中傳輸及/或接收資訊之電子產品。
圖19及20繪示出運用根據一些本發明觀念的實施例之半導體元件之示範性半導體系統。
具體而言，圖19繪示出平板(如平板電腦)，且圖20繪示出筆記型/膝上型電腦。根據一些本發明觀念的實施例之半導體元件1-6中至少一個半導體元件可運用於平板、膝上型電腦等裝置。此外，本領域中具有通常知識者可理解，根據一些本發明觀念的實施例之半導體元件1-6可運用於其他本文未繪示之積體電路元 件中。
上述揭露的內容應被認為是說明性的而不是限制性的，後附之申請專利範圍試圖覆蓋落入本發明精神及範圍內的所有修改、加強及其它實施例。因此，對於法律允許的最大擴展而言，本發明的範圍由下述申請專利範圍及其均等物的最大允許的解釋範圍來決定，而不應受上述詳細說明所約束和限制。
1‧‧‧半導體元件
10‧‧‧場絕緣層
12‧‧‧主動圖案
14‧‧‧基底
45、75‧‧‧閘極絕緣層
47‧‧‧標準閘極
51、81‧‧‧間隔物
61‧‧‧凹陷
62‧‧‧源極/汲極
77‧‧‧虛擬閘極
92‧‧‧第一層間介電層
94‧‧‧第二層間介電層
96‧‧‧接點
C‧‧‧寄生電容
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層

Claims (10)

  1. 一種半導體元件，包含：主動圖案，位於基底上且沿著第一方向延伸；場絕緣層的第一區域，位於該基底上且配置於該主動圖案的短邊上；該場絕緣層的第二區域，位於該基底上且配置於該主動圖案的長邊上；閘極，在該主動圖案及該場絕緣層的該第二區域上且包含第一材料；虛擬閘極，在該場絕緣層的該第一區域上且包含不同於該第一材料之第二材料；多個間隔物，分別鄰近於該閘極及該虛擬閘極；以及高位源極/汲極，形成於該主動圖案上且在該閘極與該虛擬閘極之間，其中該高位源極/汲極配置於該些間隔物的側壁上且於該些間隔物下。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一材料包含金屬，且該第二材料包含非金屬。
  3. 如申請專利範圍第2項所述之半導體元件，其進一步包含間隙，位在該虛擬閘極中。
  4. 如申請專利範圍第1項所述之半導體元件，其進一步包含在該虛擬閘極上的層間介電層，其中該層間介電層包含該第二材料。
  5. 如申請專利範圍第1項所述之半導體元件，其中該場絕緣層的該第二區域的高度低於該場絕緣層的該第一區域的高度。
  6. 一種半導體元件，包含：主動圖案，位於基底上且沿著第一方向延伸；場絕緣層的第一區域，位於該基底上且位於該主動圖案的短邊上；該場絕緣層的第二區域，位於該基底上且位於該主動圖案的長邊上；第一閘極絕緣層，在該主動圖案及該場絕緣層的該第二區域上；閘極，在該第一閘極絕緣層上；第二閘極絕緣層，在該場絕緣層的該第一區域上並與該第一閘極絕緣層間隔開；以及層間介電層，與該閘極重疊且配置於該第二閘極絕緣層上，其中該層間介電層位於該第二閘極絕緣層上的部分包含虛擬閘極，其中該第一閘極絕緣層沿著該閘極的側壁往上延伸，以及其中該第二閘極絕緣層沿著該虛擬閘極的側壁往上延伸。
  7. 如申請專利範圍第6項所述之半導體元件，其中該閘極包含金屬，且該層間介電層包括氧化物。
  8. 如申請專利範圍第6項所述之半導體元件，其中該虛擬閘極中包含間隙。
  9. 一種半導體元件，包含：主動圖案及場絕緣層，位在基底上；第一閘極絕緣層，在該主動圖案上；閘極，在該第一閘極絕緣層上；第二閘極絕緣層，在該場絕緣層上並與該第一閘極絕緣層間 隔開；虛擬閘極，其中包含間隙且位於該第二閘極絕緣層上；層間介電層，在該第二閘極絕緣層、該虛擬閘極及該閘極上；以及高位源極/汲極，形成於該主動圖案上且在該閘極與該虛擬閘極之間，其中該高位源極/汲極的最頂面高於該間隙的底面，其中該第一閘極絕緣層沿著該閘極的側壁往上延伸，以及其中該第二閘極絕緣層沿著該虛擬閘極的側壁往上延伸。
  10. 如申請專利範圍第9項所述之半導體元件，其中該閘極包含金屬，該虛擬閘極包含絕緣材料，且該虛擬閘極不包含導電材料。
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